JP2945317B2 - Ａ／ｄ変換器の変換特性テスト回路とその方法 - Google Patents
Ａ／ｄ変換器の変換特性テスト回路とその方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はアナログ／ディジタ
ル変換器の動的変換特性及びテスト回路に係り、特にサ
イン波のようなアナログ信号が入力されるとき、ハード
ウェア的な処理により前記アナログ／ディジタル変換器
から出力されるディジタルデータを検出し分析してＤＮ
Ｌ（Differential Non-Linearity）エラーとＩＮＬ（In
tegral Non-Linearity）エラー及びアナログ／ディジタ
ル変換器の動的変換特性を試す回路とその方法に関す
る。
ル変換器の動的変換特性及びテスト回路に係り、特にサ
イン波のようなアナログ信号が入力されるとき、ハード
ウェア的な処理により前記アナログ／ディジタル変換器
から出力されるディジタルデータを検出し分析してＤＮ
Ｌ（Differential Non-Linearity）エラーとＩＮＬ（In
tegral Non-Linearity）エラー及びアナログ／ディジタ
ル変換器の動的変換特性を試す回路とその方法に関す
る。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器（Analog to Digita
l Converter ；以下“ＡＤＣ”と略称する）の変換特性
テスト回路は図８に示したように、チップ７０に入力さ
れる制御信号に応じて順次にランプ電圧を発生するラン
プ発生器１０と、ランプ発生器１０からランプ電圧を入
力されてチップ７０のクロック発生器（図示せず）から
出力されるクロック信号ＣＬＫに応じてディジタルコー
ドに順次変換して出力するＡＤＣ２０と、そのＡＤＣ２
０からディジタルコードを入力されてクロック信号ＣＬ
Ｋ及びテスト制御信号に応じて前記ディジタルコードを
分析してＡＤＣ２０の変換特性を試す変換特性テスト部
３０とから構成される。
l Converter ；以下“ＡＤＣ”と略称する）の変換特性
テスト回路は図８に示したように、チップ７０に入力さ
れる制御信号に応じて順次にランプ電圧を発生するラン
プ発生器１０と、ランプ発生器１０からランプ電圧を入
力されてチップ７０のクロック発生器（図示せず）から
出力されるクロック信号ＣＬＫに応じてディジタルコー
ドに順次変換して出力するＡＤＣ２０と、そのＡＤＣ２
０からディジタルコードを入力されてクロック信号ＣＬ
Ｋ及びテスト制御信号に応じて前記ディジタルコードを
分析してＡＤＣ２０の変換特性を試す変換特性テスト部
３０とから構成される。
【０００３】前記変換特性テスト部３０はクロック信号
ＣＬＫに応じてＡＤＣ２０から出力されるディジタルコ
ードを貯蔵し、外部から入力されるテスト制御信号に応
じて前記貯蔵されたディジタルコードを出力する第１レ
ジスタ３１と、クロック信号ＣＬＫに応じて前記ＡＤＣ
２０の出力ディジタルコードが第１レジスタ３１に貯蔵
される前に前記第１レジスタ３１に貯蔵されたディジタ
ルコードを入力されて貯蔵し、外部から入力されるテス
ト制御信号に応じて前記貯蔵されたディジタルコードを
出力する第２レジスタ３２と、前記テスト制御信号に応
じて第１レジスタ３１から出力されたディジタルコード
と第２レジスタ３２から出力されたディジタルコードと
を入力して比べる比較器３３と、前記テスト制御信号に
応じて前記比較器３３の出力を入力されてＡＤＣ２０が
正常的に動作するかを判断する制御ロジック３４とから
構成される。
ＣＬＫに応じてＡＤＣ２０から出力されるディジタルコ
ードを貯蔵し、外部から入力されるテスト制御信号に応
じて前記貯蔵されたディジタルコードを出力する第１レ
ジスタ３１と、クロック信号ＣＬＫに応じて前記ＡＤＣ
２０の出力ディジタルコードが第１レジスタ３１に貯蔵
される前に前記第１レジスタ３１に貯蔵されたディジタ
ルコードを入力されて貯蔵し、外部から入力されるテス
ト制御信号に応じて前記貯蔵されたディジタルコードを
出力する第２レジスタ３２と、前記テスト制御信号に応
じて第１レジスタ３１から出力されたディジタルコード
と第２レジスタ３２から出力されたディジタルコードと
を入力して比べる比較器３３と、前記テスト制御信号に
応じて前記比較器３３の出力を入力されてＡＤＣ２０が
正常的に動作するかを判断する制御ロジック３４とから
構成される。
【０００４】このように構成されたＡＤＣの変換特性テ
スト回路の動作を添付した図面を参照して説明すれば次
の通りである。
スト回路の動作を添付した図面を参照して説明すれば次
の通りである。
【０００５】まず、チップ７０の外部から制御信号が入
力されれば、ランプ発生器１０は最も低い電圧から最も
高い電圧まで順次ランプ電圧を発生してＡＤＣ２０に出
力し、ＡＤＣ２０はランプ信号発生器１０から出力され
る順次ランプ電圧を入力されてクロック信号ＣＫＬに応
じて最も低いコード（００．．．０）から最も高いコー
ド（１１．．．１）までのディジタルコードに順次変換
して第１レジスタ３１に出力する。
力されれば、ランプ発生器１０は最も低い電圧から最も
高い電圧まで順次ランプ電圧を発生してＡＤＣ２０に出
力し、ＡＤＣ２０はランプ信号発生器１０から出力され
る順次ランプ電圧を入力されてクロック信号ＣＫＬに応
じて最も低いコード（００．．．０）から最も高いコー
ド（１１．．．１）までのディジタルコードに順次変換
して第１レジスタ３１に出力する。
【０００６】次いで、第１レジスタ３１は前記クロック
信号ＣＬＫに応じて前記ＡＤＣ２０から出力されるディ
ジタルコードを順次に貯蔵し、第２レジスタ３２は前記
クロック信号ＣＬＫに応じて前記ＡＤＣ２０から出力さ
れたディジタルコードが第１レジスタ３１に貯蔵される
前に前記第１レジスタ３１に貯蔵されたディジタルコー
ドを入力されて順次に貯蔵する。
信号ＣＬＫに応じて前記ＡＤＣ２０から出力されるディ
ジタルコードを順次に貯蔵し、第２レジスタ３２は前記
クロック信号ＣＬＫに応じて前記ＡＤＣ２０から出力さ
れたディジタルコードが第１レジスタ３１に貯蔵される
前に前記第１レジスタ３１に貯蔵されたディジタルコー
ドを入力されて順次に貯蔵する。
【０００７】その後、外部からテスト制御信号が入力さ
れれば、第１レジスタ３１と第２レジスタ３２はテスト
制御信号に応じて貯蔵されたデータを比較器３３に出力
し、比較器３３は前記テスト制御信号に応じて第１レジ
スタ３１と第２レジスタ３２から出力されたデータを比
較して出力する。
れれば、第１レジスタ３１と第２レジスタ３２はテスト
制御信号に応じて貯蔵されたデータを比較器３３に出力
し、比較器３３は前記テスト制御信号に応じて第１レジ
スタ３１と第２レジスタ３２から出力されたデータを比
較して出力する。
【０００８】ところが、ＡＤＣ２０はランプ発生器１０
からランプ電圧を入力されて最も低いディジタルコード
（００．．．０）から最も高いディジタルコード（１
１．．．１）までのディジタルコードに変換して順次出
力するので、変換ノイズにより−１となる場合を除いて
は一般的に直前に出力されたディジダルコードより＋１
ずつ加算されて出力される。
からランプ電圧を入力されて最も低いディジタルコード
（００．．．０）から最も高いディジタルコード（１
１．．．１）までのディジタルコードに変換して順次出
力するので、変換ノイズにより−１となる場合を除いて
は一般的に直前に出力されたディジダルコードより＋１
ずつ加算されて出力される。
【０００９】したがって、比較器３３は前記テスト制御
信号に応じて第１レジスタ３１の出力データと第２レジ
スタ３２の出力データを比べて０，１，−１または±２
以上の信号を制御ロジック３４に出力し、制御ロジック
３４は前記比較器３３の出力を入力されてその入力が
０，１，−１の場合はＡＤＣ２０が正常に動作されると
判断してパス信号を出力し、±２以上の信号が入力され
る場合はＡＤＣ２０のアナログ／ディジダル変換が異常
に行われると判断して異常（fail) 信号を出力する。
信号に応じて第１レジスタ３１の出力データと第２レジ
スタ３２の出力データを比べて０，１，−１または±２
以上の信号を制御ロジック３４に出力し、制御ロジック
３４は前記比較器３３の出力を入力されてその入力が
０，１，−１の場合はＡＤＣ２０が正常に動作されると
判断してパス信号を出力し、±２以上の信号が入力され
る場合はＡＤＣ２０のアナログ／ディジダル変換が異常
に行われると判断して異常（fail) 信号を出力する。
【００１０】しかしながら、従来のＡＤＣの変換特性テ
スト回路は単にＡＤＣの出力が＋１ずつ増えるかを確か
めてＡＤＣの変換特性を試すので、サイン波のような動
的アナログ信号がＡＤＣに入力されて周期的にサンプリ
ングされる場合は、ディジタルコードが順次に＋１ずつ
増えずにランダムに出力されるので、ＡＤＣの変換特性
を試すことができない問題点があった。
スト回路は単にＡＤＣの出力が＋１ずつ増えるかを確か
めてＡＤＣの変換特性を試すので、サイン波のような動
的アナログ信号がＡＤＣに入力されて周期的にサンプリ
ングされる場合は、ディジタルコードが順次に＋１ずつ
増えずにランダムに出力されるので、ＡＤＣの変換特性
を試すことができない問題点があった。
【００１１】また、装備設置にもコスト高になり、テス
ト回路がソフトウェア的に構成されて信号の流れが遅延
され、テスト方法も複雑でＡＤＣの変換特性を試すにも
時間を要すという問題点があった。
ト回路がソフトウェア的に構成されて信号の流れが遅延
され、テスト方法も複雑でＡＤＣの変換特性を試すにも
時間を要すという問題点があった。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的はＡＤＣにサイン波のようなアナログ信号が入力さ
れるとき、ハードウェア的な処理により前記ＡＤＣから
出力されるランダムなディジタルコードを検出し分析し
てＤＮＬエラーとＩＮＬエラー及びＡＤＣの動的変換特
性を容易かつ迅速に試すことができるＡＤＣの変換特性
テスト回路とその方法を提供するにある。
目的はＡＤＣにサイン波のようなアナログ信号が入力さ
れるとき、ハードウェア的な処理により前記ＡＤＣから
出力されるランダムなディジタルコードを検出し分析し
てＤＮＬエラーとＩＮＬエラー及びＡＤＣの動的変換特
性を容易かつ迅速に試すことができるＡＤＣの変換特性
テスト回路とその方法を提供するにある。
【００１３】
【課題を解決するための手段】前記のような目的を達成
するために本発明は、サイン波のような動的アナログ信
号をサンプリングしてランダムなディジタルコードを出
力するｎビットのＡＤＣにおいて、テストモード時、外
部から入力したテストクロック信号をカウントして２n
個のテスト信号を順次出力するテスト信号発生部と、ノ
ーマル動作時にはクロック信号の１周期毎に前記ＡＤＣ
から出力されたディジタルコードの分布データを貯蔵
し、テストモード時には前記テスト信号によりアドレシ
ングされる番地の該当分布データを出力するデータ検出
部と、前記テスト信号によりアドレシングされる既貯蔵
されたＡＤＣの理想的なコード別分布データと前記デー
タ検出部から出力された分布データとを減算してＤＮＬ
エラーデータを求めるＤＮＬエラーデータ検出部と、該
ＤＮＬエラーデータ検出部から出力されたＤＮＬエラー
データを累積加算してＩＮＬデータを求めるＩＮＬエラ
ーデータ検出部と、前記ＤＮＬおよびＩＮＬエラーデー
タをＤＮＬスペックおよびＩＮＬスペックの最大／最小
値と比較してＡＤＣの動作状態を判別する動作判別部と
を備えて構成されたことを特徴とする。
するために本発明は、サイン波のような動的アナログ信
号をサンプリングしてランダムなディジタルコードを出
力するｎビットのＡＤＣにおいて、テストモード時、外
部から入力したテストクロック信号をカウントして２n
個のテスト信号を順次出力するテスト信号発生部と、ノ
ーマル動作時にはクロック信号の１周期毎に前記ＡＤＣ
から出力されたディジタルコードの分布データを貯蔵
し、テストモード時には前記テスト信号によりアドレシ
ングされる番地の該当分布データを出力するデータ検出
部と、前記テスト信号によりアドレシングされる既貯蔵
されたＡＤＣの理想的なコード別分布データと前記デー
タ検出部から出力された分布データとを減算してＤＮＬ
エラーデータを求めるＤＮＬエラーデータ検出部と、該
ＤＮＬエラーデータ検出部から出力されたＤＮＬエラー
データを累積加算してＩＮＬデータを求めるＩＮＬエラ
ーデータ検出部と、前記ＤＮＬおよびＩＮＬエラーデー
タをＤＮＬスペックおよびＩＮＬスペックの最大／最小
値と比較してＡＤＣの動作状態を判別する動作判別部と
を備えて構成されたことを特徴とする。
【００１４】また、前記のような目的を達成するために
本発明は、ＡＤＣに入力されたサイン波が所定の周期に
クロック信号の周波数の間隔にサンプリングされて複数
個のディジタルコードとして出力されるとき、複数個の
ディジタルコードを検出する第１過程と、その検出され
たディジタルコードのデータを既貯蔵されたＡＤＣの理
想的なディジタルコードデータと減算してＤＮＬエラー
データを求める第２過程と、前記第２過程から出力され
たＤＮＬエラーデータを累積加算してＩＮＬデータを求
める第３過程と、第２過程から出力されたＤＮＬエラー
データと第３過程から出力されたＩＮＬエラーデータを
それぞれ入力されてＤＮＬスペック及びＩＮＬスペック
の最大／最小値を比べてＤＮＬエラーとＩＮＬエラーを
求め、ＡＤＣの変換特性を判別する第４過程とを含むこ
とを特徴とする。
本発明は、ＡＤＣに入力されたサイン波が所定の周期に
クロック信号の周波数の間隔にサンプリングされて複数
個のディジタルコードとして出力されるとき、複数個の
ディジタルコードを検出する第１過程と、その検出され
たディジタルコードのデータを既貯蔵されたＡＤＣの理
想的なディジタルコードデータと減算してＤＮＬエラー
データを求める第２過程と、前記第２過程から出力され
たＤＮＬエラーデータを累積加算してＩＮＬデータを求
める第３過程と、第２過程から出力されたＤＮＬエラー
データと第３過程から出力されたＩＮＬエラーデータを
それぞれ入力されてＤＮＬスペック及びＩＮＬスペック
の最大／最小値を比べてＤＮＬエラーとＩＮＬエラーを
求め、ＡＤＣの変換特性を判別する第４過程とを含むこ
とを特徴とする。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。
明をさらに詳細に説明する。
【００１６】本発明のＡＤＣの変換特性テスト回路は図
１に示したように、チップ５００に入力される制御信号
に応じてサイン波のようなアナログ信号を生成するアナ
ログ信号発生器１００と、チップ５００のクロック発生
器（図示せず）から発生されるクロック信号ＣＬＫに応
じて前記アナログ信号発生器１００から出力されるサイ
ン波をサンプリングしてランダムなディジタルコードを
出力するｎビットＡＤＣ２００と、外部から入力される
テスト制御信号と出力されるクロツク信号ＣＬＫとテス
トクロック信号に応じて前記ＡＤＣ２００から出力され
るランダムなディジタルコードを検出し、その検出され
たディジタルコードのデータでＤＮＬエラーとＩＮＬエ
ラー及びアナログ／ディジタル変換器の動的変換特性を
試す出力テスト部３００とから構成される。
１に示したように、チップ５００に入力される制御信号
に応じてサイン波のようなアナログ信号を生成するアナ
ログ信号発生器１００と、チップ５００のクロック発生
器（図示せず）から発生されるクロック信号ＣＬＫに応
じて前記アナログ信号発生器１００から出力されるサイ
ン波をサンプリングしてランダムなディジタルコードを
出力するｎビットＡＤＣ２００と、外部から入力される
テスト制御信号と出力されるクロツク信号ＣＬＫとテス
トクロック信号に応じて前記ＡＤＣ２００から出力され
るランダムなディジタルコードを検出し、その検出され
たディジタルコードのデータでＤＮＬエラーとＩＮＬエ
ラー及びアナログ／ディジタル変換器の動的変換特性を
試す出力テスト部３００とから構成される。
【００１７】前記出力テスト部３００はｎビットのカウ
ンタより構成されて外部から入力されるテストクロック
信号に応じて順次テスト信号４０を発生するテスト信号
発生部３０１と、外部から入力されるクロック信号とテ
スト制御信号及びテスト信号４０を入力されて前記ＡＤ
Ｃ２００から出力されるランダムなディジタルコードを
検出して各コード別データ５０を検出するデータ検出部
３０２と、そのデータ検出部３０２からコード別データ
５０を入力されテスト信号発生部３０１からテスト信号
４０を入力されて制御信号６０に応じて前記ＡＤＣ２０
０の各コード別の理想的なデータと比べてＤＮＬエラー
データを算出するＤＮＬエラーデータ検出部３０３と、
そのＤＮＬエラーデータ検出部３０３の出力を入力され
て前記テストクロック信号に応じて累積加算してＩＮＬ
エラーデータを算出するＩＮＬエラーデータ検出部３０
４と、前記ＤＮＬエラーデータ検出部３０３とＩＮＬエ
ラーデータ検出部３０４の出力をそれぞれ入力され前記
テストクロック信号に応じてＤＮＬエラーとＩＮＬエラ
ーを検出し、その検出されたエラーを通して前記ＡＤＣ
２００の動作状態を判別する動作判断部３０５とから構
成される。
ンタより構成されて外部から入力されるテストクロック
信号に応じて順次テスト信号４０を発生するテスト信号
発生部３０１と、外部から入力されるクロック信号とテ
スト制御信号及びテスト信号４０を入力されて前記ＡＤ
Ｃ２００から出力されるランダムなディジタルコードを
検出して各コード別データ５０を検出するデータ検出部
３０２と、そのデータ検出部３０２からコード別データ
５０を入力されテスト信号発生部３０１からテスト信号
４０を入力されて制御信号６０に応じて前記ＡＤＣ２０
０の各コード別の理想的なデータと比べてＤＮＬエラー
データを算出するＤＮＬエラーデータ検出部３０３と、
そのＤＮＬエラーデータ検出部３０３の出力を入力され
て前記テストクロック信号に応じて累積加算してＩＮＬ
エラーデータを算出するＩＮＬエラーデータ検出部３０
４と、前記ＤＮＬエラーデータ検出部３０３とＩＮＬエ
ラーデータ検出部３０４の出力をそれぞれ入力され前記
テストクロック信号に応じてＤＮＬエラーとＩＮＬエラ
ーを検出し、その検出されたエラーを通して前記ＡＤＣ
２００の動作状態を判別する動作判断部３０５とから構
成される。
【００１８】データ検出部３０２はテスト制御信号に応
じてＢ端子に入力されるテスト信号４０とＡ端子に入力
されるディジタルコードを選択的に出力するマルチプレ
クサ３１２と、外部から入力されるクロック信号ＣＬＫ
の最初の半周期には前記マルチプレクサ３１２の出力に
よりアドレシングされた番地のデータを出力し、クロッ
ク信号ＣＬＫの後半の半周期には＋１加算された後フィ
ードバックされるデータを入力されて貯蔵する第１メモ
リ３１３と、第１メモリ３１３の出力をＡ端子に入力さ
れ、ｍ個の入力のうち最下位ビット（Least Significan
t Bit ; ＬＳＢ）であるＤ１のみハイレベルを入力さ
れ、ｍ−１個の入力は接地されたＢ端子より構成されて
第１メモリ３１３の出力を＋１ずつ加算して出力する第
１加算器３１４と、その加算器３１４の出力を入力され
てテスト制御信号により制御されるインバータＩＮ１を
通して入力されるクロック信号ＣＬＫに応じて第１メモ
リ部３１３にフィードバックさせる第１フリップフロッ
プ３１５と、インバータＩＮ２を通して入力されるテス
ト制御信号６０に応じて前記第１メモリのデータ５０を
入力されて出力するデータ伝送部３１６とから構成され
る。
じてＢ端子に入力されるテスト信号４０とＡ端子に入力
されるディジタルコードを選択的に出力するマルチプレ
クサ３１２と、外部から入力されるクロック信号ＣＬＫ
の最初の半周期には前記マルチプレクサ３１２の出力に
よりアドレシングされた番地のデータを出力し、クロッ
ク信号ＣＬＫの後半の半周期には＋１加算された後フィ
ードバックされるデータを入力されて貯蔵する第１メモ
リ３１３と、第１メモリ３１３の出力をＡ端子に入力さ
れ、ｍ個の入力のうち最下位ビット（Least Significan
t Bit ; ＬＳＢ）であるＤ１のみハイレベルを入力さ
れ、ｍ−１個の入力は接地されたＢ端子より構成されて
第１メモリ３１３の出力を＋１ずつ加算して出力する第
１加算器３１４と、その加算器３１４の出力を入力され
てテスト制御信号により制御されるインバータＩＮ１を
通して入力されるクロック信号ＣＬＫに応じて第１メモ
リ部３１３にフィードバックさせる第１フリップフロッ
プ３１５と、インバータＩＮ２を通して入力されるテス
ト制御信号６０に応じて前記第１メモリのデータ５０を
入力されて出力するデータ伝送部３１６とから構成され
る。
【００１９】ＤＮＬエラーデータ検出部３０３はＡＤＣ
２００が理想的に動作される時出力される各ディジタル
コード別データを貯蔵して反転されたテスト制御信号６
０により出力がイネーブルされて順次テスト信号４０に
応じてそのテスト信号の指定するアドレス番地に予め貯
蔵された各ディジタルコード別の理想的なデータを出力
する第２メモリ部３１７と、第２メモリ部３１７の出力
と前記データ伝送部の出力５０をそれぞれ入力されてＡ
ＤＣ２００のコード別の理想的なデータと実際に検出さ
れたコード別データを減算してＤＮＬエラーデータを検
出する減算器３１８とから構成される。
２００が理想的に動作される時出力される各ディジタル
コード別データを貯蔵して反転されたテスト制御信号６
０により出力がイネーブルされて順次テスト信号４０に
応じてそのテスト信号の指定するアドレス番地に予め貯
蔵された各ディジタルコード別の理想的なデータを出力
する第２メモリ部３１７と、第２メモリ部３１７の出力
と前記データ伝送部の出力５０をそれぞれ入力されてＡ
ＤＣ２００のコード別の理想的なデータと実際に検出さ
れたコード別データを減算してＤＮＬエラーデータを検
出する減算器３１８とから構成される。
【００２０】ＩＮＬエラーデータ検出部３０４は減算器
３１８からＤＮＬエラーデータを入力されてそのデータ
を累積加算して出力する第２加算器３２０と、外部から
入力されるテストクロック信号に応じて第２加算器３２
０の出力を入力されて再び第２加算器３２０にフィード
バックさせる第２フリップフロップ３２１とから構成さ
れる。
３１８からＤＮＬエラーデータを入力されてそのデータ
を累積加算して出力する第２加算器３２０と、外部から
入力されるテストクロック信号に応じて第２加算器３２
０の出力を入力されて再び第２加算器３２０にフィード
バックさせる第２フリップフロップ３２１とから構成さ
れる。
【００２１】動作判断部３０５は前記減算器３１８の出
力を入力されて自体に設定されたＤＮＬスペックの最大
値及び最小値と比べて出力する第１比較部３１９と、そ
の第１比較部３１９の出力を入力されてＤＮＬエラーを
出力する第３フリップフロップ３２３と、前記第２フリ
ップフロップ３２１の出力を入力されて自体に設定され
たＩＮＬスペックの最大値及び最小値と比べて出力する
第２比較部３２２と、その第２比較部３２２の出力を入
力されてＩＮＬエラーを出力する第４フリップフロップ
３２４と、前記第３フリップフロップ３２３の出力と第
４フリップフロップ３２４を入力されて論理積して出力
するＯＲゲート３２５と、外部から入力されるテストク
ロック信号に応じて分周された信号を出力する分周器３
２６と、その分周器３２６の出力信号に応じて前記ＯＲ
ゲート３２５の出力からＡＤＣの動作状態を判断する第
５フリップフロップ３２７とから構成される。
力を入力されて自体に設定されたＤＮＬスペックの最大
値及び最小値と比べて出力する第１比較部３１９と、そ
の第１比較部３１９の出力を入力されてＤＮＬエラーを
出力する第３フリップフロップ３２３と、前記第２フリ
ップフロップ３２１の出力を入力されて自体に設定され
たＩＮＬスペックの最大値及び最小値と比べて出力する
第２比較部３２２と、その第２比較部３２２の出力を入
力されてＩＮＬエラーを出力する第４フリップフロップ
３２４と、前記第３フリップフロップ３２３の出力と第
４フリップフロップ３２４を入力されて論理積して出力
するＯＲゲート３２５と、外部から入力されるテストク
ロック信号に応じて分周された信号を出力する分周器３
２６と、その分周器３２６の出力信号に応じて前記ＯＲ
ゲート３２５の出力からＡＤＣの動作状態を判断する第
５フリップフロップ３２７とから構成される。
【００２２】第１比較部３１９は減算器３１８の出力を
Ａ端子に入力されＤＮＬスペックの最大値をＢ端子に入
力されて比べる第１比較器３５０と、前記減算器３１８
の出力をＢ端子に入力されＤＮＬスペックの最小値をＡ
端子に入力されて比べる第２比較器３５１と、前記第１
比較器３５０と第２比較器３５１の出力をそれぞれ入力
されて排他的論理積して出力するＯＲゲート３５２とか
ら構成される。
Ａ端子に入力されＤＮＬスペックの最大値をＢ端子に入
力されて比べる第１比較器３５０と、前記減算器３１８
の出力をＢ端子に入力されＤＮＬスペックの最小値をＡ
端子に入力されて比べる第２比較器３５１と、前記第１
比較器３５０と第２比較器３５１の出力をそれぞれ入力
されて排他的論理積して出力するＯＲゲート３５２とか
ら構成される。
【００２３】第２比較部３２２は第２加算器３２０の出
力をＡ端子に入力されＩＮＬスペックの最大値をＢ端子
に入力されて比べる第３比較器３５３と、前記第２加算
器３２０の出力をＢ端子に入力されＩＮＬスペックの最
小値をＡ端子に入力されて比べる第４比較器３５４と、
前記第３比較器３５３と第４比較器３５４の出力をそれ
ぞれ入力されて排他的論理積して出力するＯＲゲート３
５５とから構成される。
力をＡ端子に入力されＩＮＬスペックの最大値をＢ端子
に入力されて比べる第３比較器３５３と、前記第２加算
器３２０の出力をＢ端子に入力されＩＮＬスペックの最
小値をＡ端子に入力されて比べる第４比較器３５４と、
前記第３比較器３５３と第４比較器３５４の出力をそれ
ぞれ入力されて排他的論理積して出力するＯＲゲート３
５５とから構成される。
【００２４】このように構成されたＡＤＣの変換特性テ
スト回路の動作を図３乃至図７を参照して説明すれば次
の通りである。
スト回路の動作を図３乃至図７を参照して説明すれば次
の通りである。
【００２５】まず、ＡＤＣ２００は４ビット、ＤＮＬス
ペックはそれぞれ±０．５ＬＳＢ、Ａ／Ｄ変換のための
クロック周波数は８ＫＨｚ、テストモードの動作のため
にテストクロックは１０ＫＨｚと設定する。
ペックはそれぞれ±０．５ＬＳＢ、Ａ／Ｄ変換のための
クロック周波数は８ＫＨｚ、テストモードの動作のため
にテストクロックは１０ＫＨｚと設定する。
【００２６】次に、図１に示したように、チップ５００
の下部から制御信号が入力されれば、アナログ信号発生
器１００は１ＫＨｚ程度のサイン波を発生して４ビット
のＡＤＣ２００に出力し、ＡＤＣ２００はチップ５００
のクロック発生器（図示せず）から出力される８ＫＨｚ
のクロック周波数により前記サイン波をサンプリングし
て出力する。
の下部から制御信号が入力されれば、アナログ信号発生
器１００は１ＫＨｚ程度のサイン波を発生して４ビット
のＡＤＣ２００に出力し、ＡＤＣ２００はチップ５００
のクロック発生器（図示せず）から出力される８ＫＨｚ
のクロック周波数により前記サイン波をサンプリングし
て出力する。
【００２７】この際、４ビットのＡＤＣ２００に入力さ
れるテスト周波数（サイン波の周波数）とサンプリング
周波数（クロック周波数）の間には図５に示したように
次のような関係を有する。
れるテスト周波数（サイン波の周波数）とサンプリング
周波数（クロック周波数）の間には図５に示したように
次のような関係を有する。
【００２８】
【数１】
【００２９】（ここで、ｆt はテスト周波数、ｆs はサ
ンプリング周波数、Ｍはサイン波の周期数、Ｎはサンプ
リング数である。）したがって、テスト周波数として１
０２０Ｈｚのサイン波が入力され、サンプリング周波数
として８ＫＨｚのクロック周波数がＡＤＣ２００に入力
されるとき、所定の周期を選択してその周期にサンプリ
ングを行うと、式１のように次のような整数個のサンプ
リングデータが得られる。
ンプリング周波数、Ｍはサイン波の周期数、Ｎはサンプ
リング数である。）したがって、テスト周波数として１
０２０Ｈｚのサイン波が入力され、サンプリング周波数
として８ＫＨｚのクロック周波数がＡＤＣ２００に入力
されるとき、所定の周期を選択してその周期にサンプリ
ングを行うと、式１のように次のような整数個のサンプ
リングデータが得られる。
【００３０】
【数２】
【００３１】即ち、ＡＤＣ２００は１０２０Ｈｚ（９８
０．３９μｓ）のサイン波を８ＫＨｚ（１２５μｓ）の
クロック周波数ごとにサンプリングポイントを指定して
前記サイン波の５１周期（５０ｍＳ）に４００個のサン
プリングポイントを指定して４００個のディジタルコー
ドを００００〜１１１１までの４ビット、１６コードと
して出力テスト部３００に出力する（ここで、５０ｍＳ
は９８０．３９μｓ×５１周期、１２５μｓ×４００サ
ンプリングと同一である）。
０．３９μｓ）のサイン波を８ＫＨｚ（１２５μｓ）の
クロック周波数ごとにサンプリングポイントを指定して
前記サイン波の５１周期（５０ｍＳ）に４００個のサン
プリングポイントを指定して４００個のディジタルコー
ドを００００〜１１１１までの４ビット、１６コードと
して出力テスト部３００に出力する（ここで、５０ｍＳ
は９８０．３９μｓ×５１周期、１２５μｓ×４００サ
ンプリングと同一である）。
【００３２】次いで、前記ＡＤＣ２００から出力される
４００個のディジタルコードを検出するために出力テス
ト部３００のデータ検出部３０２にチップ５００の外部
から“ロー”状態のテスト制御信号が入力されれば、テ
スト制御信号は図２に示したように、マルチプレクサ３
１２の選択端子とインバータＩＮ２を通してデータ伝送
部３１６出力信号イネーブル端子ＯＥに入力され、クロ
ック信号は第１メモリ３１３のＲＥＡＤ／ＷＲＩＴＥ端
子（Ｒ／Ｗ）とインバータＩＮ１を通して第１フリップ
フロップ３１５に入力される。
４００個のディジタルコードを検出するために出力テス
ト部３００のデータ検出部３０２にチップ５００の外部
から“ロー”状態のテスト制御信号が入力されれば、テ
スト制御信号は図２に示したように、マルチプレクサ３
１２の選択端子とインバータＩＮ２を通してデータ伝送
部３１６出力信号イネーブル端子ＯＥに入力され、クロ
ック信号は第１メモリ３１３のＲＥＡＤ／ＷＲＩＴＥ端
子（Ｒ／Ｗ）とインバータＩＮ１を通して第１フリップ
フロップ３１５に入力される。
【００３３】したがって、データ検出部３０２のマルチ
プレクサ３１２は図２に示したように、選択端子に入力
される“ロー”状態のテスト制御信号に応じてＡ端子に
入力される前記ディジタルコード（００００〜１１１
１）を順次に第１メモリ３１３のアドレス入力として出
力し、第１メモリ３１３は入力されるクロック信号の最
初の半周期にＲＥＡＤモードとなって前記マルチプレク
サ３１２から出力される００００〜１１１１までの４ビ
ット、１６コードのディジタルコードを入力されてその
ディジタルコードによりアドレシングされたアドレス番
地のデータを第１加算器３１４のＡ入力として出力し、
クロック信号の後半の半周期にはＷＲＩＴＥモードとな
って第１加算器３１４で＋１加算された後フリップフロ
ップ３１５を通して出力されるデータを前記アドレシン
グされたアドレス番地に記録する。
プレクサ３１２は図２に示したように、選択端子に入力
される“ロー”状態のテスト制御信号に応じてＡ端子に
入力される前記ディジタルコード（００００〜１１１
１）を順次に第１メモリ３１３のアドレス入力として出
力し、第１メモリ３１３は入力されるクロック信号の最
初の半周期にＲＥＡＤモードとなって前記マルチプレク
サ３１２から出力される００００〜１１１１までの４ビ
ット、１６コードのディジタルコードを入力されてその
ディジタルコードによりアドレシングされたアドレス番
地のデータを第１加算器３１４のＡ入力として出力し、
クロック信号の後半の半周期にはＷＲＩＴＥモードとな
って第１加算器３１４で＋１加算された後フリップフロ
ップ３１５を通して出力されるデータを前記アドレシン
グされたアドレス番地に記録する。
【００３４】このように、００００〜１１１１までの４
ビットデータが第１メモリ３１３にアドレシングされる
ときごとに＋１ずつ増えたデータが第１メモリ３１３に
貯蔵されて任意のアドレス番地のデータ値を調べると、
該当アドレスが何回アドレシングされたかを判るように
なる。
ビットデータが第１メモリ３１３にアドレシングされる
ときごとに＋１ずつ増えたデータが第１メモリ３１３に
貯蔵されて任意のアドレス番地のデータ値を調べると、
該当アドレスが何回アドレシングされたかを判るように
なる。
【００３５】この際、データ伝送部３１６はインバータ
ＩＮ２を通して入力されるテスト制御信号６０に応じて
出力が不可能になり第１フリップフロップ３１５から入
力されたデータを出力しなくなる。
ＩＮ２を通して入力されるテスト制御信号６０に応じて
出力が不可能になり第１フリップフロップ３１５から入
力されたデータを出力しなくなる。
【００３６】そして、図５はサイン波が入力されると
き、ＡＤＣの出力データ分布を示した例示図であり、Ａ
ＤＣ２００が理想的に動作される時ディジタルコード１
１１１は８０回、１１１０，００１０はそれぞれ２４
回、１１０１，１１００，０１００，００１１はそれぞ
れ２０回、１０１１，１０１０，１００１，１０００，
０１１１，０１１０，０１０１はそれぞれ１６回、００
０１は３６回、００００は４４回が出力される。
き、ＡＤＣの出力データ分布を示した例示図であり、Ａ
ＤＣ２００が理想的に動作される時ディジタルコード１
１１１は８０回、１１１０，００１０はそれぞれ２４
回、１１０１，１１００，０１００，００１１はそれぞ
れ２０回、１０１１，１０１０，１００１，１０００，
０１１１，０１１０，０１０１はそれぞれ１６回、００
０１は３６回、００００は４４回が出力される。
【００３７】したがって、第１メモリ部３１３のアドレ
ス００００番地にはデータ４４が、０００１番地にはデ
ータ３６が、００１０番地にはデータ２４が、００１
１，０１００番地にはデータ２０が、０１０１，０１１
０，０１１１，１０００，１００１，１０１０，１０１
１番地にはデータ１６が、１１００，１１０１番地には
データ２０が、１１１０番地にはデータ２４が、１１１
１番地にデータ８０がそれぞれ貯蔵される。
ス００００番地にはデータ４４が、０００１番地にはデ
ータ３６が、００１０番地にはデータ２４が、００１
１，０１００番地にはデータ２０が、０１０１，０１１
０，０１１１，１０００，１００１，１０１０，１０１
１番地にはデータ１６が、１１００，１１０１番地には
データ２０が、１１１０番地にはデータ２４が、１１１
１番地にデータ８０がそれぞれ貯蔵される。
【００３８】しかしながら、Ａ／Ｄ変換が理想的に動作
されずエラーを有する場合は、前記データとは異なるデ
ータがＡＤＣ２００から出力されて第１メモリ３１３に
貯蔵される。
されずエラーを有する場合は、前記データとは異なるデ
ータがＡＤＣ２００から出力されて第１メモリ３１３に
貯蔵される。
【００３９】その後、前記ＡＤＣ２００からＡ／Ｄ変換
が理想的に動作されずエラーを有する場合を例としてＡ
ＤＣ２００の変換特性テスト方法を説明すれば次の通り
である。
が理想的に動作されずエラーを有する場合を例としてＡ
ＤＣ２００の変換特性テスト方法を説明すれば次の通り
である。
【００４０】まず、ＡＤＣ２００から出力されたエラー
データを、第１メモリ部３１３のアドレス００００番地
にデータ４５、０００１番地にデータ３５、００１０番
地にデーダ３０、００１１番地にデータ２８、０１００
番地にデータ２７、０１０１番地にデータ２５、０１１
０番地にデータ２０、０１１１番地にデータ１６、１０
００番地にデータ１５、１００１，１０１０，１０１
１，１１００番地にそれぞれデータ１０、１１０１番地
にデータ１５、１１１０番地にデータ２０、１１１１番
地にデータ８４の形態に、それぞれ貯蔵されたと仮定す
る。
データを、第１メモリ部３１３のアドレス００００番地
にデータ４５、０００１番地にデータ３５、００１０番
地にデーダ３０、００１１番地にデータ２８、０１００
番地にデータ２７、０１０１番地にデータ２５、０１１
０番地にデータ２０、０１１１番地にデータ１６、１０
００番地にデータ１５、１００１，１０１０，１０１
１，１１００番地にそれぞれデータ１０、１１０１番地
にデータ１５、１１１０番地にデータ２０、１１１１番
地にデータ８４の形態に、それぞれ貯蔵されたと仮定す
る。
【００４１】次いで、ＡＤＣ２００の変換特性を試すた
めにテスト制御信号をハイレベルとして入力し、１０Ｋ
Ｈｚのテストクロック信号を入力すれば、テストクロッ
ク信号はテスト信号発生部３０１とＩＮＬエラーデータ
検出部３０４及びエラー分析部３０５にそれぞれ入力さ
れる。
めにテスト制御信号をハイレベルとして入力し、１０Ｋ
Ｈｚのテストクロック信号を入力すれば、テストクロッ
ク信号はテスト信号発生部３０１とＩＮＬエラーデータ
検出部３０４及びエラー分析部３０５にそれぞれ入力さ
れる。
【００４２】テスト信号発生部３０１のｎビットカウン
タは入力されるテストクロック信号をカウントして００
００〜１１１１までの順次テスト信号４０をデータ検出
部３０２に出力する。
タは入力されるテストクロック信号をカウントして００
００〜１１１１までの順次テスト信号４０をデータ検出
部３０２に出力する。
【００４３】次いで、テスト信号発生部３０１から出力
されたテスト信号４０はマルチプレクサ３１２のＢ端子
に入力され、インバータＩＮ１の出力が前記ハイレベル
のテスト制御信号に応じて第１フリップフロップ３１５
が動作されなくなり、インバータＩＮ２で反転されたロ
ーレベルのテスト制御信号６０はデータ伝送部３１６の
出力イネーブル端子ＯＥと図３に示したように第２メモ
リ３１７の出力イネーブル端子ＯＥに入力される。この
際、クロック信号ＣＬＫはハイレベルを保つ。
されたテスト信号４０はマルチプレクサ３１２のＢ端子
に入力され、インバータＩＮ１の出力が前記ハイレベル
のテスト制御信号に応じて第１フリップフロップ３１５
が動作されなくなり、インバータＩＮ２で反転されたロ
ーレベルのテスト制御信号６０はデータ伝送部３１６の
出力イネーブル端子ＯＥと図３に示したように第２メモ
リ３１７の出力イネーブル端子ＯＥに入力される。この
際、クロック信号ＣＬＫはハイレベルを保つ。
【００４４】したがって、データ検出部３０２のマルチ
プレクサ３１２は前記ハイレベルのテスト制御信号に応
じてＢ端子に入力される００００〜１１１１までの順次
テスト信号４０を第１メモリ３１３に出力し、第１メモ
リ３１３は前記ハイレベルのクロック信号に応じてＲＥ
ＡＤモードになって前記マルチプレクサ３１２から出力
される００００〜１１１１までの順次テスト信号４０を
入力されてそのテスト信号４０によりアドレシングされ
た番地に予め貯蔵されたエラーデータを順次にデータ伝
送部３１６を通して伝送する。
プレクサ３１２は前記ハイレベルのテスト制御信号に応
じてＢ端子に入力される００００〜１１１１までの順次
テスト信号４０を第１メモリ３１３に出力し、第１メモ
リ３１３は前記ハイレベルのクロック信号に応じてＲＥ
ＡＤモードになって前記マルチプレクサ３１２から出力
される００００〜１１１１までの順次テスト信号４０を
入力されてそのテスト信号４０によりアドレシングされ
た番地に予め貯蔵されたエラーデータを順次にデータ伝
送部３１６を通して伝送する。
【００４５】そして、ＤＮＬエラーデータ検出部３０３
の第２メモリ３１７は前記制御信号６０に出力がイネー
ブルされて００００〜１１１１までの順次テスト信号４
０を入力されてそのテスト信号４０のアドレシングする
番地に予め貯蔵された理想的なデータを前記減算器３１
８のＡ端子に出力し、データ伝送部３１６を通して伝送
された第１メモリ３１３のエラーデータ５０はＤＮＬエ
ラーデータ検出部３０３の減算器３１８のＢ端子に入力
される。
の第２メモリ３１７は前記制御信号６０に出力がイネー
ブルされて００００〜１１１１までの順次テスト信号４
０を入力されてそのテスト信号４０のアドレシングする
番地に予め貯蔵された理想的なデータを前記減算器３１
８のＡ端子に出力し、データ伝送部３１６を通して伝送
された第１メモリ３１３のエラーデータ５０はＤＮＬエ
ラーデータ検出部３０３の減算器３１８のＢ端子に入力
される。
【００４６】したがって、減算器３１８は前記Ａ端子に
入力されるＡＤＣ２００のコード別の理想的なデータと
Ｂ端子に入力されるエラーデータ５０との差を計算して
エラー分析部３０５の第１比較部３１９とＩＮＬエラー
データ検出部３０４の第２加算器３２０に出力する。
入力されるＡＤＣ２００のコード別の理想的なデータと
Ｂ端子に入力されるエラーデータ５０との差を計算して
エラー分析部３０５の第１比較部３１９とＩＮＬエラー
データ検出部３０４の第２加算器３２０に出力する。
【００４７】この際、アドレス００００と１１１１のデ
ータはＡＤＣ２００のオフセットと利得エラーに当たる
ので、計算から除かれる。
ータはＡＤＣ２００のオフセットと利得エラーに当たる
ので、計算から除かれる。
【００４８】そして、第２加算器３２０はＢ端子に入力
される前記減算器３１８の出力を加算して第２フリップ
フロップ３２１に出力し、第２フリップフロップ３２１
はテストクロック信号に応じて入力される第２加算器３
２０の出力を第２加算器３２０のＡ入力端子とエラー分
析部３０５の第２比較部３２２に出力する。
される前記減算器３１８の出力を加算して第２フリップ
フロップ３２１に出力し、第２フリップフロップ３２１
はテストクロック信号に応じて入力される第２加算器３
２０の出力を第２加算器３２０のＡ入力端子とエラー分
析部３０５の第２比較部３２２に出力する。
【００４９】このように、第２加算器はＢ端子に入力さ
れる前記減算器３１８の出力とＡ端子にフィードバック
される第２フリップフロップ３２１の出力を累積加算し
て第２フリップフロップ３２１を通して第２比較部３２
２に順次出力する。
れる前記減算器３１８の出力とＡ端子にフィードバック
される第２フリップフロップ３２１の出力を累積加算し
て第２フリップフロップ３２１を通して第２比較部３２
２に順次出力する。
【００５０】図６は順次テスト信号４０により第１メモ
リ３１３と第２メモリ３１７から出力されるデータ値と
その減算器３１８と加算器３２０の出力値を示してい
る。
リ３１３と第２メモリ３１７から出力されるデータ値と
その減算器３１８と加算器３２０の出力値を示してい
る。
【００５１】その後、エラー分析部３０５は前記減算器
３１８の出力と第２加算器３２０の出力を入力されてＡ
ＤＣ２００の変換特性を分析するようになるが、第１比
較部３１９は減算器３１８の出力を入力されてＤＮＬス
ペックの最大／最小差と比べ、第２比較部３２２は第２
加算器３２０の出力を入力されてＩＮＬスペックの最大
／最小ＩＮＬ規格と比べる。
３１８の出力と第２加算器３２０の出力を入力されてＡ
ＤＣ２００の変換特性を分析するようになるが、第１比
較部３１９は減算器３１８の出力を入力されてＤＮＬス
ペックの最大／最小差と比べ、第２比較部３２２は第２
加算器３２０の出力を入力されてＩＮＬスペックの最大
／最小ＩＮＬ規格と比べる。
【００５２】第１比較部３１９は図７Ａに示したように
入力される減算器３１８の出力、即ち、｜Ａ−Ｂ｜を第
１比較器３５０のＡ端子と第２比較器３５１のＢ端子に
それぞれ入力され、第１比較器３５０のＢ端子には予め
設定されたＤＮＬスペックの最大値（＋０．５ＬＳＢ）
が入力され、第２比較器３５１のＡ入力端子には最小Ｄ
ＮＬ規格（−０．５ＬＳＢ）が入力される。
入力される減算器３１８の出力、即ち、｜Ａ−Ｂ｜を第
１比較器３５０のＡ端子と第２比較器３５１のＢ端子に
それぞれ入力され、第１比較器３５０のＢ端子には予め
設定されたＤＮＬスペックの最大値（＋０．５ＬＳＢ）
が入力され、第２比較器３５１のＡ入力端子には最小Ｄ
ＮＬ規格（−０．５ＬＳＢ）が入力される。
【００５３】また、第１比較器３５０と第２比較器３５
１の出力は次のような関係を有する。
１の出力は次のような関係を有する。
【００５４】
【数３】
【００５５】
【数４】
【００５６】したがって、第１比較器３５０と第２比較
器３５１は式３と式４により前記順次に入力される減算
器３１８の出力をＤＮＬスペックの最大／最小値と比べ
て出力し、排他的ＯＲゲート（Ｘ−ＯＲ）３５２は前記
第１比較器３５０と第２比較器３５１の出力信号を排他
的論理積して出力する。
器３５１は式３と式４により前記順次に入力される減算
器３１８の出力をＤＮＬスペックの最大／最小値と比べ
て出力し、排他的ＯＲゲート（Ｘ−ＯＲ）３５２は前記
第１比較器３５０と第２比較器３５１の出力信号を排他
的論理積して出力する。
【００５７】この際、減算器３１８の出力がＤＮＬスペ
ックの最大値（＋０．５）とＤＮＬスペックの最小値
（−０．５）の間に存在すればローレベルの信号を出力
し、前記範囲を外れるとハイレベルの信号を出力する。
したがって、第１比較部３１９から一回でもハイレベル
の信号が出力されるアドレスがあれば、ＡＤＣ２００が
前記アドレスに当たるディジタルコードの変換時ＤＮＬ
エラーが発生されたことを意味する。
ックの最大値（＋０．５）とＤＮＬスペックの最小値
（−０．５）の間に存在すればローレベルの信号を出力
し、前記範囲を外れるとハイレベルの信号を出力する。
したがって、第１比較部３１９から一回でもハイレベル
の信号が出力されるアドレスがあれば、ＡＤＣ２００が
前記アドレスに当たるディジタルコードの変換時ＤＮＬ
エラーが発生されたことを意味する。
【００５８】そして、第１比較部３１９から一回でもハ
イレベル信号が出力されれば、即ち、ＤＮＬエラーが発
生されれば、第３フリップフロップ３２３の入力端子Ｄ
が“ハイ”にセットされて第３フリップフロップ３２３
はハイレベルの信号をＯＲゲート３５２の一側入力端子
に出力し、第３フリップフロップ３２３の出力はＤＮＬ
エラー信号の出力として使用される。
イレベル信号が出力されれば、即ち、ＤＮＬエラーが発
生されれば、第３フリップフロップ３２３の入力端子Ｄ
が“ハイ”にセットされて第３フリップフロップ３２３
はハイレベルの信号をＯＲゲート３５２の一側入力端子
に出力し、第３フリップフロップ３２３の出力はＤＮＬ
エラー信号の出力として使用される。
【００５９】第２比較部３２２は図７Ｂに示したよう
に、第２フリップフロップ３２１を通して入力される第
２加算器３２０の出力を第３比較器３５３のＡ入力端子
と第４比較器３５４のＢ端子にそれぞれ入力され、第３
比較器３５３のＢ端子には予め設定されたＩＮＬスペッ
クの最大値（＋０．５ＬＳＢ）が入力され、第４比較器
３５４のＡ入力端子にはＩＮＬスペックの最小値（＋
０．５ＬＳＢ）がそれぞれ入力される。
に、第２フリップフロップ３２１を通して入力される第
２加算器３２０の出力を第３比較器３５３のＡ入力端子
と第４比較器３５４のＢ端子にそれぞれ入力され、第３
比較器３５３のＢ端子には予め設定されたＩＮＬスペッ
クの最大値（＋０．５ＬＳＢ）が入力され、第４比較器
３５４のＡ入力端子にはＩＮＬスペックの最小値（＋
０．５ＬＳＢ）がそれぞれ入力される。
【００６０】したがって、第２比較部３２２の第３比較
器３５３と第４比較器３５４は式３と式４により第２フ
リップフロップ３２１を通して順次に入力される第２加
算器３２０の出力をＩＮＬスペックの最大／最小値と比
べて出力し、排他的ＯＲゲート（Ｘ−ＯＲ）３５５は前
記第３比較器３５３と第４比較器３５４の出力信号を入
力されて排他的論理積して出力する。
器３５３と第４比較器３５４は式３と式４により第２フ
リップフロップ３２１を通して順次に入力される第２加
算器３２０の出力をＩＮＬスペックの最大／最小値と比
べて出力し、排他的ＯＲゲート（Ｘ−ＯＲ）３５５は前
記第３比較器３５３と第４比較器３５４の出力信号を入
力されて排他的論理積して出力する。
【００６１】そして、第２比較部３２２から一回でもハ
イレベルの信号が出力されれば、即ち、ＩＮＬエラーが
発生されれば、第４フリップフロップ３２４の入力端子
Ｄが“ハイ”にセットされて第４フリップフロップ３２
４はハイレベルの信号をＯＲゲート３２５の他側入力端
子に出力し、第４フリップフロップ３２４の出力はＩＮ
Ｌエラー信号の出力として使用される。
イレベルの信号が出力されれば、即ち、ＩＮＬエラーが
発生されれば、第４フリップフロップ３２４の入力端子
Ｄが“ハイ”にセットされて第４フリップフロップ３２
４はハイレベルの信号をＯＲゲート３２５の他側入力端
子に出力し、第４フリップフロップ３２４の出力はＩＮ
Ｌエラー信号の出力として使用される。
【００６２】次いで、前記ＯＲゲート３２５は第３フリ
ップフロップ３２３と第４フリップフロップ３２４の出
力を論理和して第５フリップフロップ３２７の入力端子
に出力し、分周器３２６は入力されるテストクロック信
号を１６個のクロック信号に分周して第５フリップフロ
ップ３２７のクロック端子に出力し、１６個のクロック
信号の出力が完了されれば終了信号として作用して第５
フリップフロップ３２７のクロック端子に入力される。
ップフロップ３２３と第４フリップフロップ３２４の出
力を論理和して第５フリップフロップ３２７の入力端子
に出力し、分周器３２６は入力されるテストクロック信
号を１６個のクロック信号に分周して第５フリップフロ
ップ３２７のクロック端子に出力し、１６個のクロック
信号の出力が完了されれば終了信号として作用して第５
フリップフロップ３２７のクロック端子に入力される。
【００６３】したがって、第５フリップフロップ３２７
は分周器３２６で終了信号が入力されれば、入力端子Ｄ
の状態に応じて、即ち入力端子Ｄが“ハイ”にセットさ
れていると、ＡＤＣ２００の変換特性を試した結果変換
が異常に行われることを意味するハイレベルの信号を出
力する。
は分周器３２６で終了信号が入力されれば、入力端子Ｄ
の状態に応じて、即ち入力端子Ｄが“ハイ”にセットさ
れていると、ＡＤＣ２００の変換特性を試した結果変換
が異常に行われることを意味するハイレベルの信号を出
力する。
【００６４】反面、分周器３２６から終了信号が入力さ
れるまで入力端子Ｄが“ロー”にセットされていると、
ＡＤＣ２００の変換特性を試した結果変換が正常に行わ
れることを意味するローレベルの信号を出力する。
れるまで入力端子Ｄが“ロー”にセットされていると、
ＡＤＣ２００の変換特性を試した結果変換が正常に行わ
れることを意味するローレベルの信号を出力する。
【００６５】
【発明の効果】以上、詳細に説明したように、本発明は
サイン波のようなアナログ信号がＡＤＣに入力されてラ
ンダムなディジタルコードとして出力されるとき、ハー
ドウェア的な処理により前記出力されたディジタルコー
ドを検出し分析してＡＤＣの動的変換特性を試すことに
より、低コストで容易にＡＤＣの変換特性を試すことが
できるだけでなく、Ａ／Ｄ変換によるＤＮＬエラーとＩ
ＮＬエラーを正確に試すことができ、ハードウェア的な
処理により信号の流れが速くなってテストの速度を縮め
ることができる。
サイン波のようなアナログ信号がＡＤＣに入力されてラ
ンダムなディジタルコードとして出力されるとき、ハー
ドウェア的な処理により前記出力されたディジタルコー
ドを検出し分析してＡＤＣの動的変換特性を試すことに
より、低コストで容易にＡＤＣの変換特性を試すことが
できるだけでなく、Ａ／Ｄ変換によるＤＮＬエラーとＩ
ＮＬエラーを正確に試すことができ、ハードウェア的な
処理により信号の流れが速くなってテストの速度を縮め
ることができる。
【図１】本発明のＡＤＣの変換特性テスト回路のブロッ
ク図である。
ク図である。
【図２】図１におけるデータ検出部の詳細図である。
【図３】図１におけるＤＮＬエラーデータ検出部とＩＮ
Ｌエラーデータ検出部とエラーデータ分析部の詳細図で
ある。
Ｌエラーデータ検出部とエラーデータ分析部の詳細図で
ある。
【図４】ＡＤＣにおけるデータのサンプリングを示した
例示図である。
例示図である。
【図５】サイン波の入力時ＡＤＣのデータ出力を示した
表である。
表である。
【図６】図１におけるＡＤＣの理想的な変換データとエ
ラーデータを比べた表である。
ラーデータを比べた表である。
【図７】Ａは図３における第１比較部の詳細図、Ｂは図
３における第２比較部の詳細図である。
３における第２比較部の詳細図である。
【図８】従来のＡＤＣの変換特性テスト回路のブロック
図である。
図である。
１００．．．アナログ信号発生器 ２００．．．ＡＤＣ ３００．．．出力テスト部 ３０１．．．テスト信号発生部 ３０２．．．データ検出部 ３０３．．．ＤＮＬエラーデータ検出部 ３０４．．．ＩＮＬエラーデータ検出部 ３０５．．．エラー分析部 ３１２．．．マルチプレクサ ３１３．．．第１メモリ ３１４．．．第１加算器 ３１５．．．第１フリップフロップ ３１６．．．データ伝送部 ３１７．．．第２メモリ ３１８．．．減算器 ３１９．．．第１比較部 ３２０．．．第２加算器 ３２１．．．第２フリップフロップ ３２２．．．第２比較部 ３２３．．．第３フリップフロップ ３２４．．．第４フリップフロップ ３２５．．．ＯＲゲート ３２６．．．分周器 ３２７．．．第５フリップフロップ ３５０．．．第１比較器 ３５１．．．第２比較器 ３５２，３５５．．Ｘ−ＯＲゲート ３５３．．．第３比較器 ３５４．．．第４比較器 ＩＮ１，ＩＮ２．．インバータ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/10 G01R 31/316 H03M 1/12
Claims (14)
- 【請求項１】 サイン波のような動的アナログ信号をサ
ンプリングしてランダムなディジタルコードを出力する
ｎビットのＡＤＣ（Ａ／Ｄ変換器）において、ｎビットのカウンタにより構成されて、 テストモード
時、外部から入力したテストクロック信号をカウントし
て２n 個のテスト信号を順次出力するテスト信号発生部
と、 ノーマル動作時にはクロック信号の１周期毎に前記ＡＤ
Ｃから出力されたディジタルコードの分布データを貯蔵
し、テストモード時には前記テスト信号によりアドレシ
ングされる番地の該当分布データを出力するデータ検出
部と、 前記テスト信号によりアドレシングされる既貯蔵された
ＡＤＣの理想的なコード別分布データと前記データ検出
部から出力された分布データとを減算してＤＮＬエラー
データを求めるＤＮＬエラーデータ検出部と、 該ＤＮＬエラーデータ検出部から出力されたＤＮＬエラ
ーデータを累積加算してＩＮＬデータを求めるＩＮＬエ
ラーデータ検出部と、 前記ＤＮＬおよびＩＮＬエラーデータをＤＮＬスペック
およびＩＮＬスペックの最大／最小値と比較してＡＤＣ
の動作状態を判別する動作判別部とを備えて構成された
ことを特徴とするＡＤＣの変換特性テスト回路。 - 【請求項２】 デ−タ検出部はテスト制御信号に応じて
Ａ端子の入力とＢ端子の入力を選択して出力するマルチ
プレクサと、外部から入力されるクロック信号に応じて
貯蔵されたデ−タを出力しフィードバックされるデータ
を貯蔵する第１メモリと、第１メモリから出力されるデ
ータを＋１ずつ加算して出力する第１加算器と、インバ
ータＩＮ１を通して入力されるクロック信号に応じて第
１加算器の出力を入力されて前記第１メモリにフィード
バックさせる第１フリップフロップと、インバータＩＮ
２を通して入力されるテスト制御信号に応じて出力がイ
ネーブルされて前記第１メモリのデータを伝送するデー
タ伝送部とより構成されることを特徴とする請求項１記
載のＡＤＣの変換特性テスト回路。 - 【請求項３】 マルチプレクサはテスト制御信号がハイ
レベルの場合にはＢ端子に入力されるデータを出力し、
テスト制御信号がローレベルの場合にはＡ端子に入力さ
れるデータを出力することを特徴とする請求項２記載の
ＡＤＣの変換特性テスト回路。 - 【請求項４】 Ａ端子にはＡＤＣから出力されたディジ
タルコードが入力され、Ｂ端子にはテスト信号が入力さ
れることを特徴とする請求項３記載のＡＤＣの変換特性
テスト回路。 - 【請求項５】 第１メモリはクロック信号がハイレベル
の場合、クロック信号の最初の半周期にはマルチプレク
サの出力によりアドレシングされた番地のデータを出力
し、クロック信号の後半の半周期にはフィードバックさ
れるデータを貯蔵することを特徴とする請求項２記載の
ＡＤＣの変換特性テスト回路。 - 【請求項６】 第１加算器は第１メモリ出力を入力され
るＡ端子とｍ個の入力のうち最下位ビットであるＤ１の
みハイレベルを入力され、ｍ−１個の入力は接地されて
いるＢ端子より構成されることを特徴とする請求項２記
載のＡＤＣの変換特性テスト回路。 - 【請求項７】 ＤＮＬエラーデータ検出部はＡＤＣが正
常的に動作される時出力される各ディジタルコード別理
想的なデータを貯蔵して順次テスト信号によりそのテス
ト信号に当たるアドレス番地に予め貯蔵された理想的な
データを出力する第２メモリ部と、第２メモリ部の出力
と前記データ伝送部からの出力をそれぞれ入力されてＡ
ＤＣのコード別理想的なデータと実際に動作されたＡＤ
Ｃのコード別データを減算してＤＮＬエラーデータを検
出する減算器とより構成されることを特徴とする請求項
１記載のＡＤＣの変換特性テスト回路。 - 【請求項８】 ＩＮＬエラーデータ検出部は減算器の出
力を入力されて累積加算して出力する第２加算器と、テ
ストクロック信号に応じて第２加算器の出力を入力され
て第２加算器にフィードバックさせる第２フリップフロ
ップとより構成されることを特徴とする請求項１記載の
ＡＤＣの変換特性テスト回路。 - 【請求項９】 動作判断部は前記減算器の出力を入力さ
れて自体に設定されたＤＮＬスペックの最大値及び最小
値を比べて出力する第１比較部と、その第１比較部の出
力を入力されてＤＮＬエラーを出力する第３フリップフ
ロップと、前記第２フリップフロップの出力を入力され
て自体に設定されたＩＮＬスペックの最大値及び最小値
を比べて出力する第２比較部と、その第２比較部の出力
を入力されてＩＮＬエラーを出力する第４フリップフロ
ップと、前記第３フリップフロップの出力と第４フリッ
プフロップの出力を入力されて論理積して出力するＯＲ
ゲートと、テストクロック信号を入力されて分周して出
力する分周器と、前記ＯＲゲートの出力を入力されて分
周器から出力される信号に応じてＡＤＣの動作状態を判
断する第５フリップフロップとより構成されることを特
徴とする請求項１記載のＡＤＣの変換特性テスト回路。 - 【請求項１０】 第１比較部と第２比較部は入力される
データがそれぞれＤＮＬスペックの最大値及び最小値と
ＩＮＬスペックの最大値及び最小値の間に存在すればロ
ーレベルの信号を出力することを特徴とする請求項９記
載のＡＤＣの変換特性テスト回路。 - 【請求項１１】 第１比較部は減算器の出力をＡ端子に
入力されＤＮＬスペックの最大値をＢ端子に入力されて
比べる第１比較器と、前記減算器の出力をＢ端子に入力
されＤＮＬスペックの最小値をＢ端子に入力されて比べ
る第２比較器と、前記第１比較器と第２比較器の出力を
それぞれ入力されて排他的論理和して出力する排他的Ｏ
Ｒゲートとより構成されることを特徴とする請求項９記
載のＡＤＣの変換特性テスト回路。 - 【請求項１２】 第２比較部と第２比較器の出力をＡ端
子に入力されＩＮＬスペックの最大値をＢ端子に入力さ
れて比べる第３比較器と、前記第２加算器の出力をＢ端
子に入力されＩＮＬスペックの最小値をＢ端子に入力さ
れて比べる第４比較器と、前記第３比較器と第４比較器
の出力をそれぞれ入力されて排他的論理和して出力する
排他的ＯＲゲートとより構成されることを特徴とする請
求項９記載のＡＤＣの変換特性テスト回路。 - 【請求項１３】 第１比較部と第２比較器はＡ端子に入
力されるデータの大きさがＢ端子に入力されるデータの
大きさより大きい場合にハイレベルの信号を出力するこ
とを特徴とする請求項９記載のＡＤＣの変換特性テスト
回路。 - 【請求項１４】 サイン波の所定周期の間に、該サイン
波をクロック周波数でサンプリングしてランダムなディ
ジタルコードを出力するｎビットのＡＤＣ（Ａ／Ｄ変換
器）における変換特性テスト方法であって、 ノーマル動作時には前記ＡＤＣから出力された各ディジ
タルコードの分布デー タを貯蔵し、テストモード時には
２ n 個のテスト信号によってアドレシングされる番地に
貯蔵された分布データを順次出力する第１過程と、 該第１過程により順次出力された分布データと既貯蔵さ
れたＡＤＣの理想的ディジタルコードの分布データとを
減算してＤＮＬエラーデータを検出する第２過程と、 該第２過程により検出されたＤＮＬエラーデータを累積
加算してＩＮＬエラーデータを検出する第３過程と、 前記第２過程および第３過程によりそれぞれ検出された
ＤＮＬエラーデータおよびＩＮＬエラーデータをＤＮＬ
スペックおよびＩＮＬスペックの最大／最小値と比較
し、前記ＤＮＬエラーデータおよびＩＮＬエラーデータ
がそれぞれＤＮＬスペックおよびＩＮＬスペックの最大
／最小値間に存在すると、ＡＤＣの変換特性が正常であ
ると判別する第４過程と、 を順次行なうことを特徴とする、ＡＤＣの変換特性テス
ト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P35384 | 1995-10-13 | ||
| KR1019950035384A KR0157903B1 (ko) | 1995-10-13 | 1995-10-13 | 아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09135168A JPH09135168A (ja) | 1997-05-20 |
| JP2945317B2 true JP2945317B2 (ja) | 1999-09-06 |
Family
ID=19430172
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| KR (1) | KR0157903B1 (ja) |
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1995
- 1995-10-13 KR KR1019950035384A patent/KR0157903B1/ko not_active IP Right Cessation
-
1996
- 1996-01-03 US US08/582,265 patent/US5712633A/en not_active Expired - Lifetime
- 1996-01-26 JP JP8012095A patent/JP2945317B2/ja not_active Expired - Fee Related
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