JP2945317B2 - A/d変換器の変換特性テスト回路とその方法 - Google Patents
A/d変換器の変換特性テスト回路とその方法Info
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Description
ル変換器の動的変換特性及びテスト回路に係り、特にサ
イン波のようなアナログ信号が入力されるとき、ハード
ウェア的な処理により前記アナログ/ディジタル変換器
から出力されるディジタルデータを検出し分析してDN
L(Differential Non-Linearity)エラーとINL(In
tegral Non-Linearity)エラー及びアナログ/ディジタ
ル変換器の動的変換特性を試す回路とその方法に関す
る。
l Converter ;以下“ADC”と略称する)の変換特性
テスト回路は図8に示したように、チップ70に入力さ
れる制御信号に応じて順次にランプ電圧を発生するラン
プ発生器10と、ランプ発生器10からランプ電圧を入
力されてチップ70のクロック発生器(図示せず)から
出力されるクロック信号CLKに応じてディジタルコー
ドに順次変換して出力するADC20と、そのADC2
0からディジタルコードを入力されてクロック信号CL
K及びテスト制御信号に応じて前記ディジタルコードを
分析してADC20の変換特性を試す変換特性テスト部
30とから構成される。
CLKに応じてADC20から出力されるディジタルコ
ードを貯蔵し、外部から入力されるテスト制御信号に応
じて前記貯蔵されたディジタルコードを出力する第1レ
ジスタ31と、クロック信号CLKに応じて前記ADC
20の出力ディジタルコードが第1レジスタ31に貯蔵
される前に前記第1レジスタ31に貯蔵されたディジタ
ルコードを入力されて貯蔵し、外部から入力されるテス
ト制御信号に応じて前記貯蔵されたディジタルコードを
出力する第2レジスタ32と、前記テスト制御信号に応
じて第1レジスタ31から出力されたディジタルコード
と第2レジスタ32から出力されたディジタルコードと
を入力して比べる比較器33と、前記テスト制御信号に
応じて前記比較器33の出力を入力されてADC20が
正常的に動作するかを判断する制御ロジック34とから
構成される。
スト回路の動作を添付した図面を参照して説明すれば次
の通りである。
力されれば、ランプ発生器10は最も低い電圧から最も
高い電圧まで順次ランプ電圧を発生してADC20に出
力し、ADC20はランプ信号発生器10から出力され
る順次ランプ電圧を入力されてクロック信号CKLに応
じて最も低いコード(00...0)から最も高いコー
ド(11...1)までのディジタルコードに順次変換
して第1レジスタ31に出力する。
信号CLKに応じて前記ADC20から出力されるディ
ジタルコードを順次に貯蔵し、第2レジスタ32は前記
クロック信号CLKに応じて前記ADC20から出力さ
れたディジタルコードが第1レジスタ31に貯蔵される
前に前記第1レジスタ31に貯蔵されたディジタルコー
ドを入力されて順次に貯蔵する。
れれば、第1レジスタ31と第2レジスタ32はテスト
制御信号に応じて貯蔵されたデータを比較器33に出力
し、比較器33は前記テスト制御信号に応じて第1レジ
スタ31と第2レジスタ32から出力されたデータを比
較して出力する。
からランプ電圧を入力されて最も低いディジタルコード
(00...0)から最も高いディジタルコード(1
1...1)までのディジタルコードに変換して順次出
力するので、変換ノイズにより−1となる場合を除いて
は一般的に直前に出力されたディジダルコードより+1
ずつ加算されて出力される。
信号に応じて第1レジスタ31の出力データと第2レジ
スタ32の出力データを比べて0,1,−1または±2
以上の信号を制御ロジック34に出力し、制御ロジック
34は前記比較器33の出力を入力されてその入力が
0,1,−1の場合はADC20が正常に動作されると
判断してパス信号を出力し、±2以上の信号が入力され
る場合はADC20のアナログ/ディジダル変換が異常
に行われると判断して異常(fail) 信号を出力する。
スト回路は単にADCの出力が+1ずつ増えるかを確か
めてADCの変換特性を試すので、サイン波のような動
的アナログ信号がADCに入力されて周期的にサンプリ
ングされる場合は、ディジタルコードが順次に+1ずつ
増えずにランダムに出力されるので、ADCの変換特性
を試すことができない問題点があった。
ト回路がソフトウェア的に構成されて信号の流れが遅延
され、テスト方法も複雑でADCの変換特性を試すにも
時間を要すという問題点があった。
目的はADCにサイン波のようなアナログ信号が入力さ
れるとき、ハードウェア的な処理により前記ADCから
出力されるランダムなディジタルコードを検出し分析し
てDNLエラーとINLエラー及びADCの動的変換特
性を容易かつ迅速に試すことができるADCの変換特性
テスト回路とその方法を提供するにある。
するために本発明は、サイン波のような動的アナログ信
号をサンプリングしてランダムなディジタルコードを出
力するnビットのADCにおいて、テストモード時、外
部から入力したテストクロック信号をカウントして2n
個のテスト信号を順次出力するテスト信号発生部と、ノ
ーマル動作時にはクロック信号の1周期毎に前記ADC
から出力されたディジタルコードの分布データを貯蔵
し、テストモード時には前記テスト信号によりアドレシ
ングされる番地の該当分布データを出力するデータ検出
部と、前記テスト信号によりアドレシングされる既貯蔵
されたADCの理想的なコード別分布データと前記デー
タ検出部から出力された分布データとを減算してDNL
エラーデータを求めるDNLエラーデータ検出部と、該
DNLエラーデータ検出部から出力されたDNLエラー
データを累積加算してINLデータを求めるINLエラ
ーデータ検出部と、前記DNLおよびINLエラーデー
タをDNLスペックおよびINLスペックの最大/最小
値と比較してADCの動作状態を判別する動作判別部と
を備えて構成されたことを特徴とする。
本発明は、ADCに入力されたサイン波が所定の周期に
クロック信号の周波数の間隔にサンプリングされて複数
個のディジタルコードとして出力されるとき、複数個の
ディジタルコードを検出する第1過程と、その検出され
たディジタルコードのデータを既貯蔵されたADCの理
想的なディジタルコードデータと減算してDNLエラー
データを求める第2過程と、前記第2過程から出力され
たDNLエラーデータを累積加算してINLデータを求
める第3過程と、第2過程から出力されたDNLエラー
データと第3過程から出力されたINLエラーデータを
それぞれ入力されてDNLスペック及びINLスペック
の最大/最小値を比べてDNLエラーとINLエラーを
求め、ADCの変換特性を判別する第4過程とを含むこ
とを特徴とする。
明をさらに詳細に説明する。
1に示したように、チップ500に入力される制御信号
に応じてサイン波のようなアナログ信号を生成するアナ
ログ信号発生器100と、チップ500のクロック発生
器(図示せず)から発生されるクロック信号CLKに応
じて前記アナログ信号発生器100から出力されるサイ
ン波をサンプリングしてランダムなディジタルコードを
出力するnビットADC200と、外部から入力される
テスト制御信号と出力されるクロツク信号CLKとテス
トクロック信号に応じて前記ADC200から出力され
るランダムなディジタルコードを検出し、その検出され
たディジタルコードのデータでDNLエラーとINLエ
ラー及びアナログ/ディジタル変換器の動的変換特性を
試す出力テスト部300とから構成される。
ンタより構成されて外部から入力されるテストクロック
信号に応じて順次テスト信号40を発生するテスト信号
発生部301と、外部から入力されるクロック信号とテ
スト制御信号及びテスト信号40を入力されて前記AD
C200から出力されるランダムなディジタルコードを
検出して各コード別データ50を検出するデータ検出部
302と、そのデータ検出部302からコード別データ
50を入力されテスト信号発生部301からテスト信号
40を入力されて制御信号60に応じて前記ADC20
0の各コード別の理想的なデータと比べてDNLエラー
データを算出するDNLエラーデータ検出部303と、
そのDNLエラーデータ検出部303の出力を入力され
て前記テストクロック信号に応じて累積加算してINL
エラーデータを算出するINLエラーデータ検出部30
4と、前記DNLエラーデータ検出部303とINLエ
ラーデータ検出部304の出力をそれぞれ入力され前記
テストクロック信号に応じてDNLエラーとINLエラ
ーを検出し、その検出されたエラーを通して前記ADC
200の動作状態を判別する動作判断部305とから構
成される。
じてB端子に入力されるテスト信号40とA端子に入力
されるディジタルコードを選択的に出力するマルチプレ
クサ312と、外部から入力されるクロック信号CLK
の最初の半周期には前記マルチプレクサ312の出力に
よりアドレシングされた番地のデータを出力し、クロッ
ク信号CLKの後半の半周期には+1加算された後フィ
ードバックされるデータを入力されて貯蔵する第1メモ
リ313と、第1メモリ313の出力をA端子に入力さ
れ、m個の入力のうち最下位ビット(Least Significan
t Bit ; LSB)であるD1のみハイレベルを入力さ
れ、m−1個の入力は接地されたB端子より構成されて
第1メモリ313の出力を+1ずつ加算して出力する第
1加算器314と、その加算器314の出力を入力され
てテスト制御信号により制御されるインバータIN1を
通して入力されるクロック信号CLKに応じて第1メモ
リ部313にフィードバックさせる第1フリップフロッ
プ315と、インバータIN2を通して入力されるテス
ト制御信号60に応じて前記第1メモリのデータ50を
入力されて出力するデータ伝送部316とから構成され
る。
200が理想的に動作される時出力される各ディジタル
コード別データを貯蔵して反転されたテスト制御信号6
0により出力がイネーブルされて順次テスト信号40に
応じてそのテスト信号の指定するアドレス番地に予め貯
蔵された各ディジタルコード別の理想的なデータを出力
する第2メモリ部317と、第2メモリ部317の出力
と前記データ伝送部の出力50をそれぞれ入力されてA
DC200のコード別の理想的なデータと実際に検出さ
れたコード別データを減算してDNLエラーデータを検
出する減算器318とから構成される。
318からDNLエラーデータを入力されてそのデータ
を累積加算して出力する第2加算器320と、外部から
入力されるテストクロック信号に応じて第2加算器32
0の出力を入力されて再び第2加算器320にフィード
バックさせる第2フリップフロップ321とから構成さ
れる。
力を入力されて自体に設定されたDNLスペックの最大
値及び最小値と比べて出力する第1比較部319と、そ
の第1比較部319の出力を入力されてDNLエラーを
出力する第3フリップフロップ323と、前記第2フリ
ップフロップ321の出力を入力されて自体に設定され
たINLスペックの最大値及び最小値と比べて出力する
第2比較部322と、その第2比較部322の出力を入
力されてINLエラーを出力する第4フリップフロップ
324と、前記第3フリップフロップ323の出力と第
4フリップフロップ324を入力されて論理積して出力
するORゲート325と、外部から入力されるテストク
ロック信号に応じて分周された信号を出力する分周器3
26と、その分周器326の出力信号に応じて前記OR
ゲート325の出力からADCの動作状態を判断する第
5フリップフロップ327とから構成される。
A端子に入力されDNLスペックの最大値をB端子に入
力されて比べる第1比較器350と、前記減算器318
の出力をB端子に入力されDNLスペックの最小値をA
端子に入力されて比べる第2比較器351と、前記第1
比較器350と第2比較器351の出力をそれぞれ入力
されて排他的論理積して出力するORゲート352とか
ら構成される。
力をA端子に入力されINLスペックの最大値をB端子
に入力されて比べる第3比較器353と、前記第2加算
器320の出力をB端子に入力されINLスペックの最
小値をA端子に入力されて比べる第4比較器354と、
前記第3比較器353と第4比較器354の出力をそれ
ぞれ入力されて排他的論理積して出力するORゲート3
55とから構成される。
スト回路の動作を図3乃至図7を参照して説明すれば次
の通りである。
ペックはそれぞれ±0.5LSB、A/D変換のための
クロック周波数は8KHz、テストモードの動作のため
にテストクロックは10KHzと設定する。
の下部から制御信号が入力されれば、アナログ信号発生
器100は1KHz程度のサイン波を発生して4ビット
のADC200に出力し、ADC200はチップ500
のクロック発生器(図示せず)から出力される8KHz
のクロック周波数により前記サイン波をサンプリングし
て出力する。
れるテスト周波数(サイン波の周波数)とサンプリング
周波数(クロック周波数)の間には図5に示したように
次のような関係を有する。
ンプリング周波数、Mはサイン波の周期数、Nはサンプ
リング数である。)したがって、テスト周波数として1
020Hzのサイン波が入力され、サンプリング周波数
として8KHzのクロック周波数がADC200に入力
されるとき、所定の周期を選択してその周期にサンプリ
ングを行うと、式1のように次のような整数個のサンプ
リングデータが得られる。
0.39μs)のサイン波を8KHz(125μs)の
クロック周波数ごとにサンプリングポイントを指定して
前記サイン波の51周期(50mS)に400個のサン
プリングポイントを指定して400個のディジタルコー
ドを0000〜1111までの4ビット、16コードと
して出力テスト部300に出力する(ここで、50mS
は980.39μs×51周期、125μs×400サ
ンプリングと同一である)。
400個のディジタルコードを検出するために出力テス
ト部300のデータ検出部302にチップ500の外部
から“ロー”状態のテスト制御信号が入力されれば、テ
スト制御信号は図2に示したように、マルチプレクサ3
12の選択端子とインバータIN2を通してデータ伝送
部316出力信号イネーブル端子OEに入力され、クロ
ック信号は第1メモリ313のREAD/WRITE端
子(R/W)とインバータIN1を通して第1フリップ
フロップ315に入力される。
プレクサ312は図2に示したように、選択端子に入力
される“ロー”状態のテスト制御信号に応じてA端子に
入力される前記ディジタルコード(0000〜111
1)を順次に第1メモリ313のアドレス入力として出
力し、第1メモリ313は入力されるクロック信号の最
初の半周期にREADモードとなって前記マルチプレク
サ312から出力される0000〜1111までの4ビ
ット、16コードのディジタルコードを入力されてその
ディジタルコードによりアドレシングされたアドレス番
地のデータを第1加算器314のA入力として出力し、
クロック信号の後半の半周期にはWRITEモードとな
って第1加算器314で+1加算された後フリップフロ
ップ315を通して出力されるデータを前記アドレシン
グされたアドレス番地に記録する。
ビットデータが第1メモリ313にアドレシングされる
ときごとに+1ずつ増えたデータが第1メモリ313に
貯蔵されて任意のアドレス番地のデータ値を調べると、
該当アドレスが何回アドレシングされたかを判るように
なる。
IN2を通して入力されるテスト制御信号60に応じて
出力が不可能になり第1フリップフロップ315から入
力されたデータを出力しなくなる。
き、ADCの出力データ分布を示した例示図であり、A
DC200が理想的に動作される時ディジタルコード1
111は80回、1110,0010はそれぞれ24
回、1101,1100,0100,0011はそれぞ
れ20回、1011,1010,1001,1000,
0111,0110,0101はそれぞれ16回、00
01は36回、0000は44回が出力される。
ス0000番地にはデータ44が、0001番地にはデ
ータ36が、0010番地にはデータ24が、001
1,0100番地にはデータ20が、0101,011
0,0111,1000,1001,1010,101
1番地にはデータ16が、1100,1101番地には
データ20が、1110番地にはデータ24が、111
1番地にデータ80がそれぞれ貯蔵される。
されずエラーを有する場合は、前記データとは異なるデ
ータがADC200から出力されて第1メモリ313に
貯蔵される。
が理想的に動作されずエラーを有する場合を例としてA
DC200の変換特性テスト方法を説明すれば次の通り
である。
データを、第1メモリ部313のアドレス0000番地
にデータ45、0001番地にデータ35、0010番
地にデーダ30、0011番地にデータ28、0100
番地にデータ27、0101番地にデータ25、011
0番地にデータ20、0111番地にデータ16、10
00番地にデータ15、1001,1010,101
1,1100番地にそれぞれデータ10、1101番地
にデータ15、1110番地にデータ20、1111番
地にデータ84の形態に、それぞれ貯蔵されたと仮定す
る。
めにテスト制御信号をハイレベルとして入力し、10K
Hzのテストクロック信号を入力すれば、テストクロッ
ク信号はテスト信号発生部301とINLエラーデータ
検出部304及びエラー分析部305にそれぞれ入力さ
れる。
タは入力されるテストクロック信号をカウントして00
00〜1111までの順次テスト信号40をデータ検出
部302に出力する。
されたテスト信号40はマルチプレクサ312のB端子
に入力され、インバータIN1の出力が前記ハイレベル
のテスト制御信号に応じて第1フリップフロップ315
が動作されなくなり、インバータIN2で反転されたロ
ーレベルのテスト制御信号60はデータ伝送部316の
出力イネーブル端子OEと図3に示したように第2メモ
リ317の出力イネーブル端子OEに入力される。この
際、クロック信号CLKはハイレベルを保つ。
プレクサ312は前記ハイレベルのテスト制御信号に応
じてB端子に入力される0000〜1111までの順次
テスト信号40を第1メモリ313に出力し、第1メモ
リ313は前記ハイレベルのクロック信号に応じてRE
ADモードになって前記マルチプレクサ312から出力
される0000〜1111までの順次テスト信号40を
入力されてそのテスト信号40によりアドレシングされ
た番地に予め貯蔵されたエラーデータを順次にデータ伝
送部316を通して伝送する。
の第2メモリ317は前記制御信号60に出力がイネー
ブルされて0000〜1111までの順次テスト信号4
0を入力されてそのテスト信号40のアドレシングする
番地に予め貯蔵された理想的なデータを前記減算器31
8のA端子に出力し、データ伝送部316を通して伝送
された第1メモリ313のエラーデータ50はDNLエ
ラーデータ検出部303の減算器318のB端子に入力
される。
入力されるADC200のコード別の理想的なデータと
B端子に入力されるエラーデータ50との差を計算して
エラー分析部305の第1比較部319とINLエラー
データ検出部304の第2加算器320に出力する。
ータはADC200のオフセットと利得エラーに当たる
ので、計算から除かれる。
される前記減算器318の出力を加算して第2フリップ
フロップ321に出力し、第2フリップフロップ321
はテストクロック信号に応じて入力される第2加算器3
20の出力を第2加算器320のA入力端子とエラー分
析部305の第2比較部322に出力する。
れる前記減算器318の出力とA端子にフィードバック
される第2フリップフロップ321の出力を累積加算し
て第2フリップフロップ321を通して第2比較部32
2に順次出力する。
リ313と第2メモリ317から出力されるデータ値と
その減算器318と加算器320の出力値を示してい
る。
318の出力と第2加算器320の出力を入力されてA
DC200の変換特性を分析するようになるが、第1比
較部319は減算器318の出力を入力されてDNLス
ペックの最大/最小差と比べ、第2比較部322は第2
加算器320の出力を入力されてINLスペックの最大
/最小INL規格と比べる。
入力される減算器318の出力、即ち、|A−B|を第
1比較器350のA端子と第2比較器351のB端子に
それぞれ入力され、第1比較器350のB端子には予め
設定されたDNLスペックの最大値(+0.5LSB)
が入力され、第2比較器351のA入力端子には最小D
NL規格(−0.5LSB)が入力される。
1の出力は次のような関係を有する。
器351は式3と式4により前記順次に入力される減算
器318の出力をDNLスペックの最大/最小値と比べ
て出力し、排他的ORゲート(X−OR)352は前記
第1比較器350と第2比較器351の出力信号を排他
的論理積して出力する。
ックの最大値(+0.5)とDNLスペックの最小値
(−0.5)の間に存在すればローレベルの信号を出力
し、前記範囲を外れるとハイレベルの信号を出力する。
したがって、第1比較部319から一回でもハイレベル
の信号が出力されるアドレスがあれば、ADC200が
前記アドレスに当たるディジタルコードの変換時DNL
エラーが発生されたことを意味する。
イレベル信号が出力されれば、即ち、DNLエラーが発
生されれば、第3フリップフロップ323の入力端子D
が“ハイ”にセットされて第3フリップフロップ323
はハイレベルの信号をORゲート352の一側入力端子
に出力し、第3フリップフロップ323の出力はDNL
エラー信号の出力として使用される。
に、第2フリップフロップ321を通して入力される第
2加算器320の出力を第3比較器353のA入力端子
と第4比較器354のB端子にそれぞれ入力され、第3
比較器353のB端子には予め設定されたINLスペッ
クの最大値(+0.5LSB)が入力され、第4比較器
354のA入力端子にはINLスペックの最小値(+
0.5LSB)がそれぞれ入力される。
器353と第4比較器354は式3と式4により第2フ
リップフロップ321を通して順次に入力される第2加
算器320の出力をINLスペックの最大/最小値と比
べて出力し、排他的ORゲート(X−OR)355は前
記第3比較器353と第4比較器354の出力信号を入
力されて排他的論理積して出力する。
イレベルの信号が出力されれば、即ち、INLエラーが
発生されれば、第4フリップフロップ324の入力端子
Dが“ハイ”にセットされて第4フリップフロップ32
4はハイレベルの信号をORゲート325の他側入力端
子に出力し、第4フリップフロップ324の出力はIN
Lエラー信号の出力として使用される。
ップフロップ323と第4フリップフロップ324の出
力を論理和して第5フリップフロップ327の入力端子
に出力し、分周器326は入力されるテストクロック信
号を16個のクロック信号に分周して第5フリップフロ
ップ327のクロック端子に出力し、16個のクロック
信号の出力が完了されれば終了信号として作用して第5
フリップフロップ327のクロック端子に入力される。
は分周器326で終了信号が入力されれば、入力端子D
の状態に応じて、即ち入力端子Dが“ハイ”にセットさ
れていると、ADC200の変換特性を試した結果変換
が異常に行われることを意味するハイレベルの信号を出
力する。
れるまで入力端子Dが“ロー”にセットされていると、
ADC200の変換特性を試した結果変換が正常に行わ
れることを意味するローレベルの信号を出力する。
サイン波のようなアナログ信号がADCに入力されてラ
ンダムなディジタルコードとして出力されるとき、ハー
ドウェア的な処理により前記出力されたディジタルコー
ドを検出し分析してADCの動的変換特性を試すことに
より、低コストで容易にADCの変換特性を試すことが
できるだけでなく、A/D変換によるDNLエラーとI
NLエラーを正確に試すことができ、ハードウェア的な
処理により信号の流れが速くなってテストの速度を縮め
ることができる。
ク図である。
Lエラーデータ検出部とエラーデータ分析部の詳細図で
ある。
例示図である。
表である。
ラーデータを比べた表である。
3における第2比較部の詳細図である。
図である。
Claims (14)
- 【請求項1】 サイン波のような動的アナログ信号をサ
ンプリングしてランダムなディジタルコードを出力する
nビットのADC(A/D変換器)において、nビットのカウンタにより構成されて、 テストモード
時、外部から入力したテストクロック信号をカウントし
て2n 個のテスト信号を順次出力するテスト信号発生部
と、 ノーマル動作時にはクロック信号の1周期毎に前記AD
Cから出力されたディジタルコードの分布データを貯蔵
し、テストモード時には前記テスト信号によりアドレシ
ングされる番地の該当分布データを出力するデータ検出
部と、 前記テスト信号によりアドレシングされる既貯蔵された
ADCの理想的なコード別分布データと前記データ検出
部から出力された分布データとを減算してDNLエラー
データを求めるDNLエラーデータ検出部と、 該DNLエラーデータ検出部から出力されたDNLエラ
ーデータを累積加算してINLデータを求めるINLエ
ラーデータ検出部と、 前記DNLおよびINLエラーデータをDNLスペック
およびINLスペックの最大/最小値と比較してADC
の動作状態を判別する動作判別部とを備えて構成された
ことを特徴とするADCの変換特性テスト回路。 - 【請求項2】 デ−タ検出部はテスト制御信号に応じて
A端子の入力とB端子の入力を選択して出力するマルチ
プレクサと、外部から入力されるクロック信号に応じて
貯蔵されたデ−タを出力しフィードバックされるデータ
を貯蔵する第1メモリと、第1メモリから出力されるデ
ータを+1ずつ加算して出力する第1加算器と、インバ
ータIN1を通して入力されるクロック信号に応じて第
1加算器の出力を入力されて前記第1メモリにフィード
バックさせる第1フリップフロップと、インバータIN
2を通して入力されるテスト制御信号に応じて出力がイ
ネーブルされて前記第1メモリのデータを伝送するデー
タ伝送部とより構成されることを特徴とする請求項1記
載のADCの変換特性テスト回路。 - 【請求項3】 マルチプレクサはテスト制御信号がハイ
レベルの場合にはB端子に入力されるデータを出力し、
テスト制御信号がローレベルの場合にはA端子に入力さ
れるデータを出力することを特徴とする請求項2記載の
ADCの変換特性テスト回路。 - 【請求項4】 A端子にはADCから出力されたディジ
タルコードが入力され、B端子にはテスト信号が入力さ
れることを特徴とする請求項3記載のADCの変換特性
テスト回路。 - 【請求項5】 第1メモリはクロック信号がハイレベル
の場合、クロック信号の最初の半周期にはマルチプレク
サの出力によりアドレシングされた番地のデータを出力
し、クロック信号の後半の半周期にはフィードバックさ
れるデータを貯蔵することを特徴とする請求項2記載の
ADCの変換特性テスト回路。 - 【請求項6】 第1加算器は第1メモリ出力を入力され
るA端子とm個の入力のうち最下位ビットであるD1の
みハイレベルを入力され、m−1個の入力は接地されて
いるB端子より構成されることを特徴とする請求項2記
載のADCの変換特性テスト回路。 - 【請求項7】 DNLエラーデータ検出部はADCが正
常的に動作される時出力される各ディジタルコード別理
想的なデータを貯蔵して順次テスト信号によりそのテス
ト信号に当たるアドレス番地に予め貯蔵された理想的な
データを出力する第2メモリ部と、第2メモリ部の出力
と前記データ伝送部からの出力をそれぞれ入力されてA
DCのコード別理想的なデータと実際に動作されたAD
Cのコード別データを減算してDNLエラーデータを検
出する減算器とより構成されることを特徴とする請求項
1記載のADCの変換特性テスト回路。 - 【請求項8】 INLエラーデータ検出部は減算器の出
力を入力されて累積加算して出力する第2加算器と、テ
ストクロック信号に応じて第2加算器の出力を入力され
て第2加算器にフィードバックさせる第2フリップフロ
ップとより構成されることを特徴とする請求項1記載の
ADCの変換特性テスト回路。 - 【請求項9】 動作判断部は前記減算器の出力を入力さ
れて自体に設定されたDNLスペックの最大値及び最小
値を比べて出力する第1比較部と、その第1比較部の出
力を入力されてDNLエラーを出力する第3フリップフ
ロップと、前記第2フリップフロップの出力を入力され
て自体に設定されたINLスペックの最大値及び最小値
を比べて出力する第2比較部と、その第2比較部の出力
を入力されてINLエラーを出力する第4フリップフロ
ップと、前記第3フリップフロップの出力と第4フリッ
プフロップの出力を入力されて論理積して出力するOR
ゲートと、テストクロック信号を入力されて分周して出
力する分周器と、前記ORゲートの出力を入力されて分
周器から出力される信号に応じてADCの動作状態を判
断する第5フリップフロップとより構成されることを特
徴とする請求項1記載のADCの変換特性テスト回路。 - 【請求項10】 第1比較部と第2比較部は入力される
データがそれぞれDNLスペックの最大値及び最小値と
INLスペックの最大値及び最小値の間に存在すればロ
ーレベルの信号を出力することを特徴とする請求項9記
載のADCの変換特性テスト回路。 - 【請求項11】 第1比較部は減算器の出力をA端子に
入力されDNLスペックの最大値をB端子に入力されて
比べる第1比較器と、前記減算器の出力をB端子に入力
されDNLスペックの最小値をB端子に入力されて比べ
る第2比較器と、前記第1比較器と第2比較器の出力を
それぞれ入力されて排他的論理和して出力する排他的O
Rゲートとより構成されることを特徴とする請求項9記
載のADCの変換特性テスト回路。 - 【請求項12】 第2比較部と第2比較器の出力をA端
子に入力されINLスペックの最大値をB端子に入力さ
れて比べる第3比較器と、前記第2加算器の出力をB端
子に入力されINLスペックの最小値をB端子に入力さ
れて比べる第4比較器と、前記第3比較器と第4比較器
の出力をそれぞれ入力されて排他的論理和して出力する
排他的ORゲートとより構成されることを特徴とする請
求項9記載のADCの変換特性テスト回路。 - 【請求項13】 第1比較部と第2比較器はA端子に入
力されるデータの大きさがB端子に入力されるデータの
大きさより大きい場合にハイレベルの信号を出力するこ
とを特徴とする請求項9記載のADCの変換特性テスト
回路。 - 【請求項14】 サイン波の所定周期の間に、該サイン
波をクロック周波数でサンプリングしてランダムなディ
ジタルコードを出力するnビットのADC(A/D変換
器)における変換特性テスト方法であって、 ノーマル動作時には前記ADCから出力された各ディジ
タルコードの分布デー タを貯蔵し、テストモード時には
2 n 個のテスト信号によってアドレシングされる番地に
貯蔵された分布データを順次出力する第1過程と、 該第1過程により順次出力された分布データと既貯蔵さ
れたADCの理想的ディジタルコードの分布データとを
減算してDNLエラーデータを検出する第2過程と、 該第2過程により検出されたDNLエラーデータを累積
加算してINLエラーデータを検出する第3過程と、 前記第2過程および第3過程によりそれぞれ検出された
DNLエラーデータおよびINLエラーデータをDNL
スペックおよびINLスペックの最大/最小値と比較
し、前記DNLエラーデータおよびINLエラーデータ
がそれぞれDNLスペックおよびINLスペックの最大
/最小値間に存在すると、ADCの変換特性が正常であ
ると判別する第4過程と、 を順次行なうことを特徴とする、ADCの変換特性テス
ト方法。
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