KR0141708B1 - 아날로그/디지탈 변환기의 선형 특성 테스트 회로 - Google Patents

Abstract

본 발명은 아날로그/디지탈 변환기의 선형 특성 테스트 회로에 관한 것으로, 종래에는 아날로그/디지탈 변환기에서 출력되는 코드의 전 비트를 이용하여 비교함으로 회로 구성이 복잡하게 되고, +1, -1 또는 동일한지의 비교만을 수행함으로 아날로그/디지탈 변환기의 전 코드 변환에 대한 아날로그/디지탈 변환의 직선성을 테스트할 수 없는 문제점이 있었다. 이러한 문제점을 개선하기 위하여 본 발명은 아날로그/디지탈 변환기의 최하위 비트에 의해 지연 클럭을 계수한 후 그 계수값과 평균 계수값의 차가 선형 적분 에러의 최대, 최소값의 범위에 속하는지 비교하고 상기 최하위 비트의 분주에 의해 지연 클럭을 계수한 값이 설정값과 일치할 때 상기 비교 신호를 패스(pass)/페일(fail) 처리를 위한 신호로 출력하도록 창안한 것으로, 본 발명은 고기능의 아날로그/디지탈 복합 신호를 테스트 장비없이 아날로그/디지탈 변환 구간에 대하여 선형 적분 에러를 테스트할 수 있고, 아날로그/디지탈 변환기의 최하위 1 비트만을 이용하여 n비트인 아날로그/디지탈 변환기의 각 코드의 출력 여부를 점검할 수 있음으로 회로를 간소화시킬 수 있을 뿐만 아니라 데이타 처리 효율을 향상시킬 수 있다.

Description

아날로그/디지탈 변환기의 선형 특성 테스트 회로

제1도는 종래의 선형 특성 테스트 회로도.

제2도는 본 발명의 선형 특성 테스트 회로도.

제3도는 제2도에서 코드별 계수결과를 보인 예시도.

제4도는 제3도의 결과치를 보인 예시도.

제5도는 제2도에서 이상치와 실제치에 대한 결과를 보인 파형도.

*도면의 주요부분에 대한 부호의 설명

201:경사 전압 발생부202:아날로그/디지탈 변환기

203,205,212:카운터204,206:감산기

207:멀티플렉서208:가산기

209,213:비교기210,214:플립플롭

211:분주기

본 발명은 아날로그/디지탈 변환기의 직선성 테스트에 관한 것으로 특히, 고기능의 아날로그/디지탈 복합 신호를 테스트 장비없이 직선성 테스트를 할 수 있도록 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로에 관한 것이다.

제1도는 종래 장치의 블럭도로서 이에 도시된 바와 같이, 아날로그인 경사 전압을 생성하는 경사 전압 발생부(101)와, 이 경사 전압 발생부(101)의 출력 신호를 디지탈 변환하는 아날로그/디지탈 변환기(102)와, 이 아날로그/디지탈 변환기(102)의 출력 신호를 저장하는 제1 코드 레지스터(103)와, 이 제1 코드 레지스터(103)의 출력신호를 저장하는 제2 코드 레지스터(104)와, 상기 제1, 제2 코드 레지스터(103)(104)의 출력신호를 비교하는 비교기(105)와, 이 비교기(105)의 출력 신호에 따라 패스(pass)/페일(fail)신호를 발생시키는 제어부(106)으로 구성된다.

이와같은 종래 장치의 동작 과정을 설명하면 다음과 같다.

먼저, 경사 전압 발생부(101)로부터 발생된 전압이 인가된 아날로그/디지탈 변환기(102)가 제어 신호(CTL)에 인에이블되어 디지탈 변환을 수행하면 상기 입력전압에 해당하는 디지탈 코드를 출력하게 된다.

즉, 경사 전압 발생부(101)가 입력 가능한 가장 낮은 전압부터 가장 높은 전압까지 연속적으로 발생시키면 아날로그/디지탈 변환기(102)는 샘플링 주파수인 클럭(CLK)의 입력에 따라 가장 낮은 디지탈 코드(000..00)부터 가장 높은 디지탈 코드(111..11)까지 순차적으로 출력하게 된다.

이때, 아날로그/디지탈 변환기(102)에서 출력되는 디지탈 코드가 제1코드 레지스터(103)에 저장되어 그 디지탈 코드의 변화시마다 제2 코드 레지스터(104)에 저장되면 비교기(105)는 상기 제1, 제2 코드 레지스터(103)(104)의 저장 코드를 비교하여 그 비교에 따른 신호를 제어부(106)에 출력하게 된다.

이에 따라, 제어부(106)는 비교기(105)의 출력 신호를 분석하여 아날로그/디지탈 변환기(102)로부터의 디지탈 코드가 어떤 형태로 변화되는지 판별하고 이 판단 결과에 의하여 패스(pass)/페일(fail) 신호를 출력하게 된다.

즉, 경사 전압 발생부(101)의 출력 전압이 아날로그/디지탈 변환기(102)에 입력됨으로 디지탈 코드는 바로 이전의 출력 코드보다 '+1'씩 증가하여 출력되어야 하지만, 아날로그/디지탈 변환 구간의 잡음 특성에 의하여 '-1'이 되는 경우도 발생할 수 있다.

따라서, 제어부(106)는 비교기(105)에서 바로 이전의 출력 코드인 제1 코드 레지스터(103)의 출력 데이타와 현재의 출력 코드인 제2 코드 레지스터(104)의 출력 데이타를 비교하여 동일하거나 '+1' 증가, '-1'감소되는 경우로 검출하면 아날로그/디지탈 변환기(102)가 정상으로 동작한다고 판단하여 패스(pass) 처리를 하고, '±2' 이상의 변화기 있을 경우에는 상기 아날로그/디지탈 변환기(102)가 제대로 동작하지 않는 것으로 판단하여 페일(fail) 처리를 하게 된다.

그러나, 종래에는 아날로그/디지탈 변환기에서 출력되는 코드의 전 비트를 이용하여 저장하고 비교하는 회로를 구성함으로 회로 구성이 복잡하게 되고 예를 들어, n비트인 경우 n개의 데이타 라인이 필요하고, 단순히, +1, -1 또는 동일한지의 비교만을 수행함으로 아날로그/디지탈 변환기의 전 코드 변환에 대한 아날로그/디지탈 변환의 직선성을 테스틀할 수 없는 문제점이 있었다.

본 발명은 종래의 문제점을 개선하기 위하여 아날로그/디지탈 변환기의 최하위 비트에 의해 지연 클럭을 계수한 후 그 계수값과 평균 계수값의 차가 선형 적분 에러의 최대, 최소값의 범위에 속하는지 비교하고 상기 최하위 비트의 분주에 의해 지연 클럭을 계수한 값이 설정값과 일치할 때 상기 비교 신호를 패스(pass)/페일(fail) 처리를 위한 신호로 출력하도록 창안한 아날로그/디지탈 변환기의 선형 특성 테스트 회로를 제공함에 목적이 있다.

제2도는 본 발명의 블럭도로서 이에 도시한 바와 같이, 경사 전압을 생성하는 경사 전압 발생부(101)와, 이 경사 전압 발생부(101)의 출력에 따라 해당 디지탈 코드를 출력하는 아날로그/디지탈 변환기(202)와, 이 아날로그/디지탈 변환기(202)의 최하위 비트 출력에 클리어되어 지연 클럭(DCLK)을 계수하는 제1 카운터(203)와, 이 제1 카운터(203)의 출력과 평균 계수 값의 차를 산출하는 감산기(204)와, 상기 아날로그/디지탈 변환기(202)의 최하위 비트 출력을 반전하는 반전기(IN1), 이 반전기(NI1)의 출력에 클리어되어 상기 지연 클럭(DCLK)을 계수하는 제2 카운터(205)와, 이 제2 카운터(205)의 출력과 평균 계수값의 차를 산출하는 감산기(206)와, 상기 아날로그/디지탈 변환기(202)의 최하위 비트 출력이 하이이면 상기 감산기(204)의 출력을 선택하고 로우이면 상기 감산기(206)의 출력을 선택하는 멀티플렉서(207)와, 이 멀티플렉서(207)를 순차 통한 상기 감산기(204)(206)의 출력값을 합산하는 가산기(208)와, 이 가산기(208)의 출력값이 기준값의 최대, 최소 범위 이내인지 비교하여 그 범위에 속하면 로우 신호를 출력하고 그 범위를 벗어나면 하이 신호를 출력하는 비교기(209)와, 이 비교기(209)의 출력을 클럭으로 하여 상승 에지가 될 때 트리거되어 하이 신호를 출력하는 플리플롭(210)과, 지연 클럭(DCLK)을 분주하는 분주기(211)와, 이 분주기(211)의 출력에 클리어되어 상기 아날로그/디지탈 변환기(202)의 출력을 계수하는 제3 카운터(212)와, 이 제3 카운터(212)의 출력이 기준값과 일치하는지 비교하여 일치하면 하이 신호를 출력하고 일치하지 않으면 로우 신호를 출력하는 비교기(213)와, 이 비교기(213)의 출력이 상승 에지가 될 때 상기 플리플롭(210)의 출력을 홀딩하여 하이이면 페일(fail) 처리하고 로우이면 패스(pass) 처리하는 플립플롭(214)으로 구성한다.

이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.

본 발명은 동작 설명을 위하여 아날로그/디지탈 변환기(202)는 4비트 아날로그/디지탈 변환기로 가정하고 입력 전압의 범위는 최소 0V∼5V로 가정하며 최대 변환 시간은 1μS(=1㎒)로 가정하여 클럭(CLK)은 1㎒를 사용한다.

또한, 경사 전압 발생부(201)는 1600μS 동안 0V∼5V 까지의 경사 전압을 생성하여 아날로그/디지탈 변환기(202)에 인가하는 것으로 가정한다.

먼저, 경산 전압을 1600μS 동안 입력받은 아날로그/디지탈 변환기(202)는 1㎒의 클럭(CLK)으로 디지탈 변환 동작을 수행하여 1600개의 디지탈 코드를 발생시키게 된다.

이때, 아날로그/디지탈 변환기(202)는 출력 코드가 '+1'씩 증가되면 최하위 비트 출력 코드(DO)를 로우→하이→로우...순으로 교대로 변화하게 된다.

이에 따라, 아날로그/디지탈 변환기(202)의 최하위 비트 출력(DO)이 하이인 경우 제1 카운터(203)는 지연 클럭(DCLK)의 계수 동작을 수행하게 되고 상기 최하위 비트 출력(DO)이 로우인 경우 반전기(IN1)를 통해 클리어 단에 인가받은 제2 카운터(205)가 상기 지연 클럭(DCLK)을 계수하게 된다.

즉, 제1, 제2 카운터(203)(205)는 1600μS 동안 1㎒의 지연 클럭(DCLK)을 교대로 계수하게 된다.

따라서, 아날로그/디지탈 변환기(201)가 이상적으로 동작하는 경우 16코드 *100μS=1600μS 임으로 각 디지탈 코드의 출력시마다 '000..00'에서 '111..11'까지 100개의 계수를 출력하게 된다.

이 경우, 아날로그/디지탈 변환기(202)의 각 코드의 평균 계수값을 100 즉, '1100 100'인 값으로 하고 이 값을 감산기(204)(206)의 일측 입력단에 각기 인가하고, 상기 아날로그/디지탈 변환기(202)가 4비트 변환기임으로 2⁴/2=8 즉, '1000'인 값을 비교기(213)의 일측 입력에 인가하게 된다.

그리고, 비교기(209)의 일측 입력에 인가되는 선형 적분 에러(INL)의 값이 '±0.5'인 경우 '1'인 최하위 비트(LDB)가 100회의 계수를 의미함으로 ±0.5인 최하위 비트(LSB)는 50회의 계수 즉, '0011 0010'인 값이 된다.

상기와 같이 테스트 회로가 셋업(set-up)된 후 아날로그/디지탈 변환기(202)의 선형 적분 에러(INL)의 특성을 테스트할 때 상기 아날로그/디지탈 변환기(202)의 현재 출력 코드에 따라 카운터(203 또는 205)에서 지연 클럭(DCLK)을 계수한 결과가 제3도와 같다고 하면 이는 선형 적분 에러(INL)로서 플리플롭(214)은 페일(fail) 신호를 출력하게 된다.

상기의 동작을 실제 출력 특성에 따라 계산된 선형 미분 에러(DNL) 및 선형 적분 에러(INL)를 보인 제4도를 예를 들어 설명하면 다음과 같다.

먼저, 아날로그/디지탈 변환기(202)의 출력 코드가 '0011'인 경우 그 디지탈 코드의 최하위 비트(DO)인 하이 신호를 반전기(IN1)를 통해 클리어 단자에 인가받은 제2 카운터(205)가 계수 동작을 정지하고 제1 카운터(203)가 지연 클럭(DCLK)을 계수하여 150(=1001 0110)을 출력하게 된다.

이때, 감산기(204)가 제1 카운터(203)의 계수값(150)에서 평균 계수값(100)을 감산하여 그 차값(50=0011 0010)을 출력하면 상기 아날로그/디지탈 변환기(202)의 최하위 비트(DO)의 하이 신호에 의해 멀티플렉서(207)는 상기 감산기(204)의 출력을 가산기(208)에 출력하게 된다.

이에 따라, 가산기(208)는 멀티플렉서(207)를 통해 입력된 감산기(204)의 출력값(50)을 유지하게 된다.

이 후, 아날로그/디지탈 변환기(202)의 출력이 '0100'이 되면 그 디지탈 코드의 최하위 비트(DO)의 로우 신호에 의해 제1 카운터(203)가 클리어 상태를 유지하게 되고 제2 카운터(205)는 지연 클럭(DCLK)을 계속하여 120(=0111 1000)인 계수값을 출력하게 된다.

이때, 감산기(205)가 제2 카운터(205)의 출력값(120)에서 평균 계수값(100)을 감산하여 그 차값(20)을 산출하면 아날로그/디지탈 변환기(202)의 로우인 최하위 비트 출력(DO)에 제어된 멀티플렉서(207)는 상기 감산기(205)의 출력값(20)을 선택하여 가산기(208)에 출력하게 된다.

이에 따라, 가산기(208)가 감산기(204)의 출력값(50)에 감산기(206)의 출력값(20)을 합산하여 (70=0100 0110)인 값을 출력하면 비교기(209)는 상기 가산기(208)의 출력값(70)이 선형 적분(INL) 에러값(50=0011 0010)의 범위에 속하는지 비교하는데, 상기 가산기(208)의 출력이 설정된 선형 적분 에러값(INL)보다 큼으로 하이 신호를 출력하게 된다.

따라서, 플립플롭(210)은 비교기(209)의 출력의 상승 에지에서 트리거되어 하이 신호를 플립플롭(214)의 입력단(D)에 출력하게 된다.

이 후, 아날로그/디지탈 변환기(202)의 출력이 '0111'이 되면 그 디지탈 코드의 하이인 최하위 비트가 반전기(IN1)를 통해 인가된 제2 카운터(205)가 클리어 상태를 유지하고 제1 카운터(203)가 지연 클럭(DCLK)을 계수하여 50=0011 0010인 값을 출력하게 된다.

이때, 감산기(204)가 제1 카운터(203)의 출력값(50)에서 평균 계수값(100)을 감산하여 그 차값(-50)을 출력하면 아날로그/디지탈 변환기(202)의 디지탈 코드중 하이인 최하위 비트(DO)에 의해 멀티플렉서(207)는 상기 감산기(204)의 출력(-50)을 선태하여 가산기(208)에 출력하게 된다.

이에 따라, 가산기(208)가 이전 합산값(70)에 감산기(204)의 출력값(-50)을 합산하여 결과값 20(=0001 0100)을 출력하면 비교기(209)는 선형 적분 에러(INL) 값(50)의 범위에 상기 가산기(208)의 출력값이 속하는지 판단하여 로우 신호를 플립플롭(210)에 출력하게 된다.

그리고, 아날로그/디지탈 변환기(202)의 출력이 0에서 1111까지 변화되는 동안 제1, 제2 카운터(203)(205)에서 지연 클럭(DCLK)을 계수하는데, 상기 아날로그/디지탈 변환기(202)의 출력이 1111이 될 때 지연 클럭(DCLK)을 분주기(211)를 통해 클리어 단자에 인가받는 제3 카운터(212)는 아날로그/디지탈 변환기(202)의 최하위 비트 출력을 클럭으로 하여 '8'을 계수하면 '1000'인 값을 출력하게 된다.

이때, 제3 카운터(212)의 출력을 입력받은 비교기(213)는 다른 입력단에 인가된 기준값(1000)과 동일한지 비교하여 그 비교치가 동일함으로 출력단(Q)으로 하이 신호를 출력하게 된다.

이에 따라, 비교기(213)의 출력이 상승 에지가 될 때 플립플롭(214)은 플립플롭(210)의 하이 출력을 홀딩하여 하이인 신호를 출력하게 된다.

따라서, 플립플롭(214)의 출력이 하이로 출력됨으로 아날로그/디지탈 변환기(202)의 선형 특성은 기준 스펙(spec)을 초과한 것임으로 판단하여 페일(fail) 처리를 하게 된다.

상기에서 상세히 설명한 바와 같이 본 발명은 고기능의 아날로그/디지탈 복합 신호를 테스트 장비없이 아날로그/디지탈 변화구간에 대하여 선형 적분 에러를 테스트할 수 있고, 아날로그/디지탈 변환기의 최하위 1 비트만을 이용하여 n비트인 아날로그/디지탈 변환기의 각 코드의 출력 여부를 점검할 수 있음으로 회로를 간소화시킬 수 있을 뿐만 아니라 데이타 처리 효율을 향상시킬 수 있는 효과가 있다.

Claims (7)

1. 임의의 범위로 설정된 경사 전압을 순차적으로 생성하는 경사 전압 발생 수단과, 이 경사 전압 발생 수단의 출력전압에 따라 해당 디지탈 코드를 출력하는 아날로그/디지탈 변환 수단과, 이 아날로그/디지탈 변환 수단의 최하위 비트(DO) 출력에 제어되어 지연 클럭(DCLK)을 교대로 계수하는 제1, 제2 카운터와, 이 제1, 제2 카운터(203)의 출력에서 평균 계수값을 각기 감산하여 그 차를 산출하는 제1, 제2 감산 수단과, 이 제1, 제2 감산 수단의 출력중 하나를 선택하는 멀티플렉서와, 이 멀티플렉서의 현재 출력과 이전 출력을 합산하는 가산 수단과, 이 가산 수단의 출력이 선형 적분 에러 범위에 속하는지 비교하는 제1 비교 수단과, 이 제1 비교 수단의 출력을 클럭으로 하여 트리거된 신호를 출력하는 제1 플리비플롭과, 지연 클럭(DCLK)을 계수하는 제3 카운터와, 이 제3 카운터의 출력과 설정된 기준값이 동일한지 비교하는 제2 비교 수단과, 이 제2 비교 수단의 출력을 클럭으로 하여 상기 제1 플립플롭의 출력을 패스(pass)/페일(fail) 처리를 위한 신호로 출력하는 제2 플립플롭으로 구성한 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.
2. 제1항에 있어서, 상기 제1, 제2 카운터 수단은 아날로그/디지탈 변환 수단의 디지탈 코드중 최하위 비트에 의해 교대로 클리어되도록 구성한 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.
3. 제1항에 있어서, 멀티플렉서는 아날로그/디지탈 변환 수단의 디지탈 코드중 최하위 비트가 하이이면 제1 감산 수단의 출력을 선택하고 최하위 비트가 로우이면 제2 감산 수단의 출력을 선택하여 가산 수단에 출력하도록 구성한 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.
4. 제1항에 있어서, 제1 비교 수단은 가산 수단의 출력이 설정된 선형 적분 에러의 범위 이내에 속하면 로우 신호를 출력하고, 범위를 벗어나면 하이 신호를 출력하도록 구성한 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.
5. 제1항에 있어서, 제3 카운터는 지연 클럭(DCLK)을 분주한 신호에 의해 클리어되도록 구성한 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.
6. 제1항에 있어서, 제2 비교 수단은 제3 카운터의 출려과 설정된 기준값이 일치하면 하이 신호를 출력하고 일치하지 않으면 로우 신호를 출력하도록 구성한 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.
7. 제1항 또는 제6항에 있어서, 제2 비교 수단은 아날로그/디지탈 변환 수단의 디지탈 코드의 비트(n)에 대하여 '2ⁿ/2'인 값을 기준값으로 인가하는 것을 특징으로 하는 아날로그/디지탈 변환기의 선형 특성 테스트 회로.