JP2003332443A5 - - Google Patents

Claims (5)

1. 論理回路に組み込まれ、前記論理回路に供給されるテストパターンを発生するテストパターン発生器および前記論理回路から出力されるテスト結果を圧縮する圧縮器を含み、前記論理回路をテストするテスト回路と、
   前記論理回路のテスト時に、前記テストパターンをカウントするパターンカウンタと、
   前記論理回路のテスト時に、故障を検出した場合にその故障に対応するテストパターンのステップ情報を半導体集積回路外部へ出力し、前記パターンカウンタから前記故障を検出した時のカウント信号を前記半導体集積回路外部へ出力させる故障情報出力回路
   とを具備することを特徴とする半導体集積回路。
2. 前記故障情報出力回路は、
   前記テストパターン毎に前記圧縮器から出力される圧縮値と期待値とを比較し、不一致検出時にフェイルフラグを出力する比較回路と、
   前記比較回路から出力されるフェイルフラグを半導体集積回路外部に出力する第１の外部端子と、
   前記パターンカウンタが前記フェイルフラグを受けた時に前記パターンカウンタから出力されるパターンカウント信号を半導体集積回路外部に出力する第２の外部端子
   とを具備することを特徴とする請求項１記載の半導体集積回路。
3. 前記論理回路は、複数のスキャンチェーンを有し、前記各スキャンチェーンは直列接続された複数のレジスタを有することを特徴とする請求項１記載の半導体集積回路。
4. 回路データと第１の制御ファイルとが供給され、前記回路データと前記第１の制御ファイルとから必要なロジック BIST 回路のデータを生成する第１の生成部と、
   前記回路データと前記第１の生成部により生成されたロジック BIST 回路のデータと第２の制御ファイルとが供給され、前記回路データに前記ロジック BIST 回路のデータを挿入したロジック BIST 回路挿入後の回路データと、ロジック BIST 動作を行うためのテストパターンと、ロジック BIST 回路やテストパターンの関連情報を生成する第２の生成部
   とを具備することを特徴とする半導体集積回路の設計支援装置。
5. 半導体集積回路に搭載されている論理回路にテストパターンを供給し、
   前記論理回路から出力されるデータと前記テストパターンに対応する期待値とを比較し、
   前記比較の結果、前記データと前記期待値とが不一致である場合、故障に対応するテストパターンのステップ情報をフェイルログとして前記半導体集積回路外部のテスタへ出力し、
   前記テスタで前記フェイルログに基づき故障を検出する
   ことを特徴とする半導体集積回路のテスト方法。