JP7334531B2 - 半導体回路装置 - Google Patents

Description

本発明は半導体回路装置に関する。

半導体回路装置として、複数のロジック回路からなる回路ブロックの機能安全対応のためにロジックＢＩＳＴ（Built-In Self Test）による診断機能を搭載したものが提供されている。このロジックＢＩＳＴによる診断は、回路ブロックの通常動作時に実行されるようになっている。ロジックＢＩＳＴによる診断は様々なロジック回路に適用可能であり、自動挿入による設計の省力化ができる等の利点がある。

特許第６４３８３５３号公報 特許２００８－２６７９９８号公報

しかしながら、ロジックＢＩＳＴによる診断実行後は、回路ブロック内部のレジスタ値がロジックＢＩＳＴによる診断実行前とは異なる値になることから、レジスト値によってはロジック回路が通常動作しないことがある。

そこで、ロジック回路が通常動作を再開するためには回路ブロック内部のレジスタに動作可能な適切な値を設定することが必要であるが、レジスタに適切な値を設定するまでに時間を要することから、その間はロジック回路を動作させることができず通常動作を再開するまでに時間を要する。

特許文献１のものは、ＣＰＵやアクセラレータ等のロジック回路に対してロジックＢＩＳＴを実行する際に、それら回路の出力がキャッシュメモリや割り込み状態やスリープ等の実行状態に影響を及ぼすことを防ぐことで、性能劣化を防止している。

しかしながら、特許文献１のものは、ロジックＢＩＳＴにより診断する対象回路の周辺回路に対する影響を抑制するためのもので、ロジックＢＩＳＴにより診断をする対象回路そのものの状態を通常動作に復帰させることを高速化することはできない。

また、特許文献２のものは、故障診断時に、診断対象の回路の出力値を保持する回路を設けることで、診断中も出力を受け取って動作している外部回路の動作に支障が無いようにしている。

しかしながら、特許文献２のものは、ロジックＢＩＳＴによる診断中も後段回路を動作させることにより回路の可用性を高めるためのもので、ロジックＢＩＳＴによる診断からの復帰を高速化することで回路の可用性を高めることはできない。

本発明は上記事情に鑑みてなされたもので、その目的は、ロジックＢＩＳＴによる診断終了から回路ブロックのロジック回路が通常動作を再開するまでを高速化することができる半導体回路装置を提供することにある。

請求項１の発明によれば、対象回路（２）に含まれるテスト対象部は、複数のロジック回路を組合せてなる回路ブロックに設けられたスキャンフリップフロップ（７）を診断時にシリアル接続することでスキャンチェーンを形成する。ロジックＢＩＳＴ部（３）は、スキャンチェーンにテストパターンをシフトインすると共にスキャンチェーンからシフトアウトされる観測データを観測することでロジック回路の故障を検出するスキャンテストを実行する。このとき、レジスタ値維持部（６，８，９）は、ロジックＢＩＳＴ部による診断実行後の回路ブロック内部のレジスタ値を実行前と同一に維持する。これにより、回路ブロックのロジック回路は、ロジックＢＩＳＴ部（３）の診断実行後に直ちに通常動作することが可能となる。

一実施形態における半導体回路装置を示す機能ブロック図 レジスタ値退避対象回路の退避・復元機能を示す機能ブロック図 変形実施形態を示す機能ブロック図（その１） 変形実施形態を示す機能ブロック図（その２） ロジックＢＩＳＴの動作を示すフローチャート ロジックＢＩＳＴのタイミングチャート 変形実施形態を示すロジックＢＩＳＴのタイミングチャート

以下、一実施形態について図面を参照して説明する。
図１に示すように半導体回路装置１は、スキャンテストの診断対象となる対象回路２（テスト対象部に相当）と、この対象回路２に対してスキャンテストを実行するロジックＢＩＳＴ部３とを含んで構成されている。

対象回路２は、レジスタ値退避対象回路４、レジスタ値退避・保持対象外の回路（以下、通常回路と称する）５及びレジスタ値保持対象回路６（レジスタ値維持部に相当）から構成されている。
レジスタ値退避対象回路４及び通常回路５は、複数のロジック回路を組合せてなる回路ブロックから構成されている。一の回路ブロックは、外部或いは前段の回路ブロックからの入力パターンに対して論理演算することで出力パターンを生成し、その出力パターンを後段の回路ブロック或いは外部に出力する。

一の回路ブロックの入力側と出力側にはスキャンフリップフロップ（以下、スキャンＦＦと称する）７がそれぞれ設けられている。スキャンＦＦ７は、一の回路ブロックの入力側と出力側に搭載されるフリップフロップに置換えられた状態で入力側と出力側とをシリアル接続することでスキャンチェーンを形成する。

レジスタ値退避対象回路４は、通常回路５に比較して退避の重要度が高い回路である。レジスタ値退避対象回路４の周辺回路として、レジスタ値退避部８（レジスタ値維持部に相当）及び書き戻し制御部９（レジスタ値維持部に相当）が設けられている。レジスタ値退避部８は、ロジックＢＩＳＴによる診断実行開始時に回路ブロック内部であるレジスタ値退避対象回路４のレジスタ値をバックアップとして記憶する。

図２に示すように書き戻し制御部９は、ロジックＢＩＳＴ部３から回路ブロックへスキャンテスト値を送信する第１送信経路９ａと、レジスタ値退避部８から回路ブロックへバックアップ値を送信する第２送信経路９ｂと、第１送信経路９ａと第２送信経路９ｂとを切替可能なスイッチング部９ｃとを備えている。書き戻し制御部９は、ロジックＢＩＳＴによる診断実行完了時にスイッチング部９ｃによりレジスタ値退避部８に退避したバックアップ値をレジスタ値退避対象回路４のレジスタ値として書き戻すことで復元する。

レジスタ値保持対象回路６は多数のレジスタから構成されており、各レジスタに設定値が記憶される。レジスタ値保持対象回路６は、設定値を保持するための記憶回路であることから、対象回路２内であってもロジックＢＩＳＴ部３による診断対象から除外されている。従って、レジスタ値保持対象回路６の入力側及び出力側にはスキャンＦＦ７は設けられておらず、ロジックＢＩＳＴ部３による故障検出ができないことから、外部から設定値の巡回チェックを実行する等の方法で故障検出を判断可能とするように構成するのが望ましい。

一方、レジスタ値保持対象回路６の周辺回路として、ホスト制御部１０及びシグネチャ値格納部１１が設けられている。ホスト制御部１０は、レジスタ値保持対象回路６のレジスタに所定の設定値を適宜タイミングで設定する。

シグネチャ値格納部１１は、ホスト制御部１０によりシグネチャ値が格納される。このシグネチャ値は、ロジックＢＩＳＴ部３による通常回路５及びレジスタ値退避部８のスキャンテスト時に、通常回路５及びレジスタ値退避部８に与えられた設定値に対応してスキャンチェーンからシフトアウトされる予定の観測データを圧縮した期待値である。

ロジックＢＩＳＴ部３は、ロジックＢＩＳＴ制御部１２、ランダムパターン生成部１３、シグネチャ計算・比較部１４から構成されている。ロジックＢＩＳＴ制御部１２は、スキャンテスト時は通常回路５及びレジスタ値退避対象回路４に対応したスキャンチェーンにスキャンモード信号、スキャンクロック信号、ランダムデータ信号を与えることでシフトインすると共に、スキャンチェーンからシフトアウトされる観測データを観測することで対象回路２の故障を判断する。
尚、図１では、説明の簡単化のために回路ブロックが一つの場合を例示した。また、ロジックＢＩＳＴ制御部１２から対象回路２に対する上記各信号の出力線の図示は省略した。

ランダムパターン生成部１３は、スキャンテスト用のテストパターンとしてランダムパターン（テストパターンに相当）を生成してスキャンチェーンにシフトインする。回路ブロックの入力側に設けられたスキャンＦＦ７にランダムパターンが記憶された状態では、入力側のスキャンＦＦ７に記憶されたランダムパターンに対応した論理演算結果である観測データがスキャンチェーンからシフトアウトされる。

シグネチャ計算・比較部１４は、スキャンチェーンからシフトアウトされる観測データを圧縮したシグネチャ値を計算し、予め求めた期待値やシグネチャ値格納部１１に記憶された期待値と比較することでロジック回路の故障を判断する。

ところで、ロジックＢＩＳＴ部３による診断実行後においては、回路ブロック内部のレジスタにはロジック回路が正常に通常動作することができない値が記憶されているおそれがある。このような場合、通常動作を再開したロジック回路が正常に動作しないので、ロジック回路による論理演算に支障を生じるようになる。

このような事情から、本実施形態では、次のような構成を採用することでロジックＢＩＳＴ部３による診断実行後にロジック回路による論理演算に支障を生じることを防止した。
（１）レジスタ値退避対象回路４を設ける構成
ロジックＢＩＳＴによる診断実行中に自動で回路ブロック内部のレジスタ値を退避し、ロジックＢＩＳＴによる診断実行完了時に復元する仕組みを組込むようにした。この場合、対象回路２の全てのレジスタ値を退避すると、レジスタ値退避部８の回路面積が大きくなると共に退避の実行時間が長くなる。

そこで、退避の重要度が高いレジスタと重要度が低いレジスタとに分別し、退避の重要度が高いレジスタ値だけをレジスタ値退避部８にバックアップするものである。この場合、退避したバックアップ値を退避の重要度が高いレジスタに書き戻す仕組みが必要となる。そのため、ランダムパターンのシフトイン経路と、観測データのシフトアウト経路とを退避対象のレジスタと退避対象とならないレジスタで分離し、退避対象となるレジスタの経路だけにレジスタ値の退避と復元の経路と、その制御構成とを実装した。

具体的には、スキャンＦＦ７を退避対象となるレジスタ値退避対象回路４と退避対象とならない通常回路５とに分離して構成し、レジスタ値退避部８にレジスタ値を退避する経路と、レジスタ値退避部８に退避したレジスタ値をレジスタ値退避対象回路４に書き戻す経路とを切替えるための書き戻し制御部９をレジスタ値退避対象回路４の入力側に設けた。

半導体回路装置１に書き戻し制御部９を実装した場合のロジックＢＩＳＴ部３によるレジスタ値の退避動作は、図５に示すようにロジックＢＩＳＴ部３の診断開始時にレジスタ値をレジスタ値退避部８に退避する（Ｓ１）。
次にランダムパターンをスキャンチェーンにシフトインし（Ｓ２）、ランダムな設定値でロジック回路を動作させてから（Ｓ３）、ランダムパターンに対応した期待値を圧縮したシグネチャ値と、スキャンチェーンからシフトアウトした観測データを圧縮したシグネチャ値とを比較することで動作結果を確認する（Ｓ４）。

上記の確認動作を所定回数実行した場合は（Ｓ５：ＹＥＳ）、ロジックＢＩＳＴ完了となり、書き戻し制御部９を操作してスキャンチェーンの入力をレジスタ値退避部８の出力に切り替え、レジスタ値退避部８に退避しておいたレジスタ値を書き戻すことで復元する（Ｓ６）。

以上の動作により、図６に示すようにレジスタ値の退避操作と、ランダムパターンのシフトイン及び観測データのシフトアウトと、レジスタ値の書き戻し操作を順に実行することができる。
尚、これら退避操作及び書き戻し操作は、図７に示すようにランダムパターンのシフトインと観測データのシフトアウトとを同時に実行するようにしてもよい。このような構成によれば、ロジックＢＩＳＴの診断時間の短縮を図ることができる。

（２）レジスタ値保持対象回路６を設ける構成
レジスタ値保持対象回路６をロジックＢＩＳＴ部３による診断対象外として設ける。ロジックＢＩＳＴの診断対象外としたレジスタ値保持対象回路６は、当然ながらロジックＢＩＳＴ部３による診断後のレジスタ値の再設定が不要となる。このレジスタ値保持対象回路６は、ホスト制御部１０から設定されたコンフィギュレーション値等の設定値を回路起動時に設定し、動作中には変化しない値を保持する保持回路としての機能を想定する。

更に、ロジックＢＩＳＴの対象外としたレジスタ値保持対象回路６とロジックＢＩＳＴの対象となる通常回路５やレジスタ値退避対象回路４の接続部は、通常動作時と同じ接続状態のままでロジックＢＩＳＴを実行する。これにより、レジスタ値保持対象回路６とロジックＢＩＳＴ対象回路との接続部の故障がロジックＢＩＳＴ部３によって検出可能となる。つまり、レジスタ値保持対象回路６から通常回路５やレジスタ値退避対象回路４に設定値を与えた状態でロジックＢＩＳＴ部３による診断を実行した場合、設定値がシフトアウトされる観測データに影響を与えるようになる。

このように設定値が観測データに影響を与えることから、シフトアウトされた観測データを圧縮したシグネチャ値と期待値とを比較することによりレジスタ値保持対象回路６と通常回路５との境界部の故障を判定することが可能となる。

ここで、ロジックＢＩＳＴを実行したテスト結果として得られる期待値であるシグネチャ値は、ロジックＢＩＳＴ対象外としたレジスタ値保持対象回路６のレジスタ値に依存する。そのため、シグネチャ値を格納するシグネチャ値格納部１１を設け、ホスト制御部１０によりシグネチャ値の期待値を格納可能とした。この場合のシグネチャ値は、レジスタ値保持対象回路６のレジスタ値に対応するシグネチャ値を通常動作時にホスト制御部１０により設定する。

尚、レジスタ値保持対象回路６は、図３に示すようにロジックＢＩＳＴ部３によるレジスタ値退避対象回路４及び通常回路５への入力データをセレクタ部１５により選択された固定値とすることでロジックＢＩＳＴ部３によるテスト結果がロジックＢＩＳＴ対象外回路のレジスタ値に依存しないようにすることもできる。この場合は、シグネチャ値を設定値として保持する必要が無くなる。

ただし、ロジックＢＩＳＴ対象外の回路とロジックＢＩＳＴ対象回路との境界部の故障検出率が低下することから、境界部となるセレクタ部１５を別途検査する方法を実装する必要がある。そのための方法としては、図４に示すようにセレクタ部１５から出力された信号をバッファ１６からフィードバックして元の値と比較することが考えられる。

尚、境界の設定値によってロジックＢＩＳＴ部３による回路の故障検出率は変化するため、なるべく検出率が高くなるような設定値を選択することでロジックＢＩＳＴの効果を高めることができる。

本実施形態では、対象回路２のレジスタを退避対象と保持対象、及びそれ以外の３つの回路に分類して、ロジックＢＩＳＴを実施するためのスキャンテスト挿入時にそれぞれを異なるスキャンチェーンとして構成しなければならず、設計に手間がかかることが考えられる。しかし、回路設計者がレジスタを分類することができていれば、ロジックＢＩＳＴに対応したスキャンテスト挿入ツールにレジスタを分類して指定することで、分類毎に区分けされたスキャンＦＦ７を組込むことができる。

このような実施形態によれば、次のような効果を奏することができる。
ロジックＢＩＳＴ部３による診断対象となる回路ブロック内部のレジスタ値が診断実行前は通常動作可能な値に設定されていることに着目し、診断実行後の回路ブロック内部のレジスタ値を診断実行後と同一となるように維持するようにしたので、ロジックＢＩＳＴ部３による診断終了から回路ブロックが通常動作を再開するまでを高速化することができる。

（他の実施形態）
上記実施形態では、半導体回路装置１にレジスタ値退避対象回路４とレジスタ値保持対象回路６とその周辺回路を設けたが、どちらか一方のみを設けるようにしてもよい。
回路ブロックの前後にスキャンＦＦ７をそれぞれ設けるのに代えて、回路ブロック内部の任意箇所にスキャンＦＦ７を設けるようにしてもよい。
シグネチャ値の比較によりロジック回路の故障を判断するようにしたが、シフトインされるランダムパターンとシフトアウトされる観測データとを直接比較するようにしてもよい。

本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１は半導体回路装置、２は対象回路（テスト対象部）、３はロジックＢＩＳＴ部、４はレジスタ値退避対象回路、６はレジスタ値保持対象回路（レジスタ値維持部）、７はスキャンフリップフロップ、８はレジスタ値退避部（レジスタ値維持部）、９は書き戻し制御部（レジスタ値維持部）、９ａは第１送信経路、９ｂは第２送信経路、９ｃはスイッチング部、１０はホスト制御部、１１はシグネチャ値格納部である。

Claims (3)

1. 複数のロジック回路を組合せてなる回路ブロックに設けられたスキャンフリップフロップ（７）を診断時にシリアル接続することでスキャンチェーンを形成するテスト対象部を含んで構成される対象回路（２）と、
   前記スキャンチェーンにテストパターンをシフトインすると共に前記スキャンチェーンからシフトアウトされる観測データを観測することで前記ロジック回路の故障を検出するスキャンテストを実行するロジックＢＩＳＴ部（３）と、
   前記ロジックＢＩＳＴ部による診断実行後の前記回路ブロック内部のレジスタ値を実行前と同一に維持するレジスタ値維持部（６，８，９）と、
   を備え、
   前記対象回路は、前記ロジックＢＩＳＴ部による診断対象から除外されるレジスタ値保持対象回路（６）を含んで構成され、
   前記レジスタ値維持部は、前記レジスタ値保持対象回路であり、
   前記レジスタ値保持対象回路は、前記テスト対象部に設定値を設定するように設けられ、
   前記設定値が設定された前記テスト対象部からシフトアウトされる観測データを圧縮したシグネチャ値の期待値を求めるホスト制御部（１０）と、
   前記期待値が格納されるシグネチャ値格納部（１１）と、を備え、
   前記ロジックＢＩＳＴ部は、前記シグネチャ値格納部に格納された前記期待値と、前記観測データを圧縮したシグネチャ値とを比較することにより前記スキャンテストを実行することで前記レジスタ値保持対象回路と前記テスト対象部との境界部の故障を検出する半導体回路装置。
2. 前記テスト対象部は、レジスタ値退避対象回路（４）を含んで構成され、
   前記レジスタ値維持部は、
   前記ロジックＢＩＳＴ部による診断実行前の前記レジスタ値退避対象回路の前記レジスタ値を退避してバックアップ値として記憶するレジスタ値退避部（８）と、
   前記ロジックＢＩＳＴ部による診断実行後に前記バックアップ値を前記レジスタ値として復帰する書き戻し制御部（９）と、をさらに含んで構成されている請求項１に記載の半導体回路装置。
3. 前記書き戻し制御部（９）は、
   前記ロジックＢＩＳＴ部から前記スキャンチェーンへスキャンテスト値を送信する第１送信経路（９ａ）と、
   前記レジスタ値退避部から前記ロジック回路へ前記バックアップ値を送信する第２送信経路（９ｂ）と、
   前記第１送信経路と前記第２送信経路とを切替可能なスイッチング部（９ｃ）と、から構成されている請求項２に記載の半導体回路装置。

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