JP2009267606A

JP2009267606A - 演算器

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Publication number: JP2009267606A
Application number: JP2008112593A
Authority: JP
Inventors: Kohei Oikawa; 恒平及川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-04-23
Filing date: 2008-04-23
Publication date: 2009-11-12

Abstract

【課題】２つの加算器を用いることなく差分絶対値を計算する。
【解決手段】差分絶対値演算器Ｅ０〜Ｅ３は、１つの加算器から出力された加算結果またはその反転値のいずれか一方をそれぞれ選択して、その加算結果の符号ビットとともにそれぞれ出力し、加算器Ａ０〜Ａ３は、差分絶対値演算器Ｅ０〜Ｅ３からそれぞれ出力されたいずれかの符号ビットをキャリービットとしてそれぞれ用いることで、差分絶対値演算器Ｅ０〜Ｅ３からの出力または前段の加算器Ａ０〜Ａ３からの出力を加算し、差分絶対値和を計算する。
【選択図】図１

Description

本発明は演算器に関し、特に、差分絶対値和演算器および絶対値和演算器に適用して好適なものである。

ＭＰＥＧなどの動画像符号化処理においては、画像データ間の差分誤差量を最小とする参照用ブロックの現画像ブロックに対する位置を示すベクトルを動きベクトルとして検出するために、現画像中の所定次元の現画像ブロックと参照画像中の参照用ブロックとの画像データ間の差分誤差量を求める必要がある（特許文献１、２）。

このような画像データ間の差分誤差量を求めるために、累積型差分絶対値和演算器が用いられている。この累積型差分絶対値和演算器では、差分絶対値を求めるために、ビット幅に対応した個数分だけ差分絶対値演算器が設けられている。そして、この差分絶対値演算器には、入力ａ、ｂについて（ａ−ｂ）の値と（ｂ−ａ）の値をそれぞれ別個に計算する２つの加算器と、（ａ−ｂ）の値が負（（ａ−ｂ）の値の符号ビットｃが１）であるかどうかによって加算器からの出力を選択するセレクタが設けられている。

そして、１サイクルの期間に、これらの差分絶対値演算器にて計算された差分絶対値をビット幅数分だけ加算することで差分絶対値和が計算され、レジスタ上に保持される。そして、このような差分絶対値和の計算を複数サイクルに渡って繰り返し、この差分絶対値和を累積加算しながらレジスタ上に保持させることで、累積型差分絶対値和演算器からの最終的な出力値を得ることができる。

しかしながら、従来の累積型差分絶対値和演算器では、差分絶対値を計算するために２つの加算器が用いられている。このため、累積型差分絶対値和演算器の回路面積が大きくなり、動画像符号化装置の大型化を招くという問題があった。

特開平８−９３８４号公報特公平５−１２９１５号公報

そこで、本発明の目的は、２つの加算器を用いることなく差分絶対値を計算することが可能な演算器を提供することである。

上述した課題を解決するために、本発明の一態様によれば、キャリービットとして１がそれぞれ入力され、２つの入力データのうち一方を反転してから加算した加算結果を符号ビットとともにそれぞれ出力するＮ（Ｎは２以上の整数）個の第１の加算器と、前記第１の加算器ごとに１つずつ設けられ、前記第１の加算器から出力された符号ビットに基づいて、前記第１の加算器から出力された加算結果または前記加算結果の反転値のいずれか一方をそれぞれ選択して出力するＮ個のセレクタと、前記Ｎ個の第１の加算器から出力されたいずれか１つの符号ビットが互いに重複しないようにキャリービットとしてそれぞれ入力されるＮ個の第２の加算器と、前記第２の加算器のうちの最終段の加算結果を保持するレジスタとを備え、前記最終段の１個分を除く（Ｎ−１）個分の第２の加算器には、前記セレクタからの出力または前段の第２の加算器からの出力が入力され、前記最終段の第２の加算器には、前記レジスタにて保持されている値と前段の１個分の第２の加算器からの出力が入力されることを特徴とする演算器を提供する。

また、本発明の一態様によれば、１つの入力データの符号ビットに基づいて、前記入力データまたは前記入力データの反転値のいずれか一方をそれぞれ選択して出力するＮ（Ｎは２以上の整数）のセレクタと、前記Ｎ個のセレクタにそれぞれ入力されるＮ個の入力データの符号ビットが重複しないようにキャリービットとしてそれぞれ入力されるＮ個の加算器と、前記加算器のうちの最終段の加算結果を保持するレジスタとを備え、前記最終段の１個分を除く（Ｎ−１）個分の加算器には、前記セレクタからの出力または前段の加算器からの出力が入力され、前記最終段の加算器には、前記レジスタにて保持されている値と前段の１個分の加算器からの出力が入力されることを特徴とする演算器を提供する。

以上説明したように、本発明によれば、２つの加算器を用いることなく差分絶対値を計算することが可能となる。

以下、本発明の実施形態に係る演算器について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る累積型差分絶対値和演算器の概略構成を示すブロック図である。なお、以下の説明では、入力データが４対分ある場合を例にとるが、入力データがＮ（Ｎは２以上の整数）個分ある場合に適用してもよい。また、パイプライン化された構成に適用するようにしてもよい。
図１において、累積型差分絶対値和演算器には、４個の差分絶対値演算器Ｅ０〜Ｅ３、４個の加算器Ａ０〜Ａ３、レジスタＲＥ１およびセレクタＳＬ１が設けられている。

ここで、差分絶対値演算器Ｅ０〜Ｅ３には加算器およびセレクタが１個ずつ設けられ、差分絶対値演算器Ｅ０〜Ｅ３は、各加算器から出力された加算結果またはその反転値のいずれか一方をそれぞれ選択して、その加算結果の符号ビットとともにそれぞれ出力することができる。すなわち、差分絶対値演算器Ｅ０には入力データａ_０、ｂ_０が入力され、（ａ_０−ｂ_０）または（ａ_０−ｂ_０）の反転値のいずれか一方を選択して出力するとともに、（ａ_０−ｂ_０）という値の符号ビットｃ_０を出力することができる。また、差分絶対値演算器Ｅ１には入力データａ_１、ｂ_１が入力され、（ａ_１−ｂ_１）または（ａ_１−ｂ_１）の反転値のいずれか一方を選択して出力するとともに、（ａ_１−ｂ_１）という値の符号ビットｃ_１を出力することができる。また、差分絶対値演算器Ｅ２には入力データａ_２、ｂ_２が入力され、（ａ_２−ｂ_２）または（ａ_２−ｂ_２）の反転値のいずれか一方を選択して出力するとともに、（ａ_２−ｂ_２）という値の符号ビットｃ_２を出力することができる。また、差分絶対値演算器Ｅ３には入力データａ_３、ｂ_３が入力され、（ａ_３−ｂ_３）または（ａ_３−ｂ_３）の反転値のいずれか一方を選択して出力するとともに、（ａ_３−ｂ_３）という値の符号ビットｃ_３を出力することができる。

図２は、図１の差分絶対値演算器の概略構成を示すブロック図である。
図２において、差分絶対値演算器Ｅ０〜Ｅ３には、加算器ＡＤおよびセレクタＳＬ２がそれぞれ設けられている。ここで、加算器ＡＤには、入力データａ、ｂが入力されるとともに、キャリービットとして１が入力される。そして、加算器ＡＤは、入力データｂを反転してから入力データａと加算して得られた（ａ−ｂ）という値を、（ａ−ｂ）の符号ビットｃとともに出力することができる。

また、セレクタＳＬ２には、符号ビットｃおよび加算器ＡＤからの出力値（ａ−ｂ）が入力される。そして、セレクタＳＬ２は、符号ビットｃに基づいて、（ａ−ｂ）または（ａ−ｂ）の反転値のいずれか一方を選択して出力することができる。すなわち、セレクタＳＬ２は、符号ビットｃが０の場合（（ａ−ｂ）という値が正の場合）、（ａ−ｂ）という値を選択して出力値ｓとして出力し、符号ビットｃが１の場合（（ａ−ｂ）という値が負の場合）、（ａ−ｂ）の反転値を選択して出力値ｓとして出力することができる。

なお、（ａ−ｂ）の反転値は、（ａ−ｂ）の符号を逆にして１を引いた値に等しいため、−（ａ−ｂ）−１という値になる。このため、−（ａ−ｂ）という値を計算するためには、（ａ−ｂ）の反転値に１を加算する必要がある。図１の実施形態では、この（ａ−ｂ）の反転値に１を加算する処理は、図１の差分絶対値演算器Ｅ０〜Ｅ３では行わず、加算器Ａ０〜Ａ３のキャリービット入力を利用して行うようにする。

また、図１において、加算器Ａ０〜Ａ３には、差分絶対値演算器Ｅ０〜Ｅ３からそれぞれ出力されたいずれかの符号ビットが互いに重複しないようにキャリービットとしてそれぞれ入力される。例えば、差分絶対値演算器Ｅ０から出力された符号ビットｃ_０は、加算器Ａ０にキャリービットとして入力し、差分絶対値演算器Ｅ１から出力された符号ビットｃ_１は、加算器Ａ１にキャリービットとして入力し、差分絶対値演算器Ｅ２から出力された符号ビットｃ_２は、加算器Ａ２にキャリービットとして入力し、差分絶対値演算器Ｅ３から出力された符号ビットｃ_３は、加算器Ａ３にキャリービットとして入力することができる。

そして、加算器Ａ０の２つのデータ入力端子には、差分絶対値演算器Ｅ０、Ｅ１の出力端子がそれぞれ接続され、加算器Ａ１の２つのデータ入力端子には、差分絶対値演算器Ｅ２、Ｅ３の出力端子がそれぞれ接続され、加算器Ａ２の２つのデータ入力端子には、加算器Ａ０、Ａ１の出力端子がそれぞれ接続され、加算器Ａ３の２つのデータ入力端子には、加算器Ａ２の出力端子およびセレクタＳＬ１の出力端子がそれぞれ接続されている。

また、レジスタＲＥ１は、クロックＣＫに同期して加算器Ａ３からの出力値を取り込んで保持することができる。セレクタＳＬ１は、レジスタＲＥ１に保持されている値または０のいずれか一方を選択して加算器Ａ３に入力することができる。なお、セレクタＳＬ１は、１サイクル目では、０を選択して加算器Ａ３に入力し、２サイクル目以降では、レジスタＲＥ１に保持されている値を選択して加算器Ａ３に入力することができる。

そして、入力データａ_０、ｂ_０が差分絶対値演算器Ｅ０に入力されると、（ａ_０−ｂ_０）という値が計算される。そして、（ａ_０−ｂ_０）という値の符号ビットｃ_０が加算器Ａ０のキャリービットとして出力されるとともに、ａ_０−ｂ_０≧０ならば、（ａ_０−ｂ_０）という値が加算器Ａ０に出力され、ａ_０−ｂ_０＜０ならば、（ａ_０−ｂ_０）の反転値が加算器Ａ０に出力される。

また、入力データａ_１、ｂ_１が差分絶対値演算器Ｅ１に入力されると、（ａ_１−ｂ_１）という値が計算される。そして、（ａ_１−ｂ_１）という値の符号ビットｃ_１が加算器Ａ１のキャリービットとして出力されるとともに、ａ_１−ｂ_１≧０ならば、（ａ_１−ｂ_１）という値が加算器Ａ０に出力され、ａ_１−ｂ_１＜０ならば、（ａ_１−ｂ_１）の反転値が加算器Ａ０に出力される。

また、入力データａ_２、ｂ_２が差分絶対値演算器Ｅ２に入力されると、（ａ_２−ｂ_２）という値が計算される。そして、（ａ_２−ｂ_２）という値の符号ビットｃ_２が加算器Ａ２のキャリービットとして出力されるとともに、ａ_２−ｂ_２≧０ならば、（ａ_２−ｂ_２）という値が加算器Ａ１に出力され、ａ_２−ｂ_２＜０ならば、（ａ_２−ｂ_２）の反転値が加算器Ａ１に出力される。

また、入力データａ_３、ｂ_３が差分絶対値演算器Ｅ３に入力されると、（ａ_３−ｂ_３）という値が計算される。そして、（ａ_３−ｂ_３）という値の符号ビットｃ_３が加算器Ａ３のキャリービットとして出力されるとともに、ａ_３−ｂ_３≧０ならば、（ａ_３−ｂ_３）という値が加算器Ａ１に出力され、ａ_３−ｂ_３＜０ならば、（ａ_３−ｂ_３）の反転値が加算器Ａ１に出力される。

そして、加算器Ａ０は、符号ビットｃ_０がキャリービットとして入力された状態で、差分絶対値演算器Ｅ０からの出力値と差分絶対値演算器Ｅ１からの出力値とを加算し、その加算結果を加算器Ａ２に入力する。ここで、加算器Ａ０は、ａ_０−ｂ_０≧０ならば、符号ビットｃ_０が０となり、ａ_０−ｂ_０＜０ならば、符号ビットｃ_０が１となることから、（ａ_０−ｂ_０）の反転値に１を加算するために用いることができ、入力データａ_０、ｂ_０についての差分絶対値｜ａ_０−ｂ_０｜の計算を完成させるために用いることができる。

また、加算器Ａ１は、符号ビットｃ_１がキャリービットとして入力された状態で、差分絶対値演算器Ｅ２からの出力値と差分絶対値演算器Ｅ３からの出力値とを加算し、その加算結果を加算器Ａ２に入力する。ここで、加算器Ａ１は、ａ_１−ｂ_１≧０ならば、符号ビットｃ_１が０となり、ａ_１−ｂ_１＜０ならば、符号ビットｃ_１が１となることから、（ａ_１−ｂ_１）の反転値に１を加算するために用いることができ、入力データａ_１、ｂ_１についての差分絶対値｜ａ_１−ｂ_１｜の計算を完成させるために用いることができる。

また、加算器Ａ２は、符号ビットｃ_２がキャリービットとして入力された状態で、加算器Ａ０からの出力値と加算器Ａ１からの出力値とを加算し、その加算結果を加算器Ａ３に入力する。ここで、加算器Ａ２は、ａ_２−ｂ_２≧０ならば、符号ビットｃ_２が０となり、ａ_２−ｂ_２＜０ならば、符号ビットｃ_２が１となることから、（ａ_２−ｂ_２）の反転値に１を加算するために用いることができ、入力データａ_２、ｂ_２についての差分絶対値｜ａ_２−ｂ_２｜の計算を完成させるために用いることができる。

また、加算器Ａ３は、符号ビットｃ_３がキャリービットとして入力された状態で、加算器Ａ２からの出力値とセレクタＳＬ１からの出力値とを加算し、その加算結果をレジスタＲＥ１に入力する。ここで、加算器Ａ３は、ａ_３−ｂ_３≧０ならば、符号ビットｃ_３が０となり、ａ_３−ｂ_３＜０ならば、符号ビットｃ_３が１となることから、（ａ_３−ｂ_３）の反転値に１を加算するために用いることができ、入力データａ_３、ｂ_３についての差分絶対値｜ａ_３−ｂ_３｜の計算を完成させるために用いることができる。

ここで、１サイクル目では、セレクタＳＬ１からは０が出力され、加算器Ａ２からの出力値が加算器Ａ３を介してそのままレジスタＲＥ１に出力される。この結果、レジスタＲＥ１には、｜ａ_０−ｂ_０｜＋｜ａ_１−ｂ_１｜＋｜ａ_２−ｂ_２｜＋｜ａ_３−ｂ_３｜という差分絶対値和が保持される。さらに、差分絶対値和の累積加算を行う場合、２サイクル目以降において、セレクタＳＬ１は、レジスタＲＥ１に保持されている値を選択して加算器Ａ３に出力する。

これにより、差分絶対値演算器Ｅ０〜Ｅ３に加算器を１個ずつ設けることで、差分絶対値和を計算することが可能となり、差分絶対値演算器Ｅ０〜Ｅ３に２つの加算器をそれぞれ設ける必要がなくなる。このため、差分絶対値演算器Ｅ０〜Ｅ３の回路面積を削減することができ、動画像が高画質化された場合においても、動画像符号化装置の大型化を抑制することができる。

図３は、図１の累積型差分絶対値和演算器における差分絶対値和の累積加算動作を示す図である。
図３において、期間Ｔ０では、入力データａ_０〜ａ_３、ｂ_０〜ｂ_３として、ａ_００〜ａ_３０、ｂ_００〜ｂ_３０が図１の差分絶対値演算器Ｅ０〜Ｅ３に入力されるものとすると、ｓ_０＝｜ａ_００−ｂ_００｜＋｜ａ_１０−ｂ_１０｜＋｜ａ_２０−ｂ_２０｜＋｜ａ_３０−ｂ_３０｜という値が図１の加算器Ａ２から出力され、期間Ｔ１において、レジスタＲＥ１に保持される。

また、期間Ｔ１において、入力データａ_０〜ａ_３、ｂ_０〜ｂ_３として、ａ_０１〜ａ_３１、ｂ_０１〜ｂ_３１が図１の差分絶対値演算器Ｅ０〜Ｅ３に入力されるものとすると、｜ａ_０１−ｂ_０１｜＋｜ａ_１１−ｂ_１１｜＋｜ａ_２１−ｂ_２１｜＋｜ａ_３１−ｂ_３１｜という値が図１の加算器Ａ２から出力される。そして、加算器Ａ３において、加算器Ａ２からの出力値が、レジスタＲＥ１に保持されたｓ_０と加算されることで、ｓ_１＝｜ａ_００−ｂ_００｜＋｜ａ_１０−ｂ_１０｜＋・・・＋｜ａ_２１−ｂ_２１｜＋｜ａ_３１−ｂ_３１｜という値が加算器Ａ３から出力され、期間Ｔ２において、レジスタＲＥ１に保持される。

また、期間Ｔ２において、入力データａ_０〜ａ_３、ｂ_０〜ｂ_３として、ａ_０２〜ａ_３２、ｂ_０２〜ｂ_３２が図１の差分絶対値演算器Ｅ０〜Ｅ３に入力されるものとすると、｜ａ_０２−ｂ_０２｜＋｜ａ_１２−ｂ_１２｜＋｜ａ_２２−ｂ_２２｜＋｜ａ_３２−ｂ_３２｜という値が図１の加算器Ａ２から出力される。そして、加算器Ａ３において、加算器Ａ２からの出力値が、レジスタＲＥ１に保持されたｓ_１と加算されることで、ｓ_２＝｜ａ_００−ｂ_００｜＋｜ａ_１０−ｂ_１０｜＋・・・＋｜ａ_２２−ｂ_２２｜＋｜ａ_３２−ｂ_３２｜という値が加算器Ａ３から出力され、期間Ｔ３において、レジスタＲＥ１に保持される。

また、期間Ｔ３において、入力データａ_０〜ａ_３、ｂ_０〜ｂ_３として、ａ_０３〜ａ_３３、ｂ_０３〜ｂ_３３が図１の差分絶対値演算器Ｅ０〜Ｅ３に入力されるものとすると、｜ａ_０３−ｂ_０３｜＋｜ａ_１３−ｂ_１３｜＋｜ａ_２３−ｂ_２３｜＋｜ａ_３３−ｂ_３３｜という値が図１の加算器Ａ２から出力される。そして、加算器Ａ３において、加算器Ａ２からの出力値が、レジスタＲＥ１に保持されたｓ_２と加算されることで、ｓ_３＝｜ａ_００−ｂ_００｜＋｜ａ_１０−ｂ_１０｜＋・・・＋｜ａ_２３−ｂ_２３｜＋｜ａ_３３−ｂ_３３｜という値が加算器Ａ３から出力され、期間Ｔ４において、レジスタＲＥ１に保持される。

（第２実施形態）
図４は、本発明の第２実施形態に係る累積型絶対値和演算器の概略構成を示すブロック図である。なお、以下の説明では、入力データが４つ分ある場合を例にとるが、入力データがＮ（Ｎは２以上の整数）個分ある場合に適用してもよい。また、パイプライン化された構成に適用するようにしてもよい。
図４において、累積型絶対値和演算器には、４個の絶対値演算器Ｈ０〜Ｈ３、４個の加算器Ａ１０〜Ａ１３、レジスタＲＥ２およびセレクタＳＬ３が設けられている。

ここで、絶対値演算器Ｈ０〜Ｈ３にはセレクタが１個ずつ設けられ、絶対値演算器Ｈ０〜Ｈ３は、入力データまたはその反転値のいずれか一方をそれぞれ選択して、その入力データの符号ビットとともにそれぞれ出力することができる。すなわち、絶対値演算器Ｈ０には入力データａ_０が入力され、ａ_０またはａ_０の反転値のいずれか一方を選択して出力するとともに、ａ_０という値の符号ビットｃ_０を出力することができる。また、絶対値演算器Ｈ１には入力データａ_１が入力され、ａ_１またはａ_１の反転値のいずれか一方を選択して出力するとともに、ａ_１という値の符号ビットｃ_１を出力することができる。また、絶対値演算器Ｈ２には入力データａ_２が入力され、ａ_２またはａ_２の反転値のいずれか一方を選択して出力するとともに、ａ_２という値の符号ビットｃ_２を出力することができる。また、絶対値演算器Ｈ３には入力データａ_３が入力され、ａ_３またはａ_３の反転値のいずれか一方を選択して出力するとともに、ａ_３という値の符号ビットｃ_３を出力することができる。

図５は、図４の絶対値演算器の概略構成を示すブロック図である。
図５において、絶対値演算器Ｈ０〜Ｈ３には、セレクタＳＬ４がそれぞれ設けられている。ここで、セレクタＳＬ４には、入力データａが入力される。そして、セレクタＳＬ４は、入力データａの符号ビットｃに基づいて、入力データａまたは入力データａの反転値のいずれか一方を選択して出力することができる。すなわち、セレクタＳＬ４は、符号ビットｃが０の場合（入力データａが正の場合）、入力データａを選択して出力値ｓとして出力し、符号ビットｃが１の場合（入力データａが負の場合）、入力データａの反転値を選択して出力値ｓとして出力することができる。なお、入力データａの反転値は、入力データａの符号を逆にして１を引いた値に等しいため、−ａ−１という値になる。このため、−ａという値を計算するためには、入力データａの反転値に１を加算する必要がある。図４の実施形態では、この入力データａの反転値に１を加算する処理は、図４の絶対値演算器Ｈ０〜Ｈ３では行わず、加算器Ａ１０〜Ａ１３のキャリービット入力を利用して行うようにする。

また、図４において、加算器Ａ１０〜Ａ１３には、絶対値演算器Ｈ０〜Ｈ３からそれぞれ出力されたいずれかの符号ビットが互いに重複しないようにキャリービットとしてそれぞれ入力される。例えば、絶対値演算器Ｈ０から出力された符号ビットｃ_０は、加算器Ａ１０にキャリービットとして入力し、絶対値演算器Ｈ１から出力された符号ビットｃ_１は、加算器Ａ１１にキャリービットとして入力し、絶対値演算器Ｈ２から出力された符号ビットｃ_２は、加算器Ａ１２にキャリービットとして入力し、絶対値演算器Ｈ３から出力された符号ビットｃ_３は、加算器Ａ１３にキャリービットとして入力することができる。

そして、加算器Ａ１０の２つのデータ入力端子には、絶対値演算器Ｈ０、Ｈ１の出力端子がそれぞれ接続され、加算器Ａ１１の２つのデータ入力端子には、絶対値演算器Ｈ２、Ｈ３の出力端子がそれぞれ接続され、加算器Ａ１２の２つのデータ入力端子には、加算器Ａ１０、Ａ１１の出力端子がそれぞれ接続され、加算器Ａ１３の２つのデータ入力端子には、加算器Ａ１２の出力端子およびセレクタＳＬ３の出力端子がそれぞれ接続されている。

また、レジスタＲＥ２は、クロックＣＫに同期して加算器Ａ１３からの出力値を取り込んで保持することができる。セレクタＳＬ３は、レジスタＲＥ２に保持されている値または０のいずれか一方を選択して加算器Ａ１３に入力することができる。なお、セレクタＳＬ３は、１サイクル目では、０を選択して加算器Ａ１３に入力し、２サイクル目以降では、レジスタＲＥ２に保持されている値を選択して加算器Ａ１３に入力することができる。

そして、入力データａ_０が絶対値演算器Ｈ０に入力されると、入力データａ_０の符号ビットｃ_０が加算器Ａ１０のキャリービットとして出力されるとともに、ａ_０≧０ならば、入力データａ_０が加算器Ａ１０に出力され、ａ_０＜０ならば、入力データａ_０の反転値が加算器Ａ１０に出力される。

また、入力データａ_１が絶対値演算器Ｈ１に入力されると、入力データａ_１の符号ビットｃ_１が加算器Ａ１１のキャリービットとして出力されるとともに、ａ_１≧０ならば、入力データａ_１が加算器Ａ１０に出力され、ａ_１＜０ならば、入力データａ_１の反転値が加算器Ａ１０に出力される。

また、入力データａ_２が絶対値演算器Ｈ２に入力されると、入力データａ_２の符号ビットｃ_２が加算器Ａ１２のキャリービットとして出力されるとともに、ａ_２≧０ならば、入力データａ_２が加算器Ａ１１に出力され、ａ_２＜０ならば、入力データａ_２の反転値が加算器Ａ１１に出力される。

また、入力データａ_３が絶対値演算器Ｈ３に入力されると、入力データａ_３の符号ビットｃ_３が加算器Ａ１３のキャリービットとして出力されるとともに、ａ_３≧０ならば、入力データａ_３が加算器Ａ１１に出力され、ａ_３＜０ならば、入力データａ_３の反転値が加算器Ａ１１に出力される。

そして、加算器Ａ１０は、符号ビットｃ_０がキャリービットとして入力された状態で、絶対値演算器Ｈ０からの出力値と絶対値演算器Ｈ１からの出力値とを加算し、その加算結果を加算器Ａ１２に入力する。ここで、加算器Ａ１０は、ａ_０≧０ならば、符号ビットｃ_０が０となり、ａ_０＜０ならば、符号ビットｃ_０が１となることから、入力データａ_０の反転値に１を加算するために用いることができ、入力データａ_０についての絶対値｜ａ_０｜の計算を完成させるために用いることができる。

また、加算器Ａ１１は、符号ビットｃ_１がキャリービットとして入力された状態で、絶対値演算器Ｈ２からの出力値と絶対値演算器Ｈ３からの出力値とを加算し、その加算結果を加算器Ａ１２に入力する。ここで、加算器Ａ１１は、ａ_１≧０ならば、符号ビットｃ_１が０となり、ａ_１＜０ならば、符号ビットｃ_１が１となることから、入力データａ_１の反転値に１を加算するために用いることができ、入力データａ_１についての絶対値｜ａ_１｜の計算を完成させるために用いることができる。

また、加算器Ａ１２は、符号ビットｃ_２がキャリービットとして入力された状態で、加算器Ａ１０からの出力値と加算器Ａ１１からの出力値とを加算し、その加算結果を加算器Ａ１３に入力する。ここで、加算器Ａ１２は、ａ_２≧０ならば、符号ビットｃ_２が０となり、ａ_２＜０ならば、符号ビットｃ_２が１となることから、入力データａ_２の反転値に１を加算するために用いることができ、入力データａ_２についての絶対値｜ａ_２｜の計算を完成させるために用いることができる。

また、加算器Ａ１３は、符号ビットｃ_３がキャリービットとして入力された状態で、加算器Ａ１２からの出力値とセレクタＳＬ３からの出力値とを加算し、その加算結果をレジスタＲＥ２に入力する。ここで、加算器Ａ１３は、ａ_３≧０ならば、符号ビットｃ_３が０となり、ａ_３＜０ならば、符号ビットｃ_３が１となることから、入力データａ_３の反転値に１を加算するために用いることができ、入力データａ_３についての絶対値｜ａ_３｜の計算を完成させるために用いることができる。

ここで、１サイクル目では、セレクタＳＬ３からは０が出力され、加算器Ａ１２からの出力値が加算器Ａ１３を介してそのままレジスタＲＥ２に出力される。この結果、レジスタＲＥ２には、｜ａ_０｜＋｜ａ_１｜＋｜ａ_２｜＋｜ａ_３｜という絶対値和が保持される。さらに、絶対値和の累積加算を行う場合、２サイクル目以降において、セレクタＳＬ３は、レジスタＲＥ２に保持されている値を選択して加算器Ａ１３に出力する。
これにより、絶対値演算器Ｈ０〜Ｈ３に加算器を設けることなく、絶対値和を計算することが可能となり、絶対値演算器Ｈ０〜Ｈ３の回路面積を削減することができる。

図６は、図４の累積型絶対値和演算器における絶対値和の累積加算動作を示す図である。
図６において、期間Ｔ０では、入力データａ_０〜ａ_３として、ａ_００〜ａ_３０が図４の絶対値演算器Ｈ０〜Ｈ３に入力されるものとすると、ｓ_０＝｜ａ_００｜＋｜ａ_１０｜＋｜ａ_２０｜＋｜ａ_３０｜という値が図４の加算器Ａ１２から出力され、期間Ｔ１において、レジスタＲＥ２に保持される。

また、期間Ｔ１において、入力データａ_０〜ａ_３として、ａ_０１〜ａ_３１が図４の絶対値演算器Ｈ０〜Ｈ３に入力されるものとすると、｜ａ_０１｜＋｜ａ_１１｜＋｜ａ_２１｜＋｜ａ_３１｜という値が図４の加算器Ａ１２から出力される。そして、加算器Ａ１３において、加算器Ａ１２からの出力値が、レジスタＲＥ２に保持されたｓ_０と加算されることで、ｓ_１＝｜ａ_００｜＋｜ａ_１０｜＋・・・＋｜ａ_２１｜＋｜ａ_３１｜という値が加算器Ａ１３から出力され、期間Ｔ２において、レジスタＲＥ２に保持される。

また、期間Ｔ２において、入力データａ_０〜ａ_３として、ａ_０２〜ａ_３２が図４の絶対値演算器Ｈ０〜Ｈ３に入力されるものとすると、｜ａ_０２｜＋｜ａ_１２｜＋｜ａ_２２｜＋｜ａ_３２｜という値が図４の加算器Ａ１２から出力される。そして、加算器Ａ１３において、加算器Ａ１２からの出力値が、レジスタＲＥ２に保持されたｓ_１と加算されることで、ｓ_２＝｜ａ_００｜＋｜ａ_１０｜＋・・・＋｜ａ_２２｜＋｜ａ_３２｜という値が加算器Ａ１３から出力され、期間Ｔ３において、レジスタＲＥ２に保持される。

また、期間Ｔ３において、入力データａ_０〜ａ_３として、ａ_０３〜ａ_３３が図４の絶対値演算器Ｈ０〜Ｈ３に入力されるものとすると、｜ａ_０３｜＋｜ａ_１３｜＋｜ａ_２３｜＋｜ａ_３３｜という値が図４の加算器Ａ１２から出力される。そして、加算器Ａ１３において、加算器Ａ１２からの出力値が、レジスタＲＥ２に保持されたｓ_２と加算されることで、ｓ_３＝｜ａ_００｜＋｜ａ_１０｜＋・・・＋｜ａ_２３｜＋｜ａ_３３｜という値が加算器Ａ１３から出力され、期間Ｔ４において、レジスタＲＥ２に保持される。

本発明の第１実施形態に係る累積型差分絶対値和演算器の概略構成を示すブロック図。図１の差分絶対値演算器の概略構成を示すブロック図。図１の累積型差分絶対値和演算器における差分絶対値和の累積加算動作を示す図。本発明の第２実施形態に係る累積型絶対値和演算器の概略構成を示すブロック図。図４の絶対値演算器の概略構成を示すブロック図。図４の累積型絶対値和演算器における絶対値和の累積加算動作を示す図。

符号の説明

Ｅ０〜Ｅ３差分絶対値演算器、Ａ０〜Ａ３、ＡＤ、Ａ１０〜Ａ１３加算器、ＲＥ１、ＲＥ２レジスタ、ＳＬ１〜ＳＬ４セレクタ、Ｈ０〜Ｈ３絶対値演算器

Claims

キャリービットとして１がそれぞれ入力され、２つの入力データのうち一方を反転してから加算した加算結果を符号ビットとともにそれぞれ出力するＮ（Ｎは２以上の整数）個の第１の加算器と、
前記第１の加算器ごとに１つずつ設けられ、前記第１の加算器から出力された符号ビットに基づいて、前記第１の加算器から出力された加算結果または前記加算結果の反転値のいずれか一方をそれぞれ選択して出力するＮ個のセレクタと、
前記Ｎ個の第１の加算器から出力されたいずれか１つの符号ビットが互いに重複しないようにキャリービットとしてそれぞれ入力されるＮ個の第２の加算器と、
前記第２の加算器のうちの最終段の加算結果を保持するレジスタとを備え、
前記最終段の１個分を除く（Ｎ−１）個分の第２の加算器には、前記セレクタからの出力または前段の第２の加算器からの出力が入力され、
前記最終段の第２の加算器には、前記レジスタにて保持されている値と前段の１個分の第２の加算器からの出力が入力されることを特徴とする演算器。
１つの入力データの符号ビットに基づいて、前記入力データまたは前記入力データの反転値のいずれか一方をそれぞれ選択して出力するＮ（Ｎは２以上の整数）のセレクタと、
前記Ｎ個のセレクタにそれぞれ入力されるＮ個の入力データの符号ビットが重複しないようにキャリービットとしてそれぞれ入力されるＮ個の加算器と、
前記加算器のうちの最終段の加算結果を保持するレジスタとを備え、
前記最終段の１個分を除く（Ｎ−１）個分の加算器には、前記セレクタからの出力または前段の加算器からの出力が入力され、
前記最終段の加算器には、前記レジスタにて保持されている値と前段の１個分の加算器からの出力が入力されることを特徴とする演算器。