JPH02278921A - ２進データの符号化及び復号のための方法及び復号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に、記号エラーの訂正及び検出のために
エラー訂正コード操作（ＥＣＣ）手法を使用できるよう
に、２進データを符号化し復号するためのものである。

このようなコードを復号するための装置も提供され、特
に、必要な排他的ＯＲゲートの数に関して、回路のコス
トが最小になるような、エンコーダ及びデコーダを供給
するコード構造を開発するように実施される。具体的に
は、３個の検査記号を使用する実施例を示す。

Ｂ、従来の技術とその課題 電子データ処理システム及び電子データ伝送システムに
おけるエラー訂正検出コードの利用は、いくつかの理由
により次第に重要となりつつある。

特に、問題の複雑性や機密保護に関する関心が増しつつ
あることにより、データ伝送における信頼性レベルの向
上がさらに必要となってきている。

さらに、高密度の大規模集積（ＶＬＳＩ）回路チップが
メモリ・システム用にますます利用されてきているので
、アルファ粒子背景放射線の効果によって引き起こされ
るようなソフトのエラーが発生スる機会も多くなってき
ている。さらに、集積回路チップの利用が多くなったこ
とにより、複数の異なる回路チップから受は取った複数
のビット・パターンから各出力メモリ・ワードが導き出
されるというメモリ構成が出現している。したがって、
チップの障害は単一のチップに関連するような複数ビッ
ト・エラーを発生させるので、チップ障害の発生に対し
、メモリ・システムの保全性を保護できるということが
さらに望まれるようになってきている。したがって、特
にエラー発生の可能性を最小にすることに関して、メモ
リ・システム構成自体を活用したエラー訂正コード操作
システムを採用することが望ましい。したがって、デー
タの記号またはデータ・バイトに基づくコードの採用が
望ましい（本明細書では、「バイト」は必ずしも８ビツ
ト・ブロックの２進データを表さず、もっと−殻内な意
味を持つことに留意されたい）。

上記のように、エラー訂正コードは、信頼性の向上、サ
ービス・コストの削減、及びデータの保全性の保持とい
った目的のため、セミコンダクタ・メモリ・システムに
適用されてきた。特に、単一エラー訂正・２Ｍエラー検
出（ＳＥＣ−ＤＥＤ）コードは、多くのコンピュータ・
メモリ・システムに適用され成功を収めている。これら
のコードは、コンビエータ業界のほぼ全体を通じて中規
模及び大規模システム向けのメモリ設計の不可欠の要素
となってきている。

ただし、エラー訂正コードのエラー制御に関する効果は
、メモリ・チップがコードに関してどのように構成され
ているかにより異なる。単一エラー訂正・２重エラー検
出コードの場合、１チツプにつき１ビツトの構成がもっ
とも効果的な設計である。この構成では、あるコード・
ワードの各ビットが異なるチップに記憶されるので、チ
ップ内で発生するどんな種類の障害でもそのコード・ワ
ードのせいぜい１ビツトを破壊するのにとどまる。

同じコード・ワード中でエラーが並ばない限り、メモリ
内の複数のエラーをこの方式で訂正することができる。

チップ設計がますます高密度化する傾向にあるため、シ
ステム細分性の問題により、１チツプ１ビツト・タイプ
のメモリ構成の設計がさらに困難になってきている。た
とえば、３２ビツトのデータ・パスを有するメモリを設
計するのに１メガビツトのチップを使用する場合には、
システム容量は少なくとも４メガビツトでなくてはなら
ない。ただし、１チツプｂビツトのメモリでは、障害の
タイプにより、チップの障害が１ないしｂ個のビット・
エラーを誘発する可能性がある。障害には、セルの障害
、ワード行の障害、ビット行の障害、部分的チップ障害
、または全体的チップ障害などがある。メモリ内で訂正
可能なエラーを蓄積させるような保守戦略を採用する場
合、５ＥＣ−ＤＥＤコードは、１チツプｂビツトのメモ
リに特に適してはいない。複数個のビット・エラーは５
ＥＣ−ＤＥＤコードによる訂正が不可能なため、チップ
障害のタイプの分布が、複数のビット・エラーを誘発す
るチップ障害のタイプからずれる場合には、訂正不能な
エラーの割合が高（なることがある。

さらに重大な問題として、特定の複数エラーの訂正誤り
による、データの保全性の喪失がある。

したがって、バイト構成のメモリ・システムでは、１チ
ツプｂビツトのメモリで単一バイト・エラー訂正・２重
バイト・エラー検出（ＳＢＣ−ＤＢＤ）コードを採用す
ることが望ましい。このようなコードを使用すると、単
一のチップ障害から生じたエラーが常に訂正可能で、２
重チップ障害によって発生したエラーも常に検出可能で
ある。したがって、訂正不能なエラーの割合が低くなり
、データの保全性が維持される。この目的に適したコー
ドに関する議論は、チン・ロン・チェ７（Ｃｈｉｎ−Ｌ
ｏｎｇ　Ｃｈｅｎ）の論文「バイト構成メモリ・システ
ム用のエラー訂正コード（Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔ
　ｉｎｇＣｏｄｅｓ　ｆｏｒ　Ｂｙｔｅ−Ｏｒｇａｎｉ
ｚｅｄ　Ｍｅｍｏｒｙ　Ｓｙｓｔｅｍｓ）　ＪＩＥＥＥ
　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　　Ｉｎｆｏｒｍａ
ｔｉｏｎ　　Ｔｈｅｏｒｙｓ　　Ｖｏ　１．ＩＴ−３２
、Ｎｏ、２　（１９８６年３月）に出ている。

エラー訂正コードのこの構成では、対立する基準がしば
しば存在する。最初の基準はコード自体のエラー訂正能
力に関するもので、第２の基準は符号化のしやすさ、な
らびに特に受は取った情報の復号のしやすさに関するも
のである。さらに複雑なコードでは、もっと複雑な復号
用回路を必要とする場合が多い。回路設計に関して、電
子回路チップ「面積」が重要であるという拘束条件があ
るため、それぞれ最小数の信号線が接続された、できる
だけ少数の回路ゲートを利用して回路の符号化及び復号
を実施できることが非常に望まれる。

したがって、本発明の目的の１つは、訂正及び検出能力
を犠牲にすることなく、最低コストのエンコーダとデコ
ーダを構成することにある。

具体的には、本発明に特に適用可能なりラスのコードの
１つは、３個の検査記号を使用したコードである。この
ようなコードは、次の形のパリティ検査行列を有する拡
張リード・ソロモン・コードとして記述できる。

上記の式１で、Ｈはパリティ検査行列であり、エラー訂
正コード操作で周知の概念である。また、■は、恒等行
列を表し、ゼロはその要素がすべてゼロである行列を表
す。一般にＴは、ｂ個の行とｂ個の列を有する行列であ
り、体ＧＦ　（２）上のｂ次原始多項式の随伴行列を表
す。この形式のリード・ソロモン・コードのある特定の
実施例では、整数ａはゼロとみなされる。このようなコ
ードに関する詳細は、本発明者の前記の論文に出ている
。

Ｃ０課題を解決するための手段 本発明の好ましい実施例によれば、ｎ個のビットからな
るブロック及びｂ個以下の記号ビットからなるサブブロ
ック内で発生する２進データを符９化するための方法は
、Ｈ＝　ＣＨＩ　Ｈ２−−−−。

ＨＮコの形の行列に等しいか、またはそれから誘導でき
る２進パリティ検査行列によって決定されるパリティ検
査条件にｎビットのデータを置くステップを含む。上式
で、各記号列Ｈ３は、ｂ個の行とｂ個以下の列を有する
Ｍ個の互いに素な２進部分行列ＨＩ　Ｊの列であり、ｎ
個の記号列の少なくとも１つが、最小数の１を含んでい
る。具体的に言うと、本発明者は、各記号列における部
分行列に正則２進行列を掛けても、エラーの訂正または
検出特性が影響を受けないことに気付いた。しかし同時
に、その結果生成されるコードは、パリティ検査行列の
１の数が減少している。ｉ番目の検査ビットを生成する
のに必要な２ウエイ排他的ＯＲゲートの数が、２進行列
Ｈのｉ番目の行の１の数−１に等しいので、これは望ま
しい目標であると考えられる。したがって、各記号がｂ
個のビットを持つ状況では、すべての検査ビットを生成
するのに必要な排他的ＯＲゲートの総数が、２進行列Ｈ
中の１の数−３ｂ（Ｍ＝３の場合）に等しい。上式で、
Ｍは検査記号の数である。さらにＨの記号列中の１の数
は、シンドローム・エラーに必要な排他的ＯＲゲートの
数に比例する。したがって、エラー訂正符号化及び復号
用のハードウェアを削減するには、各記号列Ｈｊ中の１
の数を減らすことが望ましい。

このように、本発明によれば、等価コードを生成する正
則行列による乗算を利用して、Ｈの記号列を操作するこ
とができる。Ｈ行列自体の乗算は、同一のエラー訂正・
検出能力を有する等価コードを生成するということが知
られているが、この方法は、バイト構成コードのパリテ
ィ検査行列における記号列には適用されていないと思わ
れる。

本発明によって教示される記号列操作プロセスでは、さ
らに、列Ｈｊを含むＭ個の互いに素な２進行列の１つが
恒等行列となるように、相互に独立して記号列に対する
正則変換を実施することが望ましい。これは、わかって
はいないが、Ｍ個の互いに素な部分行列のうち少なくと
も１つが実際に恒等行列であることが必要条件であると
思われる。恒等行列自体が最小数の１を所有し、実際に
階数を減少せずに１の数を減らすことができないので、
これが明らかに望ましい目標であると考えられる。した
がって、本発明の好ましい実施例によれば、パリティ検
査行列中の記号列がすべて、少なくとも１個の恒等部分
行列を有する。さらに、このような状況は、特にリード
・ソロモン・コードを含む状況に関して必ず生成し得る
。恒等行列を存在させるという拘束条件のため、復号回
路の設計がさらに単純になる。各記号復号機構は個別に
設計しなくてはならないが、とはいえ、必要な排他的Ｏ
Ｒゲートの数がはっきり節減されるので、約２５％もの
回路の縮小が達成されることがある。

さらに、個別設計要件は、コード設計時のファクターに
すぎず、符号化または復号のコストまたは速度に影響を
与えない。

本発明のもう１つの実施例によれば、上記の柵類の線形
２進コードを復号する方法は、シンドロームＳをＭ個の
サブベクトルｓ、ｌ　８２゜ＳＭを含むものとして扱っ
て、受は取った２進ベクトルｙに関するシンドローム・
ベクトルＳを決定するステップを含む。次に、少なくと
も１個の記号位置ｊについて、（Ｍ−１）個の行列ベク
トル積Ｈｉｊ・Ｓｋ（Ｉ−１ｈｋ　）を求める。ここで
、ｋは恒等行列Ｈｊの行列行を表す。ｋの値は、ｊによ
って決まり、記号列により異なる。次に（Ｍ−１）個の
ベクトル積を対応するシンドローム・ベクトルＳｌと比
較して、訂正可能な記号エラーの有無を判定する。最後
に、比較動作で訂正可能な記号のエラーが見つかったと
き、少なくともｊ番目の記号が、エラー・パターンとし
てベクトル・パターンＳｋを使用して訂正される。この
ような線形２進コードを復号するための対応する装置に
ついても、本明細書で開示する。

したがって、本発明の目的は、最小の重みをもつ、すな
わちその構造中に最小の数の１を有するパリティ検査行
列の設計を可能にすることにある。

Ｄ、実施例 以下の説明では、まず最初に、コード中の検査記号の数
Ｍが３である状況を想定する。ただし、この説明の後半
では、Ｍが３より大きい一般的ケースを扱う。

ある実施例では、本発明は、存効であることが判明して
いるあるクラスの２進コードを取り上げる。というのは
、そのエラー訂正特性と、復号が容易なことのためであ
る。ただし、本発明は、特に使用する排他的ＯＲゲート
の数によって決まる回路コストで評価する時、符号化及
び復号の両方に関してこれらのコードを改良するもので
ある。

本発明は、具体的には、多数の記号列の形で編成された
パリティ検査行列を有するコードに基づいたコード構成
に関するものである。各記号列には、所与の随伴行列Ｔ
のべき乗である部分行列を含むことが望ましい。Ｔは、
ガロア体ＧＦ　（２）上の原始多項式に対応する行列で
ある。たとえば、原始多項式ｐ　（ｘ）がｂ次で、次の
ような形をとる場合、 ｐ（ｘ）　＝１　＋ｐｔｘ　＋９２Ｘ２＋、、、、　＋
　ｐｂ−＋ｘｂ−’　＋　ｘｂ（２）随伴行列Ｔは、下
記の形となる。

ただし、加算はモジュロ２方式で行なわれるので、この
体では、元すなわちＯ及び１がそれら自体の加法的逆数
である。このため、普通なら他の体の１行列に与えられ
る形で存在するはずのマイナス符号がない。一般に、随
伴行列Ｔは、ｂ個の行とｂ個の列を有する。行列Ｔはま
た、必ず、正則行列である。ただし、後で詳しく説明す
るような特定のコードの単純化及び縮小により、列また
は行の除去によって特定の２進パリティ検査行列が誘導
される時、少なくとも形式的にこの結果を変更すること
が可能である。適切なパリティ検査行列は、随伴行列Ｔ
の各べき乗を算出し、このような行列をたとえば上記の
式（１）のような位置に挿入することによって生成され
る。この結果、各記号がｂ個より少ないビットによって
表されるという特定の記号誤り訂正特性を有する２進パ
リティ検査行列が得られる。

本発明のある特定の実施例では、検査記号の数Ｍが３で
あるパリティ検査行列を考慮するのが好都合である。部
分行列Ｔはそれぞれ一般に、ｂ個の行とｂ個の列を有し
、そのコード構造及び多項式ｐ　（ｘ）の基本的特質に
より、（恒等行列である行列ＴＯは含まずに）２ｂ−２
個以下のそのような行列が存在する。したがって、少な
くとも最初は、次の形を有するパリティ検査行列を考慮
することが有用である。

上式で、ｍはＭとは無関係で２ｂ−２より小さいかまた
はそれに等しい。さらに、上式で■は一般に、ｂ個の行
とｂ個の列を有する恒等行列を表し、行列０は、要素が
すべてゼロであるｂｘｂ行列を表す。式（４）によって
定義されるコードでは、その位置がＨの最後の８ｂ個の
２進列に対応している３ｂ個の２進検査ビツトが必要で
ある。

さらに、上記の行列がＨ＝［Ｈ，Ｈ２，、、Ｈ，コの形
であることにも留意されたい。ただし、Ｎはコード記号
の数、すなわちコード・ワード内のｂ個のビットからな
るブロックの数である。なお、各記号がｂ個のビットで
表されている限り、コード・ワードのビット数ｎはＮｂ
となる。上記の行列Ｈでは、Ｎ個の列がそれぞれ２進す
列行列を表す。これらの列を、本明細書では記号列と呼
ぶ。

また、２進列の重みは、その列中の１の数であり、記号
列の重みは記号列のｂ個の成分２進列中の１の数である
。

本発明を理解する鍵となる知見の１つは、各記号列Ｈｊ
を、ｂ、Ｘｂ正則行列に掛けることができ、その結果、
可逆線形方式で記号列中のビットをスクランプルするこ
とによって異なるコードが形成されることである。ただ
し、コード特性は変わらない。この操作が可能なのは、
コードが、別々のＮ個のｂピット・ブロックを有する記
号コードとして扱われるためである。各ｂビット・ブロ
ックは、このようにして独立に操作可能である。事実、
正則行列による乗算でＴの記号列を操作するには、Ｈの
記号列が特定の形をもつ必要はない。先に指摘したよう
に、バイト構成コードに対するどんなパリティ検査行列
にも適用可能である。

この行列操作の動機づけは、１番目の検査ビットを生成
するのに必要な２ウエイ排他的ＯＲゲートの数が、Ｈの
２進行列の１番目の行中の１の数−１に等しいことから
生じている。すなわち、すべての検査ビットを生成する
のに必要な排他的ＯＲゲートの総数は、Ｈの２進行列中
の１の数−３ｂに等しい。したがって、エラー訂正符号
化用ハードウェアを縮小するには、各記号列中の１の数
を減少させ、一般に２進行列Ｈ自体中の１の数を減少さ
せることが望ましい。一般に、式（１）または（４）に
示されているパリティ検査行列Ｈはこの意味では最適で
はない。

一般に、各記号列にすべてのｂｘｂ正則２進行列を掛け
、その結果得られる１の数が最小の記号列を、その後に
好ましい記号列として使用する。

したがって、本発明においては、各記号列が最小数の１
を有するという意味で最適化されている記号列を使用す
る。このような記号列及びそのような記号列から編成さ
れるパリティ検査行列は、必要なハードウェアが最小と
なるという意味で最適である。

確かではないが、このような−殻内最適化で、記号列を
構成する互いに素な部分行列のスタックのどこかに恒等
部分行列が出現する記号列が生成されると思われる。た
だし、最も一般的な実施例では、本発明は、特にこの要
件に限定されてはいない。しかしながら、復号及びエラ
ー・パターンの確立を目的とした場合、恒等部分行列を
含む記号列でパリティ検査行列を構成できることが非常
に望ましい。下記から理解されるように、この問題は、
特に上記の式（１）または（４）に示されている種類の
パリティ検査行列の場合には容易に解決される。

具体的に言うと、ここで、式（４）に示される特定の形
の行列で実行可能な、パリティ検査行列の修正による、
最適化方法に特に注目する。特に、第１列と最後の３つ
の記号列は別として、各記号列は、最初の行列行に恒等
行列を含み、他の２つの行列行には　Ｔ　ＱとＴ−ｑの
形の行列を含むことがわかる。行列Ｔのこの構造により
、この行列はそれ自体正則行列であり、上記の正則記号
列変換を行なうために使用できる。たとえば、式（４）
の行列中の記号列＃２にＴまたは’ｌ’　−１のいずれ
かを掛けて、それぞれ次のいずれかの構造をもつ記号列
を形成することが可能である。

または いずれの場合も、その結果得られる記号列Ｈ２は恒等行
列を含むことがわかる。しかしながら、式％式％ ３個の可能な記号列Ｈ２は、必ずしも同じ重みを有して
いるわけではない。ただし、コード特性を変えずに、パ
リティ検査行列Ｈに対する記号列＃２としてのこのよう
な３つの可能性のどれか１つを選択することは可能であ
る。これは、本発明の動作及び効果を理解するための重
要な態様である。具体的には、本発明は、１つ以上の、
好ましくはそのパリティ検査行列の各記号列の重みが最
小であるという、低コストのエラー訂正コード操作の方
法を提供する。さらに、パリティ検査行列中の記号列の
最初の非ゼロ部分行列として恒等行列を含むことが必要
ではないことに留意されたい。

記号列のどこかに、恒等行列が存在する限り、誤りのあ
る記号のエラー・パターンが、かならず容易に獲得でき
る。この知見は、パリティ検査行列中の重みが最小の記
号列を構成するのに極めて重要であり、低コストの復号
回路を構成するのにも重要である。また、式（４）中の
行列構造が、特に記号列中に恒等行列が常に存在すると
いうコードの構成に適用可能であることがわかる。

上記の考察から、改善されたパリティ検査行列を構成す
るための簡単なアルゴリズムがもたらされる。このよう
な行列は、低コストのエンコーダをもたらし、特に、各
記号列中に恒等行列が存在するという状況での低コスト
・デコーダの製造に利用できる。さらに詳しくは、次の
形式の各記号列Ｈ９では、 （ただし、ｑは整数）下記の手順を使って記号列の修正
により検査行列Ｈを改良することができる。

具体的には、ＨＱの重みをＷ、とする。次に、行列Ｔ−
”に列Ｈ９を掛け、この修正した記号列の重みをＷ２と
する。次に行列Ｔ’に記号列Ｈｏを掛け、その対応する
重み、すなわちその結果得られる行列中の１の数をＷ３
とする。次に３つの重みＷｌ。

Ｗ２及びＷ３を比較する。Ｗ、が最小である場合、行列
Ｈａはそのままである。Ｗ２が最小である場合は、Ｈ，
がＨｏ−Ｔ−’で置き換えられる。同様に、Ｗ、が最小
の重みである場合は、記号列Ｈａが記号列Ｈａ−Ｔ’で
置き換えられる。これらの記号列操作をできるだけ多く
の記号列に対して行なうことが好ましいことに留意され
たい。また、記号列の置換は、必ずしもすべての事例で
行なわれるわけではないということも留意されたい。す
なわちＷｌは、必ずしもＷ２及びＷ３より大きいわけで
はない。

上記の原理は、ｂ　＝　５　ｍ　ｍ　＝　１４かつｐ（
ｘ）＝１＋ｘ２＋ｘ’である次の例で例示される。この
場合、随伴行列Ｔは、次式で与えられる。

この行列は、第１Ｂ図にも示されている。式（４）のパ
リティ検査行列は、第１Ａ図に示すようなＴのべき乗で
表される。すべてゼロの行列は０で表される。第１Ａ図
に示したパリティ検査行列Ｈの１８個の記号列の重み分
布は（１５１７１９８３８３７３５３４５５５）であ ると計算される。したがってこのパリティ検査行列の総
重みは４６６となる。上記の重み比較アルゴリズムを適
用することにより、第２図に示すような改良されたパリ
ティ検査行列が得られる。この新しい行列中の記号列の
重み分布は（１５１５）となり、したがってこの新しい
行列の総重みは４２４となることがわかる。これは、重
みが８％減少している。第２図に示したパリティ検査行
列では、各記号列が１個以上の恒等行列を含むことに留
意することが特に重要である。また、最初の７つの記号
列について、記号列の置換が行なわれていないこともわ
かる。これは、Ｗ２及びＷ３に対する Ｗ、の相対的サイズに関する、上記のコメントに一致し
ていることがわかる。

さらに減少を実現する可能性について考慮するまえに、
第１Ｃ図に示す行列を考慮するのが好都合である。この
特定の行列では、検査記号の数Ｍは４である。この行列
及び式（１）に示されている行列は、本発明の結果を検
査記号の数がさらに大きいコードに拡張するための一般
的機構を示している。

第１Ａ図に関して、記号列は実際には式（６）に示され
ている形であることにも留意されたい。

特に、Ｔのべき乗は周期的な性質であるため、’ｌ’−
１＝’Ｊ’３０．　Ｔ２＝Ｔ２９　　’ｌ’−３＝’］
’２８等となる。

この事実は、記号列Ｈａを式（８）と比較する際に重要
である。同様のことが他の記号列にも適用される。

第１Ａ図の行列行＃２に特に着目すると、ＴＩ４を越え
るＴのべき乗を加えることによってＨ中の記号列の数を
拡張することが可能であることがわかる。この場合も、
Ｔのべき乗が周期的な性質をもつため、このような行列
をＴ″″までの範囲にすること！可能である。ただし、
ｍ　＝　２　”　−２である。ｂ＝５の場合、ｍ　＝　
３０となる、Ｈ□８は最大数の記号列を有するパリティ
検査行列であると仮定する。これはさらに大きな減少を
得る機会を与える。具体的には、実際の応用例では、コ
ードの長さは、通常、所与のコード・クラスで可能な最
大値より小さい。具体的には、そのコードに必要な記号
の数がＮより小さいことがある。この場合、Ｈ＋ｍａｘ
から記号列のサブセットを選択して、所望のパリティ検
査行列を形成することが可能である。ハードウェアによ
る符号化または復号の実施で必要な排他的ＯＲゲートの
数を最小にするため、重みが最小の記号列を選択する。

そうすると、パリティ検査行列を構成するためのさらに
新しい手法が得られる。具体的には、この方法の第１ス
テツプは、上記の、ただし今度はｍの最大値が２ｂ−２
である、行列乗算・重み選択アルゴリズムを適用するこ
とを含む。次に、修正されたＨａａｘから、所望の数の
記号列を、縮小したパリティ検査行列として使用するた
め、総重みが最小のサブセットを形成するように選択す
る。

これらの原理は、ｂ＝５．Ｎ＝１８及びｐ（ｘ）＝１＋
ｘ２＋ｘ’である上記の例に適用できる。これは、第１
Ａ図及び第１Ｂ図で使用されているものと同じ１組のパ
ラメータである。本発明の２番目の縮小方法（Ｈ□８の
列からの選択）を適用すると、さらに縮小されたパリテ
ィ検査行列が得られる。この行列は第３図に示されてい
る。ただし、行列Ｔは上記のものと同じである。この行
列の２進形を第４図（Ａ及びＢ）に示す。この行列の２
進形は、第４図で行列Ｈによって指定されるパリティ検
査条件を課せられたコード・ワードを受は取るためのデ
コーダ回路を設計する際に有用なことが以下でわかる。

この行列中の１の総数は３５０である。これは、重みが
４８８の第１Ａ図に示した行列と比べて、２５％の減少
となる。

上記の考察は、一般に３つの検査記号を有するコードの
みを対象としたが、本発明の方法は、任意の数の検査記
号についてパリティ検査行列中の重み記号列が最小であ
るバイト編成のエラー訂正コードを構成するのに適用で
きる。特に、Ｔの適切なべき乗を掛けることによって、
恒等行列が存在する記号列を形成することが常に可能で
あることが第１Ｃ図かられかる。ただし、これで記号列
中の１の絶対的最小数を保証するのに十分であると思わ
れる。要するに、正則被乗数行列として、Ｔの様々な異
なるべき乗を使用することだけが必要であると推測して
いる。一般に、考慮すべきＴのこのようなべき乗は２ｂ
−２個ある。しかしながら、より一般的な場合には、可
能なすべての正則ｂｘｂ行列を使用することによって得
られる結果を調べることが可能である。この問題は、記
号ビットｂが多くなるほど難しくなるが、ｂ＝３．４ま
たは５の場合には追跡可能である。しかしながら、各記
号列は互いに独立して操作できるので、乗算及び単純化
の操作は簡単であり、しかも、記号列の数もしくは検査
記号の数の増加につれて急激に増加することはない。

ここで、復号に適用可能な本発明の利点に特に着目する
。たしかに、エンコーダでは、バＵｆイ検査行列中の１
の数が少ないほど、それを実施するのに必要なハードウ
ェアの量も小さくなる。というのは、１番目の検査ビッ
トで必要な２ウエイ排他的ＯＲゲートの数が、２進行列
の１番目の列中の１の数−１に等しいためである。デコ
ーダに関しては、状況は一般にそれほど簡単ではない。

ただし、各記号列中の部分行列の１つとして恒等行列が
存在することによる単純化のため、排他的ＯＲゲートの
数が最小であるデコーダを提供するためにある種のコー
ド構造を開発することが可能である。さらに、このよう
なデコーダは、自動回路レイアウトのアルゴリズム及び
方法を使って容易に設計することが可能である。

具体的には、Ｅがある記号に関するｂビットのエラー・
パターンであると仮定する。エラーの位置は、Ｅベクト
ル中の１の存在によって示される。

コード・ワードの１番目の記号がその記号のエラー・パ
ターンとしてＥを含むと仮定する。Ｅのエラー・シンド
ロームは、パリティ検査行列Ｈの１番目の列とベクトル
Ｅの積に等しい。シンドロームＳはＨ，として与えられ
る。ただし、ｙは受信したコード・ワード・ベクトルで
ある。したがって、コード・ベクトルＸを送信し、ベク
トルｙを受信した場合、Ｘ　＝　ｙ　−Ｅ　Ｃまたは７
＝ｘ＋Ｅ）となる。ただし、ＸはＨ，＝Ｏであるような
コード・ワードであるため、Ｈ，＝ＨＥであることが判
明している。具体的には、３個の検査記号が存在するよ
うなこのような状況では、シンドロームＳは、それぞれ
ｂビットの３つのサブベクトルに区分できる。この区分
は具体的に第６Ａ図に示されている。したがって、Ｓａ
　（Ｓｔ　Ｓａ　Ｓａ）となる。さらに、Ｈの１番目の
記号列の３個の部分行列成分がＨｉｊｔ　Ｈ２Ｊ及びＨ
３Ｊで表されると仮定する。この構成は、具体的に第８
Ｂ図に、Ｍが必ずしも３ではない一般的事例について示
されている。この場合、単一の記号位置にすべてのエラ
ーが発生する時には、行列の式５＝ＨＥは、次のような
８個の独立した行列の式として表すことができる。

Ｓｓ　”　Ｈｉｊ−π　　　　　　　　　　　　　（８
ａ）Ｓａ　”　Ｈ２Ｊ−π　　　　　　　　　　　　　
　（８ｂ）Ｓ３’　Ｈ３Ｊ　　−π　　　　　　　　　
　　　　　（８ｃ）上記の式で、ＳいＳａ及び８３、Ｔ
は、列ベクトルとみなされ、■は、ｎビット長のＥベク
トルからの記号ｊに関するｂビットのエラー・パターン
である。各記号列ｊについて、部分行列Ｈｉｊ（ｉ＝１
．２．３．）の１つは、恒等行列を表し、したがって、
Ｓ１％　８２またはＳａのどれか１つが記号ｊのエラー
・パターン−Ｅ−となる。Ｓｌのうちのどれが恒等行列
であるかは、ｊすなわち考慮中の特定の記号列によって
決まる。ただし、これは、受は取ったベクトルを符号化
するのに使用される元のパリティ行列Ｈの構造かられか
る。したがって、エラー・パターンτは、Ｓの３つのサ
ブベクトル成分の１つとして容易に識別できる。■が識
別されると、式（８）の３個の合同関係が真であること
を検証することによって、記号エラー状況が決定される
。

たとえば、第３図及び第４図のパリティ検査行列によっ
て定義されているコードを考えてみる。

最初の記号位置にエラーがある場合には、Ｈ８２が最初
の記号列中の恒等行列なので、エラー・パターンＥはＳ
ａに等しい。エラーが本当に最初の記号位置にあるかど
うか確認するには、Ｓ　１　＝　Ｔ　”・ＳａかつＳ　
３＝　Ｔ　’・Ｓａであることを検証する必要がある。

この計算を各記号列について個別に実行しな（てはなら
ないが、この計算と、必要な比較を実行する比較的簡単
な方法があることがわかる。

次に、特に、本発明の特定の実施例に従って構成された
コード・ワードのための復号の方法と装置に着目する。

具体的には、第５図は、記号で構成したエラー訂正コー
ドに関するエラー訂正及び検出についての全体的ブロッ
ク・ダイアグラムである。第６Ｃ図、第６Ｄ図及び第８
Ｅ図は、第５図に示したシステムのさらに詳細な態様を
示す。

第５図に関して、復号は、各記号ごとに個別に行なわれ
ることに留意されたい。しかしながら、一般にすべての
シンドローム・ビットが、記号エラー検出機構（１０＃
１ないし＃Ｍ）に利用可能である。このような各記号エ
ラー検出機構１０は、具体的に２進行列の乗算と比較演
算を行なう。機能ブロック１０の出力は、基本的には、
対応するビット・エラー検出・訂正機構２０に供給され
るイネーブル信号である。訂正機構２０は、対応する記
号エラー検出機構１０からイネーブル信号を受は取り、
各機構２０はまたシンドローム・データ・ビットの特定
のサブセットを受は取石。いずれの場合も、受は取った
シンドローム・ビットのサブセットは、Ｈからの対応す
る記号列中で恒等行列がとるのと同じ相対的位置をシン
ドローム中でとるシンドローム・サブベクトルと一致す
る。

さらに、各記号について、ビット・エラー検出、・訂正
機構２０は、記号データ・ビットそのものを受は取る。

したがって、機能ブロック２０は、典型的には、ｂ個の
シンドローム・ビットとｂ個の記号データ・ビットを受
は取る。さらに、機能ブロック２０は、記号エラー検出
機構１０からイネーブル信号を受は取る。このイネーブ
ル信号は、訂正不能エラー（ＵＥ）検出機構３０にも供
給される。これらの機構のそれぞれについては、後で第
６０図ないし第６Ｅ図に関してさらに詳しく説明する。

次に、記号エラー検出機構１０に特に着目する。

この機構は、Ｍ＝３という状況について第６Ｃ図に詳し
く示されている。具体的には、たった１つのこのような
機構、すなわち１番目の記号と対応する機構が示されて
いる。図の事例では、シンドロームは、それぞれｂビッ
トの３個のグループに区分されている。２つの行列ベク
トル積演算が実行される。その１つは、積Ｈｉｊ−Ｓｋ
の計算である。ただし、ｌはｋとは異なり、ｋはｊに依
有する。機構１０によって計算されるもう１つの行列積
は、行列ベクトル積Ｈ８ｊ−Ｓｋである。ただしｌはｋ
と異なり、ｋはｊに依有する。各記号エラー検出機構１
０はｋの独自の値に関連していることに留意されたい。

具体的には、ｋは、恒等行列を含む記号列中の行列行の
識別子である。第４図に示したパリティ検査行列中の最
初の記号列では、ｋ＝２である。この行列の２番目の記
号列では、ｋ＝３である。また、最初の記号列では、ｊ
＝１であり、実際に算出される２個の行列積はＨｌ・及
びＨ３□・Ｓ２である。さらに詳しくは、シンドローム
・ベクトルＳを（８１Ｓ２−−１．　８１５）として表
す場合、記号列乗数１２は実際には、下記の式（９ａ）
及び（９ｂ）によって与えられる２つの行列演算を実行
することがわかる。

この最後の２つの式は、特に排他的ＯＲ演算またはモジ
ュロ２演算として表す時、回路の複雑さがパリティ検査
行列中の１の数に正比例することをはっきり示している
。これらの式は、指示された行列積を実施する回路も直
接指定している。第４図の行列についてｊ＝１（記号＃
１）（この場合、第４図からに＝２であることがわかる
）である場合のみ、式（９ａ）と（９ｂ）がこのような
状況を表すことを銘記されたい。式（９ａ）と（θｂ）
から得られる２つのベクトルは、それぞれサブベクトル
Ｓ１及びＳ３と比較される。この演算は、それぞれ第６
Ｃ図に示す比較機構１３及び１４によって実行される。

ただし、体の加算は、排他的ＯＲ機能に等しく、また、
排他的ＯＲ機能はその入力変数に対して暗黙の比較を行
なうので、実際には、乗算における比較は複数入力排他
的ＯＲゲートの単一層によって実行されることがわかる
。この状況は、後で考察する第８Ａ図でさらに明らかと
なる。ただし、記号エラー検出機構１０に関して、比較
結果はＮＯＲゲート１５に供給され、ＮＯＲゲート１５
からビット・エラー検出・訂正機構２０１及び訂正不能
エラー指示機構３０に所望のイネーブル信号が供給され
る。

ビット・エラー検出・訂正機構については、第６Ｄ図に
さらに詳しく図示しである。この図で、シンドローム・
サブベクトルＳｉからのエラー・パターン・ビット、す
なわち（Ｓｋｔ　Ｓｋ２．−　、　。

５ｈｂ）ビットがＡＮＤゲート２１に供給される。

ＡＮＤゲート２１は、その記号装置のみに関するビット
の訂正が可能となるように記号エラー検出機構１０から
イネーブル信号を受は取る。したがって、シンドローム
・サブベクトルＳｋで表されるエラー・パターンは、適
切な条件のもとて排他的ＯＲゲート２２に直接供給され
る。この排他的ＯＲゲートは、記号データ・ビットを受
は取り、それが、条件付きインバータとして動作する排
他的ＯＲ’Ｆ’−）２２にエラー・パターン（シンドロ
ーム・サブベクトル）を供給することによって訂正され
る。したがって必要な場合、受は取ったデータ・ビット
がエラー・パターンに従って反転される。それが可能な
のは、Ｈの各記号列中に恒等行列が存在するためである
。このようにビット・エラー検出・訂正機構２０は、図
のように、記号ｊに対する訂正された記号ビットを生成
するように動作する。

次に、複数人力ＮＯＲゲート３１に供給されるイネーブ
ル信号を記号エラー検出機構１０から受は取る訂正不能
エラー指示機構３０に着目する。

このＮＯＲゲートの出力は、ＡＮＤゲート３２に送られ
、ＡＮＤゲート３２は、非ゼロのシンドロームを検出し
た時、この信号を通過させる。第６Ｅ図を参照されたい
。

復号ハードウェアとパリティ検査行列Ｈの部分行列の関
係については、第８Ａ図に詳しく図示しである。第８Ａ
図は、第４図のパリティ検査行列に関連す委最初の記号
位置（ｊ＝１）に対する記号エラー検出機構１０と、ビ
ット・エラー検出・訂正機構２０を示す、具体的には、
第８Ａｉ図の機能ブロック１０は、上記の式（８ａ）と
（８ｂ）に示される行列の乗算を実施する。特に、まず
機能ブロック１０と排他的ＯＲゲー）１８．１ないし１
６．６に注目する。これらの排他的ＯＲゲートは、式（
９ａ）に示されている行列乗算を実行する。行列とベク
トルの乗算（実際には一連のモジュロ２加算である）は
、排他的ＯＲゲート１６゜１ないし１６．６に供給され
るシンドローム・ビットを使って実行される。図では、
これらの排他的ＯＲゲートは短いリード線をもつ。第８
Ａ図及び第８Ｂ図、の短いリード線は、行列乗算に関連
している。さらに、図の排他的ＯＲゲートの層は、排他
的ＯＲ機能に固有の性質（すなわち、それは等価関数の
逆数であり、ＮＯＲゲート１７はこの逆数を補数化する
）により、同時に比較演算を実行できる。したがって、
行列・ベクトル積）（１１・Ｓ２をシンドローム・ベク
トルＳｓと比較するために、シンドローム・サブベクト
ルのビット位置Ｓｉないしｓ５を、それぞれ排他的ＯＲ
ゲート１６．１ないし１６．５に供給することだけが必
要なことがわかる（ｂビット・シンドローム・サブベク
トルの８１を、最初のシンドローム・ビットの８１と区
別すること）。これは、長い入力リード線で示されてい
る。したがって、第６Ｃ図に示した乗算と比較演算は、
実際には、図の単一の排他的ＯＲゲート層で実行される
。同時に、排他的ＯＲゲー）１６．８ないし１８．１０
を介して供給される短いリード線信号は、式（９ｂ）に
示されている行列の乗算、すなわち行列とベクトルの積
）Ｉａｔ・Ｓ２を効果的に実行する。この結果は、シン
ドローム・ビット位置８１１ないしＳｔＳを、それぞれ
排他的ＯＲゲー）ＩＦ５．８ないし１６．１０に供給す
ることによって、シンドローム・サブベクトルＳ３と効
果的に比較される。排他的ＯＲゲート出力（ゲート１８
．１ないし１８．１０）は、ＮＯＲゲート１７に供給さ
れる。ＮＯＲゲート１７は、所望のイネーブル信号を、
ビット・エラー検出・訂正機構２０中のＡＮＤゲー）２
１．１ないし２１．５に供給する。これらのＡＮＤゲー
トは、シンドローム・サブベクトルＳｚ＝　　（８ｇ　
　１１７　　Ｂｅ５ｓ　８ｓｏ）によって、あるいは第
６Ａ図に示されているＳ２＝　（８２１８２２Ｓｓ　８
２４　Ｓ’ｓ）の表記を使って表されるような、記号位
置１のエラー・さクトル・パターンを受は取る。エラー
・パターンは、それぞれＡＮＤゲート２１．１ないし２
１゜５に供給される。これらのＡＮＤゲートは、複数人
力ＮＯＲゲート１７からの出力によってイネーブルされ
る。ＡＮＤゲート２１．１ないし２１゜６の出力は、前
記のように、排他的ＯＲゲート２２．１ないし２２．５
に供給される。これらの排他的ゲートは、受信済みデー
タ記号ビットＤ１ないしＤａ用の条件付きインバータと
して働く。このように、ビット・エラー・訂正機構２０
の出力は、記号位置＃１に対する訂正された記号ビット
である。他の各記号位置についても、同様の復号回路が
設けられている。さらに、訂正不能エラー指示が第６Ｅ
図に示すような機能ブロック３０の動作によってもたら
される。

次に、第７図に示すようなパリティ検査行列と、第８Ｂ
図に示すようなその回路の実施例の間の特定の関係につ
いて考慮する。さらに詳しくは、第７図は、第４図の２
進検査行列を修正したものを表す。第４図の行列は、８
０個の２進列を含んでいる。ただし、特定の実施例では
、８４個の情報ビットと１５個の検査ビットを含む７９
ビツト・コードだけが必要とされる。この特定の構成は
、１チツプ９ビツト構成で編成されているメモリ・チッ
プの配列から得られたものである。各メモリ・アクセス
で、１８個のメモリ・チップから２×７９個の出力ビッ
トを受は取ることが望ましかった。

この出力は、それぞれ６４個の情報ビットを有する２個
のエラー訂正可能ワードに分割される。したがって、各
ＥＣＣワードは、第７図の下端のビット・カウントで示
唆されるように、１１個の４ビット記号と７個の５ビッ
ト記号（合計７９ビツト）に分割される。さらに縮小さ
れたこの行列は、１１個の記号列から１個の２進列を削
除することによって生成されたものである。選択した削
除のための規則は、重みが最大の２進列を除去するもの
であった。第７図は、その結果得られる、すべての単一
チップ（記号）障害から生じたエラーを訂正し、すべて
の２重チップ障害から生じたエラーを検出するように設
計されているエラー訂正コード用のパリティ検査行列を
示す。最初の記号（ｊ＝１）用のエラー訂正回路を第８
Ｂ図に示す。特に、シンドローム・ビット位置８１０に
関して最も顕著であるが、さらに単純化されていること
がわかる。ただし、排他的ＯＲゲート１８．１ないし１
８．１０に対する他の入力の除去により、さらに単純化
される。さらにビット・エラー検出・訂正機構２０では
、ＡＮＤゲートと排他的ＯＲゲートがさらに少数でよい
。

第８Ａ図及び第８Ｂ図に示した回路の利点の１つとして
、行列・ベクトル積の演算及び比較演算が、単一の排他
的ＯＲゲート層で実行可能であるということがある。た
だし、論理的設計者は、しばしば、他のゲートを使用し
て排他的ＯＲ機能を実施することを認識されたい。その
ようなゲートで実施する時は、特に、補数及び真数の形
の入力変数が利用不能な時、２つの論理回路層が必要と
なることがあることも理解されたい。しかしながら、そ
れでもなお、演算及び回路の単純化の点で大きな利益が
ある。

さらに、エラー訂正コード設計の当業者なら理解できる
ように、所与のパリティ検査行列から別のコードを導き
出すことが可能である。前に指摘したように、これらの
コードの一部は、パリティ検査行列の列を削除すること
によって得られる。

したがって、本発明は、本発明のパリティ検査行列の修
正形から誘導可能なコード操作システムをも対象とする
ことがわかる。なお、特に第４図から第７図への移−行
段階でわかるように、２進列の削除プロセスでは、他の
点では恒等行列であるが余分な行を宵することのある行
列が生成されることに留意されたい。とは−いえ、これ
らの行列は、本発明の実施例、及び記号列中に恒等部分
行列が存在することを示す特許請求の範囲に含まれるも
のである。

Ｅ０発明の効果 本発明は、低コストの回路を実現し、復号時間を短縮す
る符号化及び復号のための方法と装置を提供する。さら
に、本発明は、きわめて有効なエラー訂正特性を有する
周知のコードの大きなりラスを操作し、その性能を改善
するための今まで未知の技法を使用している。さらに、
本発明は、他の点では複雑な行列・ベクトル積の演算と
比較演算を単一の回路層で実施し、それによって演算速
度を向上させると同時に、このコードが最小のハードウ
ェアで実施できるようにするコード操作方法を提供する
。

【図面の簡単な説明】

第１Ａ図は、回路とデコーダの単純化のために本発明に
基づいて操作し処理することのできる種類のパリティ検
査行列の例示である、３つの検査記号を有するバイト構
成コード用の行列を示す図である。 第１Ｂ図は、第１Ａ図の行列中で使用できる特定の随伴
行列Ｔを示す図である。 第１Ｃ図は、特により多数の検査記号を示すより一般的
な形のパリティ検査行列を示し、さらにこうしたパリテ
ィ検査行列をより多数の検査記号を使用するコードに拡
張したものを示す図で条る。 第２図は、本発明に従って操作されたパリティ検査行列
を示す図である。 第３図は、最初より多数の記号を伴うより長い長さコー
ドを使用し、記号列を最小重みの要件に従ってより長い
パリティ検査行列から選択的に減少させるという、本発
明のある実施例に基づいて構成されたパリティ検査行列
を示す図である。 第４Ａ図及び第４Ｂ図は、第３図に行列の形で示したパ
リティ検査行列の２進行列表現を示す図である。 第５図は、本発明に基づく復号装置の全体的構成を示す
ブロック図である。 第６Ａ図は、シンドローム・ベクトルＳを複数のＭ個の
サブベクトルＳＬにセグメント化したものを示す図であ
る。 第６Ｂ図は、パリティ検査行列Ｈの記号列Ｈｊの構成を
示す図である。 第６Ｃ図は、記号ｊについて、Ｍ＝３個の検査記号が存
在するという特定の場合の乗算・比較回路の構成を示す
図である。 第６Ｄ図は、記号ｊ中のビットを訂正するために用いら
れる回路の図である。 第６Ｅ図は、訂正不能エラーを指示する回路の図である
。 第７Ａ図及び第７Ｂ図は、第４図の列を縮小した形であ
る２進検査行列を示す図である。 第８Ａｉ図及び第８Ａ２図は、第４図に示した行列につ
いて記号ｊ＝１に対して実行される行列・ベクトル積演
算作及び比較演算を実施するために使用される特定の回
路を示す図である。 第８Ｂ１図及び第８Ｂ２図は、第８Ａ図に類似している
が、具体的には第７図の縮小パリティ検査行列向けの回
路を示す図である。 ＦＩＧ。１△ ＦＩＧ。１０ ＦＩＧ、ＩＢ ＦＩＧ。２ ＦＩＧ。３ ＦＩＧ、Ｌｌ−△ ＦＩＧ、６△ ｂ＆：−ソト 記号ビット ■ ・ト

Claims (3)

【特許請求の範囲】
1. （１）それぞれが最高ｂ個の記号ビットを含む複数のサ
   ブブロックからなる２進データを符号化するための方法
   であって、 それぞれがｂ個の行と最高ｂ個の列を有するＭ個の互い
   に素な２進部分行列で構成されたＮ個の記号列Ｈ＿ｊ（
   ｊ＝１、２、・・・、Ｎ）を使用し該Ｎ個の記号列の少
   なくとも１個が当該列中で最小数の１を与えるように修
   正されている２進パリテイ検査行列Ｈ＝［Ｈ＿１Ｈ＿２
   ・・・Ｈ＿Ｎ］に従って前記２進データを符号化するこ
   とを特徴とする２進データ符号化方法。
2. （２）それぞれが最高ｂ個の記号ビットを含む複数のサ
   ブブロックからなる２進データが、それぞれがｂ個の行
   と最高ｂ個の列を有するＭ個の互いに素な２進部分行列
   で構成されたＮ個の記号列Ｈ＿ｊ（ｊ＝１、２、・・・
   、Ｎ）を使用し前記Ｍ個の２進部分行列の少なくとも１
   個が恒等行列である２進パリテイ検査行列Ｈ＝［Ｈ＿１
   Ｈ＿２・・・Ｈ＿Ｎ］に従って符号化されている線形２
   進コードを復号するための方法であって、 Ｍ個のサブベクトルＳ＿１、Ｓ＿２、・・・、Ｓ＿Ｍを
   有するシンドロームＳを決定し、 前記２進部分行列をＨ＿ｉ＿ｊ（ｉ＝１、２、・・・、
   Ｍｊ＝１、２、・・・、Ｎ）で表して、少なくとも１つ
   の記号位置ｊについて、（Ｍ−１）個の行列ベクトル積
   Ｈ＿ｉ＿ｊ・Ｓ＿ｋ（ｉ≠ｋ、ｋは前記恒等行列を含む
   Ｈ＿ｊの行列行を表す）を決定し、訂正可能な記号エラ
   ーの存在を調べるために、前記（Ｍ−１）個の行列ベク
   トル積Ｈ＿ｉ＿ｊ−Ｓ＿ｋ及び対応するシンドローム・
   サブベクトルＳ＿ｉを比較し、 前記訂正可能なエラーの存在が示されると、ベクトル・
   パターンＳ＿ｋを用いてｊ番目の記号を訂正することを
   特徴とする復号方法。
3. （３）それぞれが最高ｂ個の記号ビットを含む複数のサ
   ブブロックからなる２進データが、それぞれがｂ個の行
   と最高を個の列を有するＭ個の互いに素な２進部分行列
   で構成されたＮ個の記号列Ｈ＿ｊ（ｊ＝１、２、・・・
   、Ｎ）を使用し前記Ｍ個の２進部分行列の少なくとも１
   個が恒等行列である２進パリテイ検査行列Ｈ＝［Ｈ＿１
   Ｈ＿２・・・Ｈ＿Ｎ］に従って符号化されている線形２
   進コードを復号するための装置であって、 Ｍ個のサブベクトルＳ＿１、Ｓ＿２、・・・、Ｓ＿Ｍを
   有するシンドロームＳを決定する手段と、 前記２進部分行列をＨ＿ｉ＿ｊ（ｉ＝１、２、・・・、
   Ｍｊ＝１、２、・・・、Ｎ）で表して、少なくとも１つ
   の記号位置ｊについて、（Ｍ−１）個の行列ベクトル積
   Ｈ＿ｉ＿ｊ・Ｓ＿ｋ（ｉ≠ｋ、ｋは前記恒等行列を含む
   Ｈ＿ｊの行列行を表す）を決定する手段と、 訂正可能な記号エラーの存在を調べるために、前記（Ｍ
   −１）個の行列ベクトル積Ｈ＿ｉ＿ｊ−Ｓ＿ｋ及び対応
   するシンドローム・サブベクトルＳ＿１を比較する手段
   と、 前記訂正可能なエラーの存在が示されると、ベクトル・
   パターンＳ＿ｋを用いてｊ番目の記号を訂正する手段と
   を具備することを特徴とする復号装置。