JP2589957B2 - 単一サブブロック・エラーと単一ビット・エラー検出のための符号化方法及びメモリ・システム - Google Patents
単一サブブロック・エラーと単一ビット・エラー検出のための符号化方法及びメモリ・システムInfo
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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Description
【０００１】
【産業上の利用分野】本発明は一般にデジタル・コンピ
ュータ・システムのメモリ・アレイに関連して有用なエ
ラー訂正符号化方法に関する。特に、本発明はメモリ構
成がメモリ・アレイ・ユニットから読出される多重ビッ
トを含む状況に適用される。典型的には、こうしたメモ
リ・アレイ・ユニットは個々の回路チップを含む。
ュータ・システムのメモリ・アレイに関連して有用なエ
ラー訂正符号化方法に関する。特に、本発明はメモリ構
成がメモリ・アレイ・ユニットから読出される多重ビッ
トを含む状況に適用される。典型的には、こうしたメモ
リ・アレイ・ユニットは個々の回路チップを含む。
【０００２】
【従来の技術】コンピュータ・メモリ・チップに関連す
るエラー検出及び訂正機構は、チップ回路密度が増加す
るにつれ一層普及し、また望まれつつある。現在及び将
来における一層の回路密度の増加は、様々な種類のメモ
リ・エラーの発生状況を生じる。これらのエラーはα粒
子放射または他の放射により典型的に引起こされる "ソ
フト" 的なエラーと、ハード・メモリ故障状態の両方を
含む。両方のこれらの種類のエラーは、エラー指示とな
る。メモリ・システムにおけるこれらのエラー・リスク
の増加により、メモリ・アレイ構造に記憶されるデータ
の保全性及び信頼性を維持する試みがより重要となって
いる。これは特に、高密度半導体回路チップ・デバイス
にもとづくメモリ・システムにおいて言えることであ
る。
るエラー検出及び訂正機構は、チップ回路密度が増加す
るにつれ一層普及し、また望まれつつある。現在及び将
来における一層の回路密度の増加は、様々な種類のメモ
リ・エラーの発生状況を生じる。これらのエラーはα粒
子放射または他の放射により典型的に引起こされる "ソ
フト" 的なエラーと、ハード・メモリ故障状態の両方を
含む。両方のこれらの種類のエラーは、エラー指示とな
る。メモリ・システムにおけるこれらのエラー・リスク
の増加により、メモリ・アレイ構造に記憶されるデータ
の保全性及び信頼性を維持する試みがより重要となって
いる。これは特に、高密度半導体回路チップ・デバイス
にもとづくメモリ・システムにおいて言えることであ
る。
【０００３】メモリ密度は個々の回路チップ上に配置さ
れるメモリ・セル数を増加したため、単一ビットの情報
よりも多くの情報が１度に任意のメモリ・チップから提
供されるコンピュータ・メモリ・システムの構成がしば
しば望まれる。従って、１チップ当たり複数ビットのメ
モリ・システムがより普及しつつある。こうした状況に
おいて、各チップからの複数ビットのサブブロックを１
つの記号として扱うことがしばしば望ましい。１チップ
当たり４ビットのモジュールを基本とする６４ビット幅
のメモリでは、出力は１６個の４ビット記号として供給
されるものと見なされる。すなわち、６４ビットのブロ
ックが各４ビットの１６個のサブブロックに分けられる
のである。
れるメモリ・セル数を増加したため、単一ビットの情報
よりも多くの情報が１度に任意のメモリ・チップから提
供されるコンピュータ・メモリ・システムの構成がしば
しば望まれる。従って、１チップ当たり複数ビットのメ
モリ・システムがより普及しつつある。こうした状況に
おいて、各チップからの複数ビットのサブブロックを１
つの記号として扱うことがしばしば望ましい。１チップ
当たり４ビットのモジュールを基本とする６４ビット幅
のメモリでは、出力は１６個の４ビット記号として供給
されるものと見なされる。すなわち、６４ビットのブロ
ックが各４ビットの１６個のサブブロックに分けられる
のである。
【０００４】従来、エラー訂正及び検出方法がメモリ回
路及びメモリ構造に適用される場合、符号化方法は一般
にタイプＩ及びタイプＩＩの２つの一般的カテゴリに分
類された。タイプＩコードでは、コードがブロック内の
全ての単一ビット・エラーを訂正可能で、全てのダブル
・ビット・エラーを検出可能で、また全ての単一サブブ
ロック・エラーを検出可能なように、符号化及び復号化
機構が構成される。ここでサブブロック・エラーとは、
１チップ当たりｂビットのメモリ・システムにおいて所
与のチップからのｂビットのサブブロックに生じた最大
ｂビットのエラーである。こうしたコードはここではタ
イプＩコードと呼ばれる。一方、タイプＩＩコードはタ
イプＩコードが可能な全てのことを実行可能であるが、
更に全ての単一サブブロック・エラーの訂正、及び全て
のダブル・サブブロック・エラーの検出が可能である。
路及びメモリ構造に適用される場合、符号化方法は一般
にタイプＩ及びタイプＩＩの２つの一般的カテゴリに分
類された。タイプＩコードでは、コードがブロック内の
全ての単一ビット・エラーを訂正可能で、全てのダブル
・ビット・エラーを検出可能で、また全ての単一サブブ
ロック・エラーを検出可能なように、符号化及び復号化
機構が構成される。ここでサブブロック・エラーとは、
１チップ当たりｂビットのメモリ・システムにおいて所
与のチップからのｂビットのサブブロックに生じた最大
ｂビットのエラーである。こうしたコードはここではタ
イプＩコードと呼ばれる。一方、タイプＩＩコードはタ
イプＩコードが可能な全てのことを実行可能であるが、
更に全ての単一サブブロック・エラーの訂正、及び全て
のダブル・サブブロック・エラーの検出が可能である。
【０００５】このように、タイプＩコードでは、ブロッ
ク内で発生する全ての単一ビット・エラーを訂正し、全
ての２ビット・エラーを検出し、またエラーがｂビット
の単一サブブロック内で発生する限り、全てのエラーを
検出する機能を有する。それに対し、タイプＩＩコード
では、単一サブブロック内で発生する全てのエラーを訂
正し、また２つの別々のサブブロック内で発生する全て
のエラーを検出することができる。
ク内で発生する全ての単一ビット・エラーを訂正し、全
ての２ビット・エラーを検出し、またエラーがｂビット
の単一サブブロック内で発生する限り、全てのエラーを
検出する機能を有する。それに対し、タイプＩＩコード
では、単一サブブロック内で発生する全てのエラーを訂
正し、また２つの別々のサブブロック内で発生する全て
のエラーを検出することができる。
【０００６】しかしながら、タイプＩコードとタイプＩ
Ｉコードとの中間の機能を有する第３のタイプのコード
が必要とされる。こうしたコードはここではタイプＩＩ
Ｉコードと呼ばれる。従って、こうしたコードはブロッ
ク内の全ての単一ビット・エ ラーを訂正し、ブロック内
の全ての２ビット・エラーを検出し、単一サブブロック
（ｂビット）内で発生する全てのエラーを検出し、更に
単一サブブロック・エラーの全ての組合わせ及びそれと
は別のビット位置におけるエラーを同時に検出すること
が可能である。従って、ここで定義されるタイプＩＩＩ
コードは、単一サブブロック・エラーとある他のビット
位置におけるエラーとの全ての組合わせを検出すること
ができる。それに対し、完全なタイプＩＩコードは、全
ての単一サブブロック・エラーを訂正し、全てのダブル
・サブブロック・エラーを検出することができる。
Ｉコードとの中間の機能を有する第３のタイプのコード
が必要とされる。こうしたコードはここではタイプＩＩ
Ｉコードと呼ばれる。従って、こうしたコードはブロッ
ク内の全ての単一ビット・エ ラーを訂正し、ブロック内
の全ての２ビット・エラーを検出し、単一サブブロック
（ｂビット）内で発生する全てのエラーを検出し、更に
単一サブブロック・エラーの全ての組合わせ及びそれと
は別のビット位置におけるエラーを同時に検出すること
が可能である。従って、ここで定義されるタイプＩＩＩ
コードは、単一サブブロック・エラーとある他のビット
位置におけるエラーとの全ての組合わせを検出すること
ができる。それに対し、完全なタイプＩＩコードは、全
ての単一サブブロック・エラーを訂正し、全てのダブル
・サブブロック・エラーを検出することができる。
【０００７】タイプＩＩＩコードはＥＣＣ設計者に従来
なかった有力で柔軟なツールを提供するため、こうした
タイプのコードを利用する機能を有することが重要であ
る。特に、タイプＩＩＩコードの存在は、コード設計者
に対し、従来使用可能でなかった技術的判断選択を提供
する。コード設計者、及びメモリ回路保護分野のコード
設計者にとって、タイプＩコードは実施することは安価
ではあるが、メモリ・システムにおいて期待される程度
のエラー訂正及び検出を必ずしも提供しない。これは特
に、マルチユーザ環境がデータ保全性を一層クリティカ
ルなものとする大規模メインフレーム・コンピュータで
使用されるメモリ・システムにおいて言えることであ
る。同様にメモリ保護分野に従事するコード設計者にと
って、タイプＩＩコード化方法は、エラー訂正及び検出
機能を多大に向上するが、それにも関わらず、好適な量
のメモリ・チップ"資源（real estate）" よりも多くを
使用する複雑な回路を必要とする。更に、上述の議論か
ら、多重ビット・メモリ・アーキテクチャに大きく依存
して、単一サブブロック・エラー及びあるビット位置に
おける別の単一エラーの全ての組合わせを検出する機能
が極めて有利となることが理解される。要するに上述の
議論から、タイプＩＩＩエラー訂正符号化方法が多重ビ
ット・メモリ・アーキテクチャに特に好適であることが
理解される。
なかった有力で柔軟なツールを提供するため、こうした
タイプのコードを利用する機能を有することが重要であ
る。特に、タイプＩＩＩコードの存在は、コード設計者
に対し、従来使用可能でなかった技術的判断選択を提供
する。コード設計者、及びメモリ回路保護分野のコード
設計者にとって、タイプＩコードは実施することは安価
ではあるが、メモリ・システムにおいて期待される程度
のエラー訂正及び検出を必ずしも提供しない。これは特
に、マルチユーザ環境がデータ保全性を一層クリティカ
ルなものとする大規模メインフレーム・コンピュータで
使用されるメモリ・システムにおいて言えることであ
る。同様にメモリ保護分野に従事するコード設計者にと
って、タイプＩＩコード化方法は、エラー訂正及び検出
機能を多大に向上するが、それにも関わらず、好適な量
のメモリ・チップ"資源（real estate）" よりも多くを
使用する複雑な回路を必要とする。更に、上述の議論か
ら、多重ビット・メモリ・アーキテクチャに大きく依存
して、単一サブブロック・エラー及びあるビット位置に
おける別の単一エラーの全ての組合わせを検出する機能
が極めて有利となることが理解される。要するに上述の
議論から、タイプＩＩＩエラー訂正符号化方法が多重ビ
ット・メモリ・アーキテクチャに特に好適であることが
理解される。
【０００８】
【発明が解決しようとする課題】本発明の目的は、メモ
リ・アレイの信頼性を向上することである。
リ・アレイの信頼性を向上することである。
【０００９】本発明の別の目的は、複雑性及びコストの
点で、タイプＩコードとタイプＩＩコードの中間に位置
する２進情報のための符号化方法を提供することであ
る。
点で、タイプＩコードとタイプＩＩコードの中間に位置
する２進情報のための符号化方法を提供することであ
る。
【００１０】更に本発明の別の目的は、出力がｂビット
のサブブロックにグループ化されるメモリ・アレイ構造
に特に好適なエラー訂正符号化方法を使用することであ
る。
のサブブロックにグループ化されるメモリ・アレイ構造
に特に好適なエラー訂正符号化方法を使用することであ
る。
【００１１】更に本発明の別の目的は、Reed-Solomonコ
ードの特性を改良することである。
ードの特性を改良することである。
【００１２】更に本発明の別の目的は、タイプＩＩＩコ
ードにもとづくエラー訂正及び検出方法を提供すること
である。
ードにもとづくエラー訂正及び検出方法を提供すること
である。
【００１３】最後に本発明の目的は、単一サブブロック
・エラーを検出し、同時に、コードワード内の別の場所
で発生する単一ビット・エラーを検出することである。
・エラーを検出し、同時に、コードワード内の別の場所
で発生する単一ビット・エラーを検出することである。
【００１４】
【課題を解決するための手段】本発明の好適な実施例に
よれば、Ｎビットのブロック内で発生し、各々がｂビッ
トのＳ個のサブブロックに更に分割される２進データを
符号化する方法が提供される。本方法はこれらのＮビッ
トのデータを、特定のパリティ・チェック・マトリクス
Ｈにより決定されるパリティ・チェック条件に掛けるス
テップを含む。このマトリクスは別の特定の２進マトリ
クスＨ* から導出される。特に、マトリクスＨ* はタイ
プＩＩコードに対応するパリティ・チェック・マトリク
スを表し、ここでは第１行がＭ×Ｍ単位マトリクスをＳ
列含み、マトリクスＨ* の他の行はＭ×Ｍゼロ・マトリ
クス、Ｍ×Ｍ単位マトリクス、及びＭ×ＭマトリクスＴ
iを含む。ここでｉは負でない指数を示し、Ｔはガロア
体ＧＦ（２）上の原始多項式ｐ（ｘ）に関連するコンパ
ニオン・マトリクスである。本発明の２進パリティ・チ
ェック・マトリクスＨが導出されるこのＨ* マトリクス
は、Ｍ×ＭサブマトリクスによるＰ行及びＳ列を含み、
このサブマトリクスの第１行は単位マトリクスである。
よれば、Ｎビットのブロック内で発生し、各々がｂビッ
トのＳ個のサブブロックに更に分割される２進データを
符号化する方法が提供される。本方法はこれらのＮビッ
トのデータを、特定のパリティ・チェック・マトリクス
Ｈにより決定されるパリティ・チェック条件に掛けるス
テップを含む。このマトリクスは別の特定の２進マトリ
クスＨ* から導出される。特に、マトリクスＨ* はタイ
プＩＩコードに対応するパリティ・チェック・マトリク
スを表し、ここでは第１行がＭ×Ｍ単位マトリクスをＳ
列含み、マトリクスＨ* の他の行はＭ×Ｍゼロ・マトリ
クス、Ｍ×Ｍ単位マトリクス、及びＭ×ＭマトリクスＴ
iを含む。ここでｉは負でない指数を示し、Ｔはガロア
体ＧＦ（２）上の原始多項式ｐ（ｘ）に関連するコンパ
ニオン・マトリクスである。本発明の２進パリティ・チ
ェック・マトリクスＨが導出されるこのＨ* マトリクス
は、Ｍ×ＭサブマトリクスによるＰ行及びＳ列を含み、
このサブマトリクスの第１行は単位マトリクスである。
【００１５】本発明によれば、所望のパリティ・チェッ
ク・マトリクスＨは、サブマトリクスの第１行内のＭ×
Ｍ単位マトリクスをｂ×ｂ単位マトリクスにより置換し
（ここでＭ＋１≦ｂ＜２M−１） 、Ｍ×Ｍゼロ・マトリ
クスをＭ×ｂゼロ・マトリクスにより置換し、最後にＭ
×ＭマトリクスＴiをＴiマトリクスに列を追加したＭ×
ｂ拡大マトリクスにより置換することにより、Ｈ* マト
リクスから導出される。ここで拡大マトリクスの各追加
列はあるｊ（１≦ｊ≦ｂ）に対する多項式ｘjモジュロ
ｐ（ｘ）のベクトルである。既知の符号化方法によれ
ば、ｐ（ｘ）は２進数を元とする体上の原始２進多項式
である。所望のパリティ・チェック・マトリクスＨの結
果は、Ｓｂ列及びＭＰ＋（ｂ−Ｍ）行を有するマトリク
スである。このようにマトリクスＨはマトリクスＨ* に
対し、（ｂ−Ｍ）Ｓ列及び（ｂ−Ｍ）行を追加される。
ここで述べられるタイプＩＩＩコードの追加機能は、こ
れらの追加された要素に起因する。
ク・マトリクスＨは、サブマトリクスの第１行内のＭ×
Ｍ単位マトリクスをｂ×ｂ単位マトリクスにより置換し
（ここでＭ＋１≦ｂ＜２M−１） 、Ｍ×Ｍゼロ・マトリ
クスをＭ×ｂゼロ・マトリクスにより置換し、最後にＭ
×ＭマトリクスＴiをＴiマトリクスに列を追加したＭ×
ｂ拡大マトリクスにより置換することにより、Ｈ* マト
リクスから導出される。ここで拡大マトリクスの各追加
列はあるｊ（１≦ｊ≦ｂ）に対する多項式ｘjモジュロ
ｐ（ｘ）のベクトルである。既知の符号化方法によれ
ば、ｐ（ｘ）は２進数を元とする体上の原始２進多項式
である。所望のパリティ・チェック・マトリクスＨの結
果は、Ｓｂ列及びＭＰ＋（ｂ−Ｍ）行を有するマトリク
スである。このようにマトリクスＨはマトリクスＨ* に
対し、（ｂ−Ｍ）Ｓ列及び（ｂ−Ｍ）行を追加される。
ここで述べられるタイプＩＩＩコードの追加機能は、こ
れらの追加された要素に起因する。
【００１６】述べられるコードの所望される利点の１つ
は、復号化の容易性である。特に、入力コード・ベクト
ル及びパリティ・チェック・マトリクスから計算される
シンドロームがオール０のベクトルであれば、エラー指
示は提供されない。しかしながら、シンドロームがオー
ル０のベクトルでない場合には、シンドロームはマトリ
クスＨの全てのＳｂ列に対応する列ベクトルｉと比較さ
れる。シンドロームが丁度Ｈの列ｉと同一の場合、コー
ドワードのビットｉがエラーであり、それによりビット
ｉがビット反転により訂正される。従って、訂正回路は
典型的には、その出力部分に条件インバータまたは排他
的論理和ゲートを含む。更に、非ヌルのシンドロームが
Ｈのどの列にも一致しないことがわかると、訂正不能な
エラーがメモリ・アレイから受信されたコードワード内
に存在する指示が提供される。
は、復号化の容易性である。特に、入力コード・ベクト
ル及びパリティ・チェック・マトリクスから計算される
シンドロームがオール０のベクトルであれば、エラー指
示は提供されない。しかしながら、シンドロームがオー
ル０のベクトルでない場合には、シンドロームはマトリ
クスＨの全てのＳｂ列に対応する列ベクトルｉと比較さ
れる。シンドロームが丁度Ｈの列ｉと同一の場合、コー
ドワードのビットｉがエラーであり、それによりビット
ｉがビット反転により訂正される。従って、訂正回路は
典型的には、その出力部分に条件インバータまたは排他
的論理和ゲートを含む。更に、非ヌルのシンドロームが
Ｈのどの列にも一致しないことがわかると、訂正不能な
エラーがメモリ・アレイから受信されたコードワード内
に存在する指示が提供される。
【００１７】
【実施例】本発明の理解のために、タイプＩＩＩコード
の構成は、その構成に関し、小サブブロック・サイズの
任意のタイプＩＩコードから展開される。エラー訂正コ
ードの設計において使用される既知の記述に従い、
（Ｎ、Ｋ）コードはコード・ベクトルの長さを表すＮビ
ット、及びコード内に存在する合計Ｋビットの情報を有
するコードである。こうしたコードは典型的にはＮ列及
びＮ−Ｋ行のパリティ・チェック・マトリクスを有す
る。Ｎ−Ｋは有効なチェック・ビット数を表す。特に、
１サブブロック当たり３ビットのサブブロック・サイズ
を有する（３０、２１）タイプＩＩコード（３０合計ビ
ット、２１情報ビット、９チェック・ビット）が、１サ
ブブロック当たり４ビットのサブブロック・サイズを有
する（４０、３０）タイプＩＩＩコードに変換される。
しかしながら、チェック・ビット及び情報ビットの区別
は、厳密には、パリティ・チェック・マトリクスが既約
梯形正準形で表現される、すなわち先行単位マトリクス
をその最左端列に有する場合にのみ意味がある。しかし
ながら、単位マトリクスをパリティ・チェック・マトリ
クスの様々な列に分散することも可能である。コードま
たはその実施の特性に影響することなく、パリティ・チ
ェック・マトリクス内のこうした入替えは、単にコード
内のビット位置の異なるマッピングに対応する。
の構成は、その構成に関し、小サブブロック・サイズの
任意のタイプＩＩコードから展開される。エラー訂正コ
ードの設計において使用される既知の記述に従い、
（Ｎ、Ｋ）コードはコード・ベクトルの長さを表すＮビ
ット、及びコード内に存在する合計Ｋビットの情報を有
するコードである。こうしたコードは典型的にはＮ列及
びＮ−Ｋ行のパリティ・チェック・マトリクスを有す
る。Ｎ−Ｋは有効なチェック・ビット数を表す。特に、
１サブブロック当たり３ビットのサブブロック・サイズ
を有する（３０、２１）タイプＩＩコード（３０合計ビ
ット、２１情報ビット、９チェック・ビット）が、１サ
ブブロック当たり４ビットのサブブロック・サイズを有
する（４０、３０）タイプＩＩＩコードに変換される。
しかしながら、チェック・ビット及び情報ビットの区別
は、厳密には、パリティ・チェック・マトリクスが既約
梯形正準形で表現される、すなわち先行単位マトリクス
をその最左端列に有する場合にのみ意味がある。しかし
ながら、単位マトリクスをパリティ・チェック・マトリ
クスの様々な列に分散することも可能である。コードま
たはその実施の特性に影響することなく、パリティ・チ
ェック・マトリクス内のこうした入替えは、単にコード
内のビット位置の異なるマッピングに対応する。
【００１８】議論を始めるための基本コードとして、図
１は（３０、２１）タイプＩＩReed-Solomon コードに
対応するパリティ・チェック・マトリクスを表す。各記
号Ｉ3は３×３単位サブマトリクスを表す。各記号Ｏ3
は全要素が０の３×３マトリクスを表す。マトリクスＴ
i はコンパニオン・マトリクスＴの様々な累乗を表す。
Ｔのこれらの累乗は、図２により詳細に示されている。
この例の目的のためだけに対応して、マトリクスＴは３
次の原始多項式に関連するコンパニオン・マトリクスで
ある。例えば、ｐ（ｘ）＝１＋Ｘ＋Ｘ3 である。マトリ
クスＴの左下部分は標準の２×２単位サブマトリクスで
ある。最右端列に相当するＴの最後の列は、原始多項式
の係数をリストし、低位の係数がＴの最上行の近くにリ
ストされ、最上位の係数はリストされる必要はない。こ
れはこの場合はＸ3 の係数に相当する。
１は（３０、２１）タイプＩＩReed-Solomon コードに
対応するパリティ・チェック・マトリクスを表す。各記
号Ｉ3は３×３単位サブマトリクスを表す。各記号Ｏ3
は全要素が０の３×３マトリクスを表す。マトリクスＴ
i はコンパニオン・マトリクスＴの様々な累乗を表す。
Ｔのこれらの累乗は、図２により詳細に示されている。
この例の目的のためだけに対応して、マトリクスＴは３
次の原始多項式に関連するコンパニオン・マトリクスで
ある。例えば、ｐ（ｘ）＝１＋Ｘ＋Ｘ3 である。マトリ
クスＴの左下部分は標準の２×２単位サブマトリクスで
ある。最右端列に相当するＴの最後の列は、原始多項式
の係数をリストし、低位の係数がＴの最上行の近くにリ
ストされ、最上位の係数はリストされる必要はない。こ
れはこの場合はＸ3 の係数に相当する。
【００１９】図１に示されるタイプＩＩコードの構造の
結果、このコードのパリティ・チェック・マトリクスは
Ｓ個のサブマトリクスの列を含み、各サブマトリクスは
Ｍ×Ｍマトリクスである。この構成では、１サブブロッ
ク当たりＭビットによる合計Ｓ個のサブブロックが存在
し、合計ＳＭビットを含む。図１のチェック・マトリク
スに表されるコードに適用されるように、ビット位置の
合計数すなわちＨIIの列の数ＮはＳＭに等しく、ここで
Ｓはサブブロックの数であり、Ｍは１サブブロック当た
りのビット数である。同様に、ＨII内には（Ｎ−Ｋ）行
が存在し、この数は１サブブロック当たりのビット数の
Ｐ倍であり、従ってＮ−Ｋ＝ＰＭとなる。ここで表され
また議論される特定のタイプＩＩコードにおいては、Ｎ
＝３０、Ｓ＝１０、Ｍ＝３、及びＰ＝３である。従っ
て、Ｎ−Ｋ＝９、またＫ＝２１である。更に図１で示さ
れるコードは、図３で明示的に展開されるように、Reed
-Solomonコードとして一般的に記述することができる。
結果、このコードのパリティ・チェック・マトリクスは
Ｓ個のサブマトリクスの列を含み、各サブマトリクスは
Ｍ×Ｍマトリクスである。この構成では、１サブブロッ
ク当たりＭビットによる合計Ｓ個のサブブロックが存在
し、合計ＳＭビットを含む。図１のチェック・マトリク
スに表されるコードに適用されるように、ビット位置の
合計数すなわちＨIIの列の数ＮはＳＭに等しく、ここで
Ｓはサブブロックの数であり、Ｍは１サブブロック当た
りのビット数である。同様に、ＨII内には（Ｎ−Ｋ）行
が存在し、この数は１サブブロック当たりのビット数の
Ｐ倍であり、従ってＮ−Ｋ＝ＰＭとなる。ここで表され
また議論される特定のタイプＩＩコードにおいては、Ｎ
＝３０、Ｓ＝１０、Ｍ＝３、及びＰ＝３である。従っ
て、Ｎ−Ｋ＝９、またＫ＝２１である。更に図１で示さ
れるコードは、図３で明示的に展開されるように、Reed
-Solomonコードとして一般的に記述することができる。
【００２０】本発明によれば、一般的に図４に示される
形式のタイプＩＩコードが変更され、タイプＩＩＩコー
ドを記述する新たなパリティ・チェック・マトリクスを
生成する。特にＨIIの第１行内のＳ個の単位マトリクス
が拡大され、ｂ×ｂ単位サブマトリクスを形成する（図
５参照）。ここでｂはＭよりも大きな整数であり、２M
−１よりも小さな整数である。従って、使用される構成
手順により、コード・ベクトル成分の数が（ｂ−Ｍ）Ｓ
だけ増加される。この例では、Ｓ＝１０は元のコード内
のサブブロックの数に対応する。
形式のタイプＩＩコードが変更され、タイプＩＩＩコー
ドを記述する新たなパリティ・チェック・マトリクスを
生成する。特にＨIIの第１行内のＳ個の単位マトリクス
が拡大され、ｂ×ｂ単位サブマトリクスを形成する（図
５参照）。ここでｂはＭよりも大きな整数であり、２M
−１よりも小さな整数である。従って、使用される構成
手順により、コード・ベクトル成分の数が（ｂ−Ｍ）Ｓ
だけ増加される。この例では、Ｓ＝１０は元のコード内
のサブブロックの数に対応する。
【００２１】更にｂ＝Ｍ＋１の場合に対応して、変更が
元々与えられるタイプＩＩパリティ・チェック・マトリ
クスの他の行に対して実行される。特に、Ｍ×Ｍゼロ・
マトリクスのサイズが０の１列を追加することにより増
加され、Ｍ行及び（Ｍ＋１）列を有するゼロ・マトリク
スが生成される。最後に、Ｔコンパニオン・マトリクス
の種々の累乗を表すマトリクスＴi が最右端列ベクトル
を追加することにより変更され、各マトリクスＴi はＭ
個の成分を追加される。しかしながら、（この場合）ｉ
は０乃至５まで変化するので、ｉの値に依存して異なる
列が追加される。一般に、各マトリクスＴi はＭ×ｂマ
トリクスに変換され、そのｊ番目の列は多項式ｘi+j-1
モジュロｐ（ｘ）のベクトルである。これは単一項多項
式ｘi+j-1が前述の原始多項式ｐ（ｘ）により除算さ
れ、対応する剰余多項式が生成されることを意味する。
この剰余多項式の係数は、前述のように、拡大Ｔi マト
リクス（図６のＡＵＧ（Ｔi ））のセットを生成するた
めに使用される。構成されるタイプＩＩＩコードに対応
して、マトリクスＴの拡大が図６に示されるように発生
し、拡大は上述の意味において記号"ＡＵＧ"により示さ
れる。また、本発明のコード生成アプローチでは、混乱
を回避するため、Ｍ×ＭマトリクスＴ0 はここでは一般
にＭ×Ｍ単位マトリクスとして定義される。従って、図
２、図３、図６及び図７の比較からも明らかなように、
タイプＩＩパリティ・チェック・マトリクスの第２行以
降の行にあるＭ×Ｍ単位マトリクスは、Ｍ×ｂ拡大マト
リクスＡＵＧ（Ｔ 0 ）に変換される。
元々与えられるタイプＩＩパリティ・チェック・マトリ
クスの他の行に対して実行される。特に、Ｍ×Ｍゼロ・
マトリクスのサイズが０の１列を追加することにより増
加され、Ｍ行及び（Ｍ＋１）列を有するゼロ・マトリク
スが生成される。最後に、Ｔコンパニオン・マトリクス
の種々の累乗を表すマトリクスＴi が最右端列ベクトル
を追加することにより変更され、各マトリクスＴi はＭ
個の成分を追加される。しかしながら、（この場合）ｉ
は０乃至５まで変化するので、ｉの値に依存して異なる
列が追加される。一般に、各マトリクスＴi はＭ×ｂマ
トリクスに変換され、そのｊ番目の列は多項式ｘi+j-1
モジュロｐ（ｘ）のベクトルである。これは単一項多項
式ｘi+j-1が前述の原始多項式ｐ（ｘ）により除算さ
れ、対応する剰余多項式が生成されることを意味する。
この剰余多項式の係数は、前述のように、拡大Ｔi マト
リクス（図６のＡＵＧ（Ｔi ））のセットを生成するた
めに使用される。構成されるタイプＩＩＩコードに対応
して、マトリクスＴの拡大が図６に示されるように発生
し、拡大は上述の意味において記号"ＡＵＧ"により示さ
れる。また、本発明のコード生成アプローチでは、混乱
を回避するため、Ｍ×ＭマトリクスＴ0 はここでは一般
にＭ×Ｍ単位マトリクスとして定義される。従って、図
２、図３、図６及び図７の比較からも明らかなように、
タイプＩＩパリティ・チェック・マトリクスの第２行以
降の行にあるＭ×Ｍ単位マトリクスは、Ｍ×ｂ拡大マト
リクスＡＵＧ（Ｔ 0 ）に変換される。
【００２２】本発明により実行される一般的な生成方法
によれば、（Ｍ×Ｍ）サブマトリクスのＳ列及びＰ行を
有するタイプＩＩパリティ・チェック・マトリクスが、
Ｓｂ列及びＭＰ＋（ｂ−Ｍ）行の２進フィールド要素を
有するマトリクスに変換される。その第１行には、ｂ×
ｂ単位マトリクスがＳ列に配列される。ほぼ同様に、他
の（Ｐ−１）行のサブマトリクスがＭ×ｂサブマトリク
スに変換され、拡大（Ｍからｂへの列数の増加）が上述
のように実行される。従って、本発明で実行される変換
により、Ｎ＝ＳＭ列及びＰＭ＝（Ｎ−Ｋ）行のマトリク
スが、Ｓｂ列及びＭＰ＋（ｂ−Ｍ）行を有するタイプＩ
ＩＩコードに対応するパリティ・チェック・マトリクス
に変換される。これが図５に表される。
によれば、（Ｍ×Ｍ）サブマトリクスのＳ列及びＰ行を
有するタイプＩＩパリティ・チェック・マトリクスが、
Ｓｂ列及びＭＰ＋（ｂ−Ｍ）行の２進フィールド要素を
有するマトリクスに変換される。その第１行には、ｂ×
ｂ単位マトリクスがＳ列に配列される。ほぼ同様に、他
の（Ｐ−１）行のサブマトリクスがＭ×ｂサブマトリク
スに変換され、拡大（Ｍからｂへの列数の増加）が上述
のように実行される。従って、本発明で実行される変換
により、Ｎ＝ＳＭ列及びＰＭ＝（Ｎ−Ｋ）行のマトリク
スが、Ｓｂ列及びＭＰ＋（ｂ−Ｍ）行を有するタイプＩ
ＩＩコードに対応するパリティ・チェック・マトリクス
に変換される。これが図５に表される。
【００２３】この変換例から生じるパリティ・チェック
・マトリクスが、その２進形式により図７に示され、Ｈ
III '' として定義される。これは４０＝１０×４列、及
び１０＝４＋（３−１）×３＝３×３＋（４−３）行の
マトリクスである。図７の破線は説明の都合上描かれて
おり、特に全体的なパリティ・チェック・マトリクスを
構成するサブマトリクスを詳細に示すことを目的とす
る。このマトリクスは図８に示されるマトリクスＨopt
を形成するために、更に行オペレーションにより変換さ
れる。
・マトリクスが、その２進形式により図７に示され、Ｈ
III '' として定義される。これは４０＝１０×４列、及
び１０＝４＋（３−１）×３＝３×３＋（４−３）行の
マトリクスである。図７の破線は説明の都合上描かれて
おり、特に全体的なパリティ・チェック・マトリクスを
構成するサブマトリクスを詳細に示すことを目的とす
る。このマトリクスは図８に示されるマトリクスＨopt
を形成するために、更に行オペレーションにより変換さ
れる。
【００２４】タイプＩＩＩコードのチェック・ビット及
びシンドローム・ビットは、パリティ・チェック・マト
リクスの行ベクトルにより指定されるデータ・ビットに
対する排他的論理和演算により生成される。これは他の
タイプの２進コードに対して実行される通常の手順と同
じである。一例として、図８のパリティ・チェック・マ
トリクスにより選択される１５個の情報ビット８、１
２、１４・・・３６、３７を受け取って、チェック・ビ
ット１を生成する排他的論理和（ＸＯＲ）ツリーを図９
に示す。
びシンドローム・ビットは、パリティ・チェック・マト
リクスの行ベクトルにより指定されるデータ・ビットに
対する排他的論理和演算により生成される。これは他の
タイプの２進コードに対して実行される通常の手順と同
じである。一例として、図８のパリティ・チェック・マ
トリクスにより選択される１５個の情報ビット８、１
２、１４・・・３６、３７を受け取って、チェック・ビ
ット１を生成する排他的論理和（ＸＯＲ）ツリーを図９
に示す。
【００２５】本発明の特徴の１つは、復号化の実行の相
対的な容易性である。特に、シンドローム・ビットが生
成されると（図１０のステップ１０参照）、次にシンド
ロームがヌルかどうかが判断される（ステップ２０）。
すなわち、オール０のベクトルかどうかがチェックされ
る。肯定の場合、エラー指示は提供されず（ステップ３
０）、受信される入力シーケンスが正しいシーケンスの
ビットとして解釈される。
対的な容易性である。特に、シンドローム・ビットが生
成されると（図１０のステップ１０参照）、次にシンド
ロームがヌルかどうかが判断される（ステップ２０）。
すなわち、オール０のベクトルかどうかがチェックされ
る。肯定の場合、エラー指示は提供されず（ステップ３
０）、受信される入力シーケンスが正しいシーケンスの
ビットとして解釈される。
【００２６】しかしながら、シンドローム・ビットがヌ
ルでない場合には、シンドロームがパリティ・チェック
・マトリクスの全ての列ベクトルと比較される（ステッ
プ４０）。次にパリティ・チェック・マトリクスの任意
の列がシンドロームに一致するかどうかが判断される
（ステップ５０）。一致が存在しない場合、訂正不能な
エラーが発生しており、この状況を示す信号が好適には
提供される（ステップ６０）。一致する列が見い出され
ると、訂正されたシーケンスを提供するために、対応す
る一致列のビットが反転される（ステップ７０）。しか
しながら、この訂正機能は単一ビット・エラーの訂正に
限られる。それにも関わらず、エラー訂正機能は上述の
タイプＩＩＩコードの機能である。
ルでない場合には、シンドロームがパリティ・チェック
・マトリクスの全ての列ベクトルと比較される（ステッ
プ４０）。次にパリティ・チェック・マトリクスの任意
の列がシンドロームに一致するかどうかが判断される
（ステップ５０）。一致が存在しない場合、訂正不能な
エラーが発生しており、この状況を示す信号が好適には
提供される（ステップ６０）。一致する列が見い出され
ると、訂正されたシーケンスを提供するために、対応す
る一致列のビットが反転される（ステップ７０）。しか
しながら、この訂正機能は単一ビット・エラーの訂正に
限られる。それにも関わらず、エラー訂正機能は上述の
タイプＩＩＩコードの機能である。
【００２７】図１１は、本発明の符号化方法及び装置を
メモリ・アレイ構造に関連する好適な実施例において利
用する場合を示す。典型的には、こうしたメモリ・アレ
イ構造１０は、個々のチップまたはチップ・アレイ１乃
至Ｓを含む。こうしたチップは典型的には出力ラッチ１
５のセットを含み、これらはアレイに供給されるアドレ
ス信号に応答して提供されるメモリ内容を記憶する。特
に、図示のシステムでは、各チップは４つの信号（ｂ＝
４）をＥＣＣ回路１００に供給する。ＥＣＣ回路１００
については図１２で詳細に述べられる。各チップはこの
時ｂビットをＥＣＣ回路に提供すると表現され、ＥＣＣ
回路は合計Ｓｂビットを受信する。ＥＣＣ回路１００
は、必要に応じこれらのビットを訂正したり、訂正不能
エラー（ＵＥ）が発生したことを示したりする。
メモリ・アレイ構造に関連する好適な実施例において利
用する場合を示す。典型的には、こうしたメモリ・アレ
イ構造１０は、個々のチップまたはチップ・アレイ１乃
至Ｓを含む。こうしたチップは典型的には出力ラッチ１
５のセットを含み、これらはアレイに供給されるアドレ
ス信号に応答して提供されるメモリ内容を記憶する。特
に、図示のシステムでは、各チップは４つの信号（ｂ＝
４）をＥＣＣ回路１００に供給する。ＥＣＣ回路１００
については図１２で詳細に述べられる。各チップはこの
時ｂビットをＥＣＣ回路に提供すると表現され、ＥＣＣ
回路は合計Ｓｂビットを受信する。ＥＣＣ回路１００
は、必要に応じこれらのビットを訂正したり、訂正不能
エラー（ＵＥ）が発生したことを示したりする。
【００２８】図１０に表される方法を実行する装置が図
１２により詳細に表される。特に、メモリ・ラッチ１５
からの出力信号が、シンドローム発生器１１０に供給さ
れる。シンドローム発生を実行する特定の回路はＥＣＣ
技術では既知であるため、ここではそれらについて説明
しない。シンドロームはそれがヌル（すなわちオール
０）かどうかを判断するために、シンドローム・テスタ
１２０に供給される。肯定の場合、続く処理の結果発生
する反転を禁止するために、ヌル信号標識が（条件）イ
ンバータ１５０に供給される。シンドロームがヌルでな
い場合、比較回路１４０は処理される信号シーケンス内
の対応する一致位置を決定するために、タイプＩＩＩ符
号化パリティ・チェック・マトリクスの列をシンドロー
ムと比較する。一致すると見い出される列に対し、対応
する信号が条件インバータ１５０に供給される。インバ
ータは典型的には別の排他的論理和ゲートのアレイを含
む。こうしたゲートは"排他的論理和ゲート"として述べ
られるが、条件反転機能を実行する。エラー訂正オペレ
ーションは、出力ラッチ１５からのビット・シーケンス
の条件反転により実行される。それにも関わらず、シン
ドローム・テスタ１２０からのヌル信号は、エラーが発
生せずシンドロームがヌルの状況において、列一致信号
の供給を禁止するために使用される。これは典型的な状
況である。更に、訂正不能エラー信号を提供するように
動作する過剰一致テスタ１３０も提供される。これは例
えば、シンドロームに一致することが見い出される列数
が、ここで述べられるタイプＩＩＩ符号化機能の限界を
越える場合に発生する。また、シンドローム・テスタ１
２０から過剰一致テスタ１３０にヌル信号標識を供給す
ることにより、訂正不能エラー信号の生成を禁止するこ
とが可能である。
１２により詳細に表される。特に、メモリ・ラッチ１５
からの出力信号が、シンドローム発生器１１０に供給さ
れる。シンドローム発生を実行する特定の回路はＥＣＣ
技術では既知であるため、ここではそれらについて説明
しない。シンドロームはそれがヌル（すなわちオール
０）かどうかを判断するために、シンドローム・テスタ
１２０に供給される。肯定の場合、続く処理の結果発生
する反転を禁止するために、ヌル信号標識が（条件）イ
ンバータ１５０に供給される。シンドロームがヌルでな
い場合、比較回路１４０は処理される信号シーケンス内
の対応する一致位置を決定するために、タイプＩＩＩ符
号化パリティ・チェック・マトリクスの列をシンドロー
ムと比較する。一致すると見い出される列に対し、対応
する信号が条件インバータ１５０に供給される。インバ
ータは典型的には別の排他的論理和ゲートのアレイを含
む。こうしたゲートは"排他的論理和ゲート"として述べ
られるが、条件反転機能を実行する。エラー訂正オペレ
ーションは、出力ラッチ１５からのビット・シーケンス
の条件反転により実行される。それにも関わらず、シン
ドローム・テスタ１２０からのヌル信号は、エラーが発
生せずシンドロームがヌルの状況において、列一致信号
の供給を禁止するために使用される。これは典型的な状
況である。更に、訂正不能エラー信号を提供するように
動作する過剰一致テスタ１３０も提供される。これは例
えば、シンドロームに一致することが見い出される列数
が、ここで述べられるタイプＩＩＩ符号化機能の限界を
越える場合に発生する。また、シンドローム・テスタ１
２０から過剰一致テスタ１３０にヌル信号標識を供給す
ることにより、訂正不能エラー信号の生成を禁止するこ
とが可能である。
【００２９】上述から、有益なエラー訂正機構が一般に
提供され、特に、例えばチップなどのメモリ・アレイ構
造からの多重ビットの読出しが存在する半導体メモリ・
システムまたは他のメモリ・システムに従事するメモリ
・システム設計者に提供される。特に、本発明は単一サ
ブブロック・エラーの全ての組合わせを、別のサブブロ
ック内の単一ビット・エラーと一緒に実際に検出可能な
符号化方法を提供することが理解されよう。更に、本発
明はタイプＩＩＩコード（ここではこのように定義され
る）を提供し、これはタイプＩコードに対する要求より
も多いが、タイプＩＩコードに対する要求よりは少ない
チェック・ビット要求を有する。例えば、サブブロック
のビット数がｂ＝８ビットの１２８データ・ビットに対
し要求されるチェック・ビットの最小数は、タイプＩコ
ードでは１１ビットであり、タイプＩＩコードでは２４
ビットである。しかしながら、本発明によるタイプＩＩ
Ｉコードは１６チェック・ビットしか要求しない。従っ
て、メモリ・システム設計者は貴重な設計のトレード・
オフ機構を提供される。更に、このトレード・オフ機構
は、単一チップから複数ビットを読出すメモリ・システ
ムにおいて特に有益である。従って、ここで述べられる
コードは、多重ビット読出しメモリ・システムにおいて
見られる故障メカニズムに適応するエラー検出及び訂正
機能を提供する点で、有益な利点を提供する。
提供され、特に、例えばチップなどのメモリ・アレイ構
造からの多重ビットの読出しが存在する半導体メモリ・
システムまたは他のメモリ・システムに従事するメモリ
・システム設計者に提供される。特に、本発明は単一サ
ブブロック・エラーの全ての組合わせを、別のサブブロ
ック内の単一ビット・エラーと一緒に実際に検出可能な
符号化方法を提供することが理解されよう。更に、本発
明はタイプＩＩＩコード（ここではこのように定義され
る）を提供し、これはタイプＩコードに対する要求より
も多いが、タイプＩＩコードに対する要求よりは少ない
チェック・ビット要求を有する。例えば、サブブロック
のビット数がｂ＝８ビットの１２８データ・ビットに対
し要求されるチェック・ビットの最小数は、タイプＩコ
ードでは１１ビットであり、タイプＩＩコードでは２４
ビットである。しかしながら、本発明によるタイプＩＩ
Ｉコードは１６チェック・ビットしか要求しない。従っ
て、メモリ・システム設計者は貴重な設計のトレード・
オフ機構を提供される。更に、このトレード・オフ機構
は、単一チップから複数ビットを読出すメモリ・システ
ムにおいて特に有益である。従って、ここで述べられる
コードは、多重ビット読出しメモリ・システムにおいて
見られる故障メカニズムに適応するエラー検出及び訂正
機能を提供する点で、有益な利点を提供する。
【００３０】
【発明の効果】 以上説明したように、本発明によれば、
メモリ・アレイの信頼性を向上することができる 。
メモリ・アレイの信頼性を向上することができる 。
【図１】タイプＩＩコードに対応する典型的なReed-Sol
omonパリティ・チェック・マトリクスを示す図である。
omonパリティ・チェック・マトリクスを示す図である。
【図２】タイプＩＩパリティ・チェック・マトリクスを
２進形式で説明する、図１のマトリクスの代わりのコン
パニオン・マトリクスＴ及びその種々の累乗を示す図で
ある。
２進形式で説明する、図１のマトリクスの代わりのコン
パニオン・マトリクスＴ及びその種々の累乗を示す図で
ある。
【図３】図２に示されるＴの累乗を図１のマトリクス構
造に代用した結果を表す図である。
造に代用した結果を表す図である。
【図４】タイプＩＩパリティ・チェック・マトリクスを
その種々のサブ構造の点から示した全体構造及びサイズ
要求を示す図である。
その種々のサブ構造の点から示した全体構造及びサイズ
要求を示す図である。
【図５】本発明によるタイプＩＩＩコードのパリティ・
チェック・マトリクス構造を表す図である。
チェック・マトリクス構造を表す図である。
【図６】原始多項式ｐ（ｘ）＝１＋ｘ＋ｘ3 に関連する
コンパニオン・マトリクスＴに対応する種々の拡大マト
リクスを表す図である。
コンパニオン・マトリクスＴに対応する種々の拡大マト
リクスを表す図である。
【図７】（４０、３０）タイプＩＩＩコードに対応する
典型的なパリティ・チェック・マトリクスを表す図であ
る。
典型的なパリティ・チェック・マトリクスを表す図であ
る。
【図８】マトリクス内で発生する２進数の数を減らし最
適化を計った以外は図７と同じ形式の２進パリティ・チ
ェック・マトリクスを表す図である。
適化を計った以外は図７と同じ形式の２進パリティ・チ
ェック・マトリクスを表す図である。
【図９】図８のパリティ・チェック・マトリクスに関連
するチェック・ビット１に対応する排他的論理和ツリー
を表す図である。
するチェック・ビット１に対応する排他的論理和ツリー
を表す図である。
【図１０】本発明によるタイプＩＩＩコード化方法によ
り符号化されるシーケンスに関連するエラーを検出及び
訂正するためのステップを表す流れ図である。
り符号化されるシーケンスに関連するエラーを検出及び
訂正するためのステップを表す流れ図である。
【図１１】メモリ・システム内における本発明のアプリ
ケーションを表すブロック図である。
ケーションを表すブロック図である。
【図１２】タイプＩＩＩ符号化方法によりエラー訂正及
び検出を実行する装置を表すブロック図である。
び検出を実行する装置を表すブロック図である。
１０ メモリ・アレイ構造 １５ 出力ラッチ、メモリ・ラッチ １００ ＥＣＣ回路 １１０ シンドローム発生器 １２０ シンドローム・テスタ １３０ 過剰一致テスタ １４０ 比較回路 １５０ 条件インバータ
Claims (2)
- 【請求項１】各々がｂビットの複数のサブブロックに分
けられるブロック形式の２進データの符号化方法であっ
て、前記２進データを、ブロック内の単一ビット・エラーの
訂正、ブロック内の２ビット・エラーの検出、単一サブ
ブロック・エラーの検出、並びに単一サブブロック・エ
ラー及び別の単一ビット位置に生じたエラーの同時検出
が可能な第１のコードを表す第１の２進パリティ・チェ
ック・マトリクスにより規定される符号化回路に供給す
るステップと 、前記符号化回路でチェック・ビットを生成するステップ
とを具備し 、前記第１のマトリクスは、単一ビット・エラーの訂正、
２ビット・エラーの検出、単一サブブロック・エラーの
訂正及びダブル・サブブロック・エラーの検出が可能な
第２のコードを表す第２のパリティ・チェック・マトリ
クスから導出され、該第２のマトリクスは、Ｍ×Ｍサブ
マトリクス（ここでＭ＋１≦ｂ＜２ M −１）を複数の行
及び列に配列し、その第１行がＭ×Ｍ単位マトリクスで
あり、他の行のＭ×ＭマトリクスはＭ×Ｍゼロ・マトリ
クス及びＭ×ＭマトリクスＴ i を含み（ここでｉは負で
ない指数を示し、Ｔはガロア体ＧＦ（２）上のＭ次の原
始多項式ｐ（ｘ）に関連するコンパニオン・マトリクス
であり、Ｔ 0 は単位マトリクスである）、前記第１のマ
トリクスの第１行においては前記Ｍ×Ｍ単位マトリクス
がｂ×ｂ単位マトリクスにより置換され、前記第１のマ
トリクスの第２行以降の行においては前記Ｍ×Ｍゼロ・
マトリクスがＭ×ｂゼロ・マトリクスにより置換され、
且つ前記Ｍ×ＭマトリクスＴ i がＭ×ｂ拡大マトリクス
により置換される（ここで該拡大マトリクスのｊ番目の
列は多項式ｘ i+j-1 モジュロｐ（ｘ）のベクトルであ
る）ことを特徴とする 、符号化方法 。 - 【請求項２】各々がｂビット幅のサブブロック信号を生
成するＳ個のメモリ素子と、前記メモリ素子からＳｂビットのブロック信号を受信
し、ブロック内の単一ビット・エラーの訂正、ブロック
内の２ビット・エラーの検出、単一サブブロック・エラ
ーの検出、並びに単一サブブロック・エラー及び別の単
一ビット位置に生じたエラーの同時検出が可能なタイプ
ＩＩＩコードのパリティ・チェック・マトリクスに従っ
て構成されたエラー検出訂正回路と 、を含むメモリ・システム 。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/087,442 US5425038A (en) | 1993-07-02 | 1993-07-02 | Error plus single bit error detection |
| US087442 | 1993-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736717A JPH0736717A (ja) | 1995-02-07 |
| JP2589957B2 true JP2589957B2 (ja) | 1997-03-12 |
Family
ID=22205224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122178A Expired - Lifetime JP2589957B2 (ja) | 1993-07-02 | 1994-06-03 | 単一サブブロック・エラーと単一ビット・エラー検出のための符号化方法及びメモリ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5425038A (ja) |
| JP (1) | JP2589957B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956351A (en) * | 1997-04-07 | 1999-09-21 | International Business Machines Corporation | Dual error correction code |
| US6307899B1 (en) * | 1998-06-16 | 2001-10-23 | Ameritech Corporation | Method and system for optimizing coding gain |
| FR2799592B1 (fr) * | 1999-10-12 | 2003-09-26 | Thomson Csf | Procede de construction et de codage simple et systematique de codes ldpc |
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| US6968491B1 (en) * | 2002-04-08 | 2005-11-22 | Sanera Systems Inc. | Generating a check matrix for error correction |
| US7103818B2 (en) * | 2002-09-30 | 2006-09-05 | Mitsubishi Electric Research Laboratories, Inc | Transforming generalized parity check matrices for error-correcting codes |
| US7530008B2 (en) * | 2003-08-08 | 2009-05-05 | Sun Microsystems, Inc. | Scalable-chip-correct ECC scheme |
| US7788567B1 (en) | 2003-11-18 | 2010-08-31 | Apple Inc. | Symbol encoding for tolerance to single byte errors |
| US7243293B2 (en) * | 2003-12-23 | 2007-07-10 | International Business Machines Corporation | (18, 9) Error correction code for double error correction and triple error detection |
| US7171591B2 (en) * | 2003-12-23 | 2007-01-30 | International Business Machines Corporation | Method and apparatus for encoding special uncorrectable errors in an error correction code |
| KR100634414B1 (ko) * | 2004-09-06 | 2006-10-16 | 삼성전자주식회사 | 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법 |
| US7934147B2 (en) * | 2005-08-03 | 2011-04-26 | Qualcomm Incorporated | Turbo LDPC decoding |
| US8196025B2 (en) | 2005-08-03 | 2012-06-05 | Qualcomm Incorporated | Turbo LDPC decoding |
| WO2007019187A2 (en) * | 2005-08-03 | 2007-02-15 | Novowave, Inc. | Systems and methods for a turbo low-density parity-check decoder |
| DE102009031310B4 (de) * | 2008-07-24 | 2019-12-19 | Atmel Corp. | Speichersystem, Leseverstärker, Verwendung und Verfahren zur Fehlerdetektion mittels Parity-Bits eines Blockcodes |
| KR20120059806A (ko) * | 2010-12-01 | 2012-06-11 | 한국전자통신연구원 | 에러 정정 부호의 생성방법, 복호 방법 및 그 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464753A (en) * | 1981-12-30 | 1984-08-07 | International Business Machines Corporation | Two bit symbol SEC/DED code |
| FR2582888B1 (fr) * | 1985-05-30 | 1987-08-21 | Dornstetter Jean Louis | Procede de transmission, avec possibilite de correction de paquets d'erreurs, de messages d'information et dispositifs de codage et de decodage pour la mise en oeuvre de ce procede. |
| JPS6250943A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 記憶装置 |
| JPS6279530A (ja) * | 1985-10-03 | 1987-04-11 | Fujitsu Ltd | 誤り訂正・検出装置 |
| US4998253A (en) * | 1988-03-11 | 1991-03-05 | Kokusai Denshin Denwa Co., Ltd. | Syndrome sequential decoder |
| FR2646975B1 (fr) * | 1989-05-10 | 1991-08-30 | Schlumberger Ind Sa | Generateur de donnees numeriques |
-
1993
- 1993-07-02 US US08/087,442 patent/US5425038A/en not_active Expired - Fee Related
-
1994
- 1994-06-03 JP JP6122178A patent/JP2589957B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736717A (ja) | 1995-02-07 |
| US5425038A (en) | 1995-06-13 |
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