JPH0449139B2 - - Google Patents

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JPH0449139B2
JPH0449139B2 JP58146803A JP14680383A JPH0449139B2 JP H0449139 B2 JPH0449139 B2 JP H0449139B2 JP 58146803 A JP58146803 A JP 58146803A JP 14680383 A JP14680383 A JP 14680383A JP H0449139 B2 JPH0449139 B2 JP H0449139B2
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JP
Japan
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syndrome
vector
error
matrix
bit
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JP58146803A
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Chen Chinnrongu
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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  • Detection And Correction Of Errors (AREA)

Description

【発明の詳細な説明】
〔本発明の技術的分野〕 本発明はメモリ・アレイにおける二重エラーの
訂正ならびに三重エラーおよびパツケージ・エラ
ーの検出のためのエラー訂正システムに係る。 〔本発明の背景〕 二重エラー訂正および三重エラー検出（DEC
−TED）コードは広く知られたBCH符号化理論
（W.W.Peterson and E.J.Weldon、Jr.、“Error
Correcting Codes、”1972、MIT Press参照）に
基づいて作成可能である。BCHコードを作成す
るには、αを有限体GF（2mの原始元とし、かつｎ
＝2m−１とする。もし、GF（2m）の元が２進ｍ重
として表現されれば、長さｎのDEC−TED
BCHコードは下記のパリテイ検査マトリツクス
を有するコードとして定義可能である： Ｈ＝１ １ １ １ １ １ α α2…αi …αn-1 １ α3 α6 α3i α3(n-1) (1) このコードの検査ピツトの数γおよびデータ・
ビツトの数ｋはそれぞれ、2m＋１およびｎ−2m
−１である。もし、128データ・ビツトがこのコ
ードによつて保護されることになれば、ｍは８以
上でなければならないことは明白である。ｍ＝８
とすれば、ｎ＝255、ｋ＝238およびγ＝17を有す
る（255、238）DEC−TED BCHコードが得ら
れる。 BCHコードのパリテイ検査マトリツクスから
データ・ビツト列を削除することによつて希望す
る長さまでBCHコードを短縮することができる。
これを実行すると、前記(1)式のマトリツクスＨに
よつて定義された（255、238）DEC−TED
BCHコードから（145、128）に短縮されたDEC
−TED BCHコードを得ることができる。 検査ビツト数はまた、コード短縮プロセスで、
パリテイ検査マトリツクスの中の削除されるデー
タ・ビツト列を適切に選択することによつて減少
可能である。前記を行なう方法に関する本発明者
の論文“On Shortened Finite Geometry
Codes”が“Information and Control”、
April1972の216頁以下に記載されている。式(1)の
パリテイ検査にマトリツクスＨにこの論文に記載
された方法を使用するには： (a) パリテイ検査マトリツクスＨに基本行オペレ
ーシヨン（W.W.Peterson and E.J.Weldon、
Jr.、“Error Correcting Codes”、1972、MIT
Press参照）を適用する。H1を行オペレーシヨ
ン後のマトリツクスとし、ＶをH1の行ペクト
ルとする。 (b) H1から行ベクトルＶおよびＶの中の「１」
に対応する位置の列ベクトルを削除する。その
結果得られるマトリツクスは2m個の検査ビツ
トを有する短縮されたDEC−TEDコードのパ
リテイ検査マトリツクスである。 もし、ｍが偶数ならば、マトリツクスＨに基本
行オペレーシヨンを適用することによつて常に、
2m-1−2m/2−１）個の１を含む行ベクトルが得ら
れる。前記短縮構成を適用することによつて、 ｎ＝2m-1＋2m/2、γ＝2m、を有するDEC−TED
コードが作成可能である。もし、ｍが奇数なら
ば、マトリツクスＨに基本オペレーシヨンを適用
することによつて、 （2m-1−2(m-1)/2−１）個の１を含む行ベクトル
が得られ、ｎ＝2m-1＋2(m-1)/2、γ＝2mを有する
DEC−TEDコードが作成可能である。 〔本発明の概要〕 本発明に従つて生成された、（144、128）コー
ドのマトリツクスを第１表に示す。
【表】 各々の列はコード・ワードの１ビツト位置を表わ
す。列の間の縦線はパツケージの境界を表わす。
すなわち、144ビツトのコード・ワードは９ビツ
トごとに異なるパツケージ上にある。（このＨの
形式はデータ経路の幅が９ビツトの倍数である場
合に使用するのに好都合である。）マトリツクス
Ｈの16行の各々にある２進数１は、エンコーダに
よつてどのビツトが排他的ORされ、128デー
タ・ビツトとともに記憶される16検査ビツトの１
つを生成するかを示す。ビツト位置１、10、19、
28、37、46、55、64、73、82、91、100、109、
118、127および136のビツトが検査ビツトである。
横線はコードが２つのデータ・ワードに分割可能
であることを表わす。 行および列の交換（swapping）を使用して４
ビツト位置／カードに再パツケージすると第２表
のＨマトリツクスが得られる。
〔実施例〕
第１図において、カードごとに４ビツト位置を
有する36枚のメモリ・カード１０Ａ上のメモリに
144ビツト・コード・ワードが記憶される。理由
については既に明白なように、144ビツト・コー
ド・ワードの中の16ビツトは検査ビツトであり、
128ビツトはデータ・ビツトである。 第２図において、従来の排他的OR符号化トリ
ー１２Ａが第１図のメモリに記憶されるパリテ
イ・ビツトを生成するのに使用される。この符号
化トリーは第２表のパリテイ・マトリツクスＨに
従つて構成される。例えば、カード３３の最初の
ビツト位置にある検査ビツトは前記マトリツクス
Ｈの最初の行で１を書込まれた全ビツト位置にあ
るデータの排他的ORである。もし、２入力の排
他的ORゲートが使用されれば、70個以下の排他
的ORゲートおよび７レベルの論理遅延を使用し
て各々の検査ビツトが生成される。 第３図において、シンドローム発生器１４Ａ
（から出力されるシンドロームＳ）の16のビツト
出力は論理的には、第１図に示すメモリ・カード
１０Ａから読出される144のデータおよび検査ビ
ツトの排他的ORである。シンドロームＳはま
た、受取られたコード・ワードとＨの積の結果と
して得られた16ビツトのベクトルとみなすことが
できる。更に、シンドロームＳは受取られた検査
ビツトと受取られたデータ・ビツトから生成され
た検査ビツトとの排多的ORである。 もし、シンドロームＳが全０のベクトルであれ
ば、該コード・ワードはエラーを含まない。もし
シンドロームＳが非０のベクトルであれば、シン
ドロームＳの最初の15ビツトはROM１８Ａの内
容をアクセスするアドレスとして使用される。シ
ンドロームＳは、単一エラーの場合は奇数個の１
を含み、二重エラーの場合は偶数個の１を含む。
従つて、ROM１８Ａでの解読に当つては、シン
ドロームＳを構成する16ビツトのうちの１ビツト
は冗長になるから使用されない。例えば、最初の
15ビツトだけで単一エラーのエラー位置または二
重エラーの一方のエラー位置を識別することがで
きる。この15ビツトは、第２表のマトリツクスＨ
の列ｉに対応するデータ・ビツトまたは検査ビツ
トと、最後の列に対応する検査ビツトとにエラー
が生じていた場合にのみ、前者だけの単一エラー
に対するものと同じになるが、いずれもマトリツ
クスＨの列ｉに対応するビツトにエラーが生じて
いるのであるから、エラー位置の識別という点で
は問題はない。ROM１８Ａの出力は15のシンド
ローム・ビツトによつてアクセスされた８ビツト
のベクトルＥ１である。ベクトルＥ１は全０のベ
クトルか、または第３表に示す８×144のマトリ
ツクスＭの列のベクトルである。 これらの列のベクトルは、式(1)のマトリツクス
Ｈの第２行の要素の部分集合を構成する。すなわ
ち、マトリツクスＭの各列は、有限体の原始元で
あるαのべきを表す。マトリツクスＭは、それと
その各列の３乗（式(1)のマトリツクスＨの第３行
参照）との行連結によつて生成されるマトリツク
スH′がDEC−TEDコードを定義するように選択
される。第２表のマトリツクスＨは、このH′の
最後の16列の逆行列とH′との積から得られる。
【表】 ROM１８Ａの非０項目は下記のアルゴリズム
によつて得られる： (a) マトリツクスＨ１の列ｉによつて指定された
アドレスに第３表のマトリツクスＭの列ｉのビ
ツト・パターンを書込む。ただし、Ｈ１は第２
表の最初の15行ベクトルによつて形成されたマ
トリツクスである。 (b) マトリツクスＨ１の列ｉおよび列ｊの排他的
ORによつて指定されたアドレスにマトリツク
スＭの列ｉのビツト・パターンを書込む。ただ
し、ｉ＜ｊであるものとする。 もし、ベクトルＥ１がこれらの非０項目の１つ
に等しく、かつＳ≠０ならば、ベクトルＥ１は
ROM３８Ａに供給され、ROM３８ＡはＥ１を
ガロア体の元から２進数列の数に変換する。この
２進数はデコーダ４０Ａに供給される。デコーダ
４０Ａはこの２進数によつてエラー・ビツトの１
つのアドレスを解読する。 更に、もしシンドロームＳが非０であれば、下
記の変換が行なわれる： E0＝Ｔ・St (2) ただし、StはＳの転置マトリツクスであり、Ｔ
は下記に示すマトリツクスである。 第４表 マトリツクスＴ １・・・１・111・・1111・ ・・・・・・・111・・・11・ ・・・・１・11・11・11・・ ・・・・111・・・・１・１・１ ・１・・１・・・１・１・１ ・・１・・・・・１・・・11・１・・・ ・・１・・11・・・・11・・・・・・１・
111・・11・１・・ マトリツクスＴは第３表に示したマトリツクス
Ｍの最後の16列に等しく、論理アレイ２０Ａによ
り実現される。論理アレイ２０Ａは、マトリツク
スＴの中の１を書込まれた位置に対応する位置に
排他的OR要素を有する。16ビツトの各シンドロ
ームＳが、論理アレイ２０Ａの列の１つをアクセ
スし、その結果として８ビツトのシンドローム
E0が論理アレイ２０Ａから読出される。 マトリツクスＭ、ＴおよびＨの数学的関係を下
記に示す： Ｍ＝Ｔ・Ｈ (3) ２つのエラーが生じた場合、h1およびh2を前記
第２表のＨの列とすれば、シンドロームはＳ＝h1
＋h2になる。変更されたシンドロームを次のよう
に定義する。 S′＝Ｔ・St (4) ただし、StはＳの転置マトリツクスである。
S′はＭのいずれかの列に等しい。Ｍの列はすべて
異なつているからエラー位置を示すのに使用可能
である。従つて、E1＝Ｔ・h1 tおよびE2＝Ｔ・h2 t
とすれば、S′＝Ｔ・St＝E1＋E2を得る。第１のエ
ラーE1はROM１８Ａから得られる。第２のエラ
ーE2はE1とS′の非他的ORによつて得られる。変
更されたシンドロームS′は論理アレイ２０Ａから
得られるE0である。 ROM１８および論理アレイ２０Ａの出力は
XOR回路２２Ａに供給され、XOR回路２２Ａは
ビツト位置対ビツト位置でE0とE1を排他的ORし
てE2を生成する。もし、E2が非０であり且つＳ
の重みが偶数であれば、E2はコード・ワードの
中のもう１つの訂正可能エラーを識別した後、
E1と同様に、ガロア体の元を２進数に変換する
コンバータすなわちROM４２Ａおよびデコーダ
４４Ａを使用してエラー・ビツト位置が解読され
る。 もし、Ｓが非０であり且つE1が全ベクトルで
あるか、またはE2が非０でありかつＳの重みが
奇数であれば、エラーは訂正不能エラーＵ(E)であ
る。２つの０検出回路２４Ａおよび２６Ａの出力
をAND回路２８ＡでANDすることによつて第１
のUE状態が検出される。０検出回路２４Ａはシ
ンドローム発生器１４Ａの出力をモニタし、他の
０検出回路２６ＡはROM１８Ａの出力をモニタ
する。非０のE2出力を検出する非０検出回路３
２Ａの出力と、シンドローム中のビツトの和が奇
数であるかどうかを決定するXOR回路３４Ａの
出力をANDするAND回路３０Ａによつて第２の
UE状態が検出される。２つのAND回路２８Ａお
よび３０Ａの出力はOR回路３６Ａに供給され、
OR回路３６ＡはUE出力信号を出力する。 エラーの生じた４ビツト・パツケージ、すなわ
ちメモリ・カード１０Ａを見つけるため、UE出
力信号によつてシンドロームＳが比較器４８Ａに
送られ、比較器４８Ａは各々のメモリ・カード１
０Ａの３ビツト・エラーに関する４つのシンドロ
ーム・パターンと各々のメモリ・カード１０Ａの
４ビツト・エラーに関する１つのシンドローム・
パターンとをシンドロームＳと比較する。比較器
４８Ａの出力はエラーを有するメモリ・カード１
０Ａのアドレスである。カード障害シンドローム
５０Ａは比較器４８Ａにハード的に結線される
か、または比較器４８Ａにソフトウエアとして供
給することができる。第５表は16ビツト・シンド
ロームの各々について列挙し、その右側に障害を
有するカードまたはパツケージの番号を示す。 勿論、複数のパツケージにわたる多重エラーの
場合もUE状態が検出される。その場合に、単一
パツケージに生じた多重エラーのシンドロームと
同じシンドロームが生じることがある。しかし、
よく知られているように、メモリ・エラーの性質
として、三重以上の多重エラーが複数のパツケー
ジにわたつて生じることは稀であり、多重エラー
が生じた場合には、特定のパツケージ中のアドレ
ス線や論理回路の故障による多重エラーを仮定し
て処理を進めた方が現実的である。そのようにし
て識別されたパツケージを交換してもなお同じよ
うな多重エラーが生じる場合、またはパツケージ
を識別できなかつた場合に、複数のパツケージに
わたる多重エラーを想定すればよい。 以上が本発明の実施例に関する説明であるが、
本実施例の中で多くの変更を行なうことができ
る。例えば、メモリ・カード１０のコード・ワー
ドのビツト位置の数を変更をすることができる。
【表】
【表】
【表】
【表】
【表】 【図面の簡単な説明】
第１図は本発明を使用するメモリの概要を示す
図、第２図は第１図に示すメモリのECCエンコ
ーダの概要を示す図、第３図は第１図に示すメモ
リのECCデコーダの概要ブロツク図である。 １０Ａ……メモリ・カード、１２Ａ……排他的
OR符号化トリー、１４Ａ……シンドローム発生
器、１６Ａ……シンドローム・デコーダ、１８Ａ
……ROM、２０Ａ……論理アレイ、２２Ａ……
XOR回路、２４Ａ，２６Ａ……０検出回路、２
８Ａ，３０Ａ……AND回路、３２Ａ……非０検
出回路、３４Ａ……XOR回路、３６Ａ……OR回
路、３８Ａ……ROM、４０Ａ……バイナリ・デ
コーダ、４２Ａ……ROM、４４Ａ……バイナ
リ・デコーダ、４８Ａ……比較器、５０Ａ……カ
ード障害シンドローム。

Claims (1)

  1. 【特許請求の範囲】 １ 二重エラー訂正及び三重エラー検出コードを
    用いたエラー訂正システムにおいて、 前記コードにより発生されたコード・ワードか
    らシンドロームを発生するシンドローム発生手段
    と、 このシンドローム発生手段からのシンドローム
    によりアクセスされ、前記シンドロームが非０値
    を有する場合、第１のエラーのビツト位置を識別
    する第１のベクトルE1を発生するテーブル手段
    と、 前記シンドロームに応答して、第２のベクトル
    E0＝TSt（ここでStはシンドロームＳの転置行列
    である）を発生する論理アレイ手段と、 前記第１のベクトルE1と前記第２のベクトル
    E0をビツト位置毎に排他的オアをとることによ
    り第２のエラーのビツト位置を識別する第３のベ
    クトルE2（この第３のベクトルE2が非０で、前記
    シンドロームＳの重みが偶数の場合）を発生する
    排他的オア手段と、 前記シンドロームＳ≠０及び前記第１のベクト
    ルE1＝０、又は前記第３のベクトルE2≠０及び
    前記シンドロームＳの重みが奇数の場合、訂正不
    可能エラー信号UEを出す訂正不可能エラー指示
    手段と、 前記第１のベクトルE1及び前記第３のベクト
    ルE2に応答して、前記第１及び第２のエラーの
    ビツト位置を識別する論理手段とを備えたことを
    特徴とするエラー訂正システム。
JP58146803A 1982-09-28 1983-08-12 エラ−訂正システム Granted JPS5960654A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US424940 1982-09-28
US06/424,940 US4509172A (en) 1982-09-28 1982-09-28 Double error correction - triple error detection code

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Publication Number Publication Date
JPS5960654A JPS5960654A (ja) 1984-04-06
JPH0449139B2 true JPH0449139B2 (ja) 1992-08-10

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ID=23684522

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Application Number Title Priority Date Filing Date
JP58146803A Granted JPS5960654A (ja) 1982-09-28 1983-08-12 エラ−訂正システム

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US (1) US4509172A (ja)
EP (1) EP0107038B1 (ja)
JP (1) JPS5960654A (ja)
DE (1) DE3380456D1 (ja)

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