JP2023045450A - シンドローム計算回路、誤り訂正回路およびメモリシステム - Google Patents

シンドローム計算回路、誤り訂正回路およびメモリシステム Download PDF

Info

Publication number
JP2023045450A
JP2023045450A JP2021153863A JP2021153863A JP2023045450A JP 2023045450 A JP2023045450 A JP 2023045450A JP 2021153863 A JP2021153863 A JP 2021153863A JP 2021153863 A JP2021153863 A JP 2021153863A JP 2023045450 A JP2023045450 A JP 2023045450A
Authority
JP
Japan
Prior art keywords
circuit
matrix
syndrome
error correction
error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021153863A
Other languages
English (en)
Inventor
浩典 内川
Hironori Uchikawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021153863A priority Critical patent/JP2023045450A/ja
Priority to US17/685,981 priority patent/US11711100B2/en
Publication of JP2023045450A publication Critical patent/JP2023045450A/ja
Priority to US18/330,669 priority patent/US20230318628A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/159—Remainder calculation, e.g. for encoding and syndrome calculation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/1177—Regular LDPC codes with parity-check matrices wherein all rows and columns have the same row weight and column weight, respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2735—Interleaver using powers of a primitive element, e.g. Galois field [GF] interleaver

Abstract

【課題】誤り訂正処理に用いるシンドロームの演算回路規模を低減する。【解決手段】シンドローム計算回路は、ガロア体から合成体への第１基底変換行列と、パリティ検査行列の少なくとも一部の第１の演算行列との積から得られる第２の演算行列の行列積演算を実行する第１行列積回路を含み、誤り訂正符号化された入力信号が第１行列積回路に入力され、入力信号について第２演算行列の行列積演算を実行した結果に基づくシンドロームを出力する。【選択図】図４

Description

本実施形態は、シンドローム計算回路、誤り訂正回路およびメモリシステムに関する。
誤り訂正する際、誤り訂正処理に用いるシンドロームをガロア体表現から合成体表現へ基底変換する技術がある。
米国特許７０８９２７６号
一つの実施形態は、誤り訂正処理に用いるシンドロームの演算回路規模を低減することを目的とする。
一つの実施形態によれば、シンドローム計算回路は、ガロア体から合成体への第１基底変換行列と、パリティ検査行列の少なくとも一部の第１の演算行列との積から得られる第２の演算行列の行列積演算を実行する第１行列積回路を含み、誤り訂正符号化された入力信号が第１行列積回路に入力され、入力信号について第２演算行列の行列積演算を実行した結果に基づくシンドロームを出力する。
第１の実施形態にかかるメモリシステムの構成の一例を示す図。 第１の実施形態にかかる符号化／復号部の機能構成の一例を示すブロック図。 第１の実施形態にかかる復号部の機能構成の一例を示すブロック図。 第１の実施形態にかかるシンドローム計算回路の回路図。 第１の実施形態にかかる誤り訂正制御処理手順を示す疑似コード。 比較例にかかるシンドローム計算回路の回路図。 ＸＯＲゲート数の比較表。 ＸＯＲ段数の比較表。 第２の実施形態にかかるシンドローム計算回路の回路図。 第２の実施形態にかかる誤り訂正制御処理手順を示す疑似コード。 比較例にかかるシンドローム計算回路の回路図。 ＸＯＲゲート数の比較表。 ＸＯＲ段数の比較表。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステムの概略構成例を示すブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能であり、図１ではホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のＮＡＮＤメモリ以外の記憶装置を用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。
メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよいし、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等であってもよい。
メモリコントローラ１０は、例えばＳｏＣ（Ｓｙｓｔｅｍ－Ｏｎ－ａ－Ｃｈｉｐ）として構成される半導体集積回路である。以下で説明するメモリコントローラ１０の各構成要素の動作の一部又は全部は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）がファームウエアを実行することによって実現されてもよいし、ハードウエアで実現されてもよい。
メモリコントローラ１０は、ホスト３０からの書き込み要求に従って不揮発性メモリ２０への書き込みを制御する。また、メモリコントローラ１０は、ホスト３０からの読み出し要求に従って不揮発性メモリ２０からの読み出しを制御する。メモリコントローラ１０は、ホストＩ／Ｆ（ホストインタフェース）１５、メモリＩ／Ｆ（メモリインタフェース）１３、制御部１１、符号化／復号部（コーデック）１４、および、データバッファ１２を備える。ホストＩ／Ｆ１５、メモリＩ／Ｆ１３、制御部１１、符号化／復号部１４、および、データバッファ１２は、内部バス１６で相互に接続されている。
ホストＩ／Ｆ１５は、ホスト３０との間のインタフェース規格に従った処理を実施し、ホスト３０から受信した要求、書き込み対象のユーザデータなどを内部バス１６に出力する。また、ホストＩ／Ｆ１５は、不揮発性メモリ２０から読み出されて復元されたユーザデータ、制御部１１からの応答などをホスト３０へ送信する。
メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０への書き込み処理を行う。また、メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０からの読み出し処理を行う。
データバッファ１２は、メモリコントローラ１０がホスト３０から受信したユーザデータを不揮発性メモリ２０へ記憶するまでに一時記憶する。また、データバッファ１２は、不揮発性メモリ２０から読み出したユーザデータをホスト３０へ送信するまでに一時記憶する。データバッファ１２には、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリを用いることができる。
制御部１１は、メモリシステム１の各構成要素を統括的に制御する。制御部１１は、ホスト３０からの要求をホストＩ／Ｆ１５経由で受け付けた場合に、その要求に応じた制御を行う。例えば、制御部１１は、ホスト３０からの書き込み要求に応じて、不揮発性メモリ２０へのユーザデータおよびパリティの書き込みをメモリＩ／Ｆ１３へ指示する。また、制御部１１は、ホスト３０からの読み出し要求に応じて、不揮発性メモリ２０からのユーザデータおよびパリティの読み出しをメモリＩ／Ｆ１３へ指示する。
また、制御部１１は、ホスト３０からユーザデータの書き込み要求を受信した場合、データバッファ１２に蓄積されるユーザデータに対して、不揮発性メモリ２０上の記憶領域（メモリ領域）を決定する。すなわち、制御部１１は、ユーザデータの書き込み先を管理する。ホスト３０から受信したユーザデータの論理アドレスと該ユーザデータが記憶された不揮発性メモリ２０上の記憶領域を示す物理アドレスとの対応は、アドレス変換テーブルとして例えばデータバッファ１２に記憶される。
また、制御部１１は、ホスト３０から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換し、該物理アドレスからの読み出しをメモリＩ／Ｆ１３へ指示する。
ここで、ＮＡＮＤメモリでは、一般に、ページと呼ばれるデータ単位で、書き込みおよび読み出しが行われ、ページよりも大きい所定のデータ単位で消去が行われる。本実施形態では、同一のワード線に接続される複数のメモリセルをメモリセルグループと呼ぶ。メモリセルがシングルレベルセル（ＳＬＣ）である場合は、１つのメモリセルグループが１ページに対応する。メモリセルがマルチレベルセル（ＭＬＣ）である場合は、１つのメモリセルグループが複数ページに対応する。また、各メモリセルはワード線に接続するとともにビット線にも接続される。従って、各メモリセルは、ワード線を識別するアドレスとビット線を識別するアドレスとで識別することが可能である。
例えばメモリセルが２ビット／セルのメモリセルである場合、Ｅｒ、Ａ、Ｂ、Ｃレベルの４つの閾値分布に２ビットのデータ値がそれぞれ対応づけられる。この対応をデータコーディングという。データコーディングは予め定められる。データの書き込み（プログラム）時には、データコーディングに従って記憶するデータ値に応じたレベル（閾値分布）となるようにメモリセルに電荷が注入される。また、２ビット／セルを用いる場合、１つのメモリセルグループは２ページに対応する。各メモリセルが記憶可能な２ビットは、それぞれこの２ページに対応する。以下では、この２ページをローワーページ（ｌｏｗｅｒ ｐａｇｅ）およびアッパーページ（ｕｐｐｅｒ ｐａｇｅ）と呼ぶ。
ホスト３０から送信されるユーザデータは、内部バス１６に転送されてデータバッファ１２に一旦記憶される。符号化／復号部１４は、不揮発性メモリ２０に記憶されるユーザデータを誤り訂正符号で符号化して符号化データ（符号語）を生成する。また、符号化／復号部１４は、不揮発性メモリ２０から読み出された符号化データ（読み出し情報又は受信語ともいう）を復号してユーザデータを復元する。なお、符号化／復号部１４により符号化されるデータには、ユーザデータ以外にも、メモリコントローラ１０内部で用いる制御データ等が含まれてもよい。
以上のような構成を備えるメモリシステム１における書き込み処理では、制御部１１は、不揮発性メモリ２０への書き込み時に、ユーザデータの符号化を符号化／復号部１４に指示する。その際、制御部１１は、不揮発性メモリ２０における符号語の記憶場所（記憶アドレス）を決定し、決定した記憶場所もメモリＩ／Ｆ１３へ指示する。符号化／復号部１４は、制御部１１からの指示に基づいて、データバッファ１２上のユーザデータを誤り訂正符号で符号化して符号語を生成する。符号化方式としては、例えば、ＬＤＰＣ（Ｌｏｗ－Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ－Ｃｈｅｃｋ）符号やＢＣＨ（Ｂｏｓｅ－Ｃｈａｕｄｈｕｒｉ－Ｈｏｃｑｕｅｎｇｈｅｍ）符号やＲＳ（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ）符号を用いた符号化方式を採用することができる。メモリＩ／Ｆ１３は、制御部１１からの指示に基づいて符号語を不揮発性メモリ２０に書き込む。
一方、読み出し処理では、制御部１１は、不揮発性メモリ２０からの読み出し時に、不揮発性メモリ２０上のアドレスを指定してメモリＩ／Ｆ１３へ読み出しを指示する。また、制御部１１は、符号化／復号部１４へ復号の開始を指示する。メモリＩ／Ｆ１３は、制御部１１の指示に従って、不揮発性メモリ２０の指定されたアドレスに対する読み出しを実行し、この読み出しにより得られた読み出し情報を符号化／復号部１４に入力する。そして、符号化／復号部１４は、入力された読み出し情報を復号する。
符号化／復号部１４は、例えば、多次元の誤り訂正符号の各成分符号の符号化部／復号部として用いることもできる。多次元の誤り訂正符号とは、誤り訂正符号の少なくとも一つ以上の構成単位であるシンボルが、複数のより小規模な成分符号によって多重に保護されているものを指す。その際、１シンボルは、例えば１ビット（二元体（ｂｉｎａｒｙ ｆｉｅｌｄ）の元（ｅｌｅｍｅｎｔ））、又は、二元体以外のガロア体（Ｇａｌｏｉｓ ｆｉｅｌｄ）（または有限体（ｆｉｎｉｔｅ ｆｉｅｌｄ）とも呼ばれる）などのアルファベットの元で構成される。
図２は、符号化／復号部１４の機能構成の一例を示すブロック図である。図２に示すように、符号化／復号部１４は、符号化部３０１と、復号部３０２とを有する。符号化部３０１は、内部バス１６に転送されたデータに基づいて、誤り訂正符号化処理を実行し、パリティを生成し、符号化部３０１は、ユーザデータおよびパリティを不揮発性メモリ２０へ書き込む。誤り訂正符号としてはどのような符号を用いてもよいが、例えば、ＢＣＨ符号やＲＳ（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ）符号等を用いることができる。以下の説明では、ＢＣＨ符号を用いる例について説明するが、誤り訂正符号の種類はこれに限定されないが、符号化後に情報データとパリティとに分離できる組織符号（ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）が好ましい。
復号部３０２は、不揮発性メモリ２０からの読み出されたユーザデータおよびパリティに基づいて復号処理を実行する。ユーザデータに誤りの無い場合、不揮発性メモリ２０からの読み出されたユーザデータをそのまま内部バス１６へ出力し、ユーザデータに誤りのある場合、パリティを用いて誤り訂正を行った後にユーザデータを内部バス１６へ出力する。復号処理が実行されたユーザデータは、内部バス１６へ出力された後、制御部１１によって、例えば、ホスト３０から受信した読み出し要求に対する応答として、ホストＩ／Ｆ１５を介してホスト３０へ送信される。
制御部１１は、符号化／復号部１４に対して、データバッファ１２に保存されているデータを誤り訂正符号で符号化して符号語を生成することを指示するが、誤り訂正符号で符号化するデータは、ユーザデータに対して圧縮処理等の所定の処理が実行されたデータであってもよい。この場合、復号部３０２により、不揮発性メモリ２０から読み出されたデータに対して復号処理が実行され、復号処理が実行されたデータに対して、伸長処理等の所定の処理が実行された後にホストＩ／Ｆ１５を介してホスト３０へ送信される。つまり、ユーザデータに基づくデータが符号化されて符号語が生成されて不揮発性メモリ２０へ保存されてもよいし、不揮発性メモリ２０から読み出されたデータに対して復号処理が実行され、復号処理が実行されたデータに基づくデータがホスト３０へ送信されてもよい。
図３は、復号部３０２の機能構成の一例を示すブロック図である。図３に示すように、復号部３０２は、誤り訂正回路３１０を有する。また、誤り訂正回路３１０は、シンドローム計算回路３１１と誤り訂正制御回路３１２とを有する。
シンドローム計算回路３１１は、複数ビットの入力データからシンドローム（Ｓｙｎｄｒｏｍｅ）を生成する回路である。誤り訂正制御回路３１２は、シンドロームを用いて誤り位置を特定する。
ＢＣＨ符号やＲｅｅｄ－Ｓｏｌｏｍｏｎ符号などの代数的誤り訂正符号（ａｌｇｅｂｒａｉｃ ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）において，誤り訂正を実行する復号器（ｄｅｃｏｄｅｒ）では、しばしば符号が定義されたガロア体そのものではなく、部分体（Ｓｕｂｆｉｅｌｄ）の合成表現である合成体（Ｃｏｍｐｏｓｉｔｅ ｆｉｅｌｄ）上の演算を用いて復号処理を実施する場合がある。これは、復号にかかる演算複雑度を低減するためである。この場合、ガロア体表現から合成体表現を得るため、シンドローム計算の前後で基底変換を実施しており、回路規模の増大や動作周波数の低下の原因となっていた。
そこで、本実施形態にかかるシンドローム計算回路３１１は、より回路規模を削減してシンドローム計算する。具体的に、シンドローム計算回路３１１は、シンドロームの計算と合成体への基底変換とを同時に実行するようにする。
図４は、本実施形態にかかるシンドローム計算回路３１１の回路図である。シンドローム計算回路３１１では、長さＮのバイナリデータ列ｗに対して、行列積回路３１１１で行列積演算を実行して、長さｋのバイナリシンドロームｓ′を出力する。行列積回路３１１１では、バイナリデータ列ｗに対して、ｋ行Ｎ列の演算行列Ｈ´を乗算する。
演算行列Ｈ´は、以下の式（１）である。
Ｈ´＝ＴＨ・・・（１）
Ｔは、ガロア体（２ｋ）から合成体（２ｍｎ）へのｋ行ｋ列の基底変換行列である。なお，ガロア体（２ｋ）は二元体を任意の二元体上の最大次数ｋの既約多項式で拡大したガロア拡大体である。また合成体（２ｍｎ）は，ガロア体（２ｍ）を任意のガロア体（２ｍ）上の最大次数ｎの既約多項式で拡大したガロア拡大体である。ｋ＝ｍｎであるため、ガロア体（２ｋ）の元から合成体（２ｍｎ）の元へは基底変換行列を用いて１対１写像が可能である。ガロア体（２ｋ）の元はｋビットのバイナリ列で表現され、合成体（２ｍｎ）の元はｎ個のガロア体（２ｍ）の元で表現されることから、ｋ＝ｍｎよりどちらもｋビットのバイナリ列で表現される。Ｈは、誤り訂正符号を定義するパリティ検査行列の一部もしくは全体に相当する演算行列である。このように、演算行列Ｈ´は、基底変換行列と、パリティ検査行列の一部もしくは全体に相当する演算行列との積である。本実施形態にかかるシンドローム計算回路３１１は、単一の回路でシンドローム計算と基底変換処理を同時に実行するため、高速かつ回路規模を削減することができる。
続いて、図５に示す２ビット訂正ＢＣＨ符号の復号アルゴリズムの疑似コードを用いて、誤り訂正制御回路３１２の処理内容を説明する。擬似コード中の‘==’は等価判定で左項と右項が同一の際に真（ｔｒｕｅ）を返し、‘! =’は逆に左項と右項が異なる際に真（ｔｒｕｅ）を返す。‘=’は左項への代入を意味する。なお、本実施形態の２ビット訂正ＢＣＨ符号は、ガロア体（２ｋ）の原始元αの最小多項式と、α3の最小多項式の積により得られる生成多項式で定義されるものとする。２ビット訂正ＢＣＨ符号の訂正回路では、２つのシンドロームを計算し、そのシンドロームから誤り位置を特定する。入力は、シンドローム計算回路３１１により出力された、２つのシンドロームｓ１、ｓ２である。出力は２つの誤り位置インデックスｅ１、ｅ２∈｛－１、０、１、２、・・・、Ｎ－１｝と、誤り訂正処理をした際に１となる誤り訂正フラグｆｃ∈｛０，１｝、誤り検出した際に１となる誤り検出フラグｆｄ∈｛０，１｝である。なお、誤り訂正する際には必ず誤りを検出した状態であるため，ｆｃ＝１のときには必ずｆｄ＝１である。Ｎはデータとパリティを合わせた長さで、有効インデックスは０～Ｎ－１のため、インデックス－１は、誤り無しや訂正不能な時に返す無効な返り値である。
誤り訂正制御回路３１２は、エラーの有無や訂正可否をシンドロームｓ１、ｓ２によって判定する。誤り訂正制御回路３１２は、ｓ１、ｓ２が共に０のときには誤り無しと判定する（疑似コードの１行目から４行目）。
誤り訂正制御回路３１２は、ｓ１＝０、且つｓ２が０でない場合には，３ビット以上の誤りが生じているため誤り訂正は不可能と判定する。つまり、誤り訂正制御回路３１２は、ｆｃ＝０、ｆｄ＝１として訂正はしない（疑似コードの５行目から７行目）。
疑似コードの１０行目以降は誤り訂正処理となる。まず、誤り訂正制御回路３１２は、誤り訂正ｓ１を３乗したｓｔを算出する（疑似コードの１０行目）。ｓ３＝ｓｔの場合、１ビット誤りか３ビット以上の誤りなので、誤り訂正制御回路３１２は、合成体（２ｍｎ）の元から誤り位置を求める位置変換演算ｌｏｃとシンドロームｓ１を使い、誤り位置を求める（疑似コードの１２行目）。位置変換演算ｌｏｃは、誤り位置が得られないとき（３ビット以上の誤りがある場合）－１を返すので、誤り訂正制御回路３１２は、位置変換演算ｌｏｃが－１を返した場合、誤り訂正不可能と判定し、ｆｃ＝０、ｆｄ＝１として訂正をしない（疑似コードの１３行目から１５行目）。
一方、位置変換演算ｌｏｃにより誤り位置が得られた際、誤り訂正制御回路３１２は、そのビット位置を誤り位置としてｆｃ＝１、ｆｄ＝１と共に返す（疑似コードの１６行目から１８行目）。
２０行目以降は２ビット誤りか３ビット以上の処理になる。誤り訂正制御回路３１２は、２１行目の計算によって得られたｕのトレースＴｒ（ｕ）が０以外となる際には訂正不能と判定する（疑似コードの２２行目から２４行目）。なお、２２行目のＴｒ（ｕ）は合成体（２ｍｎ）の元ｕを二元体の元へ写像するトレース関数である。またｉｎｖ（ｘ）はｘの逆元を返す関数である。
Ｔｒ（ｕ）が０の場合、２ビット誤りとして２５行目以降の処理を行う。２６行目のＹはｋ行ｋ列のバイナリ行列である。２９、３０行目で位置変換演算ｌｏｃを使用して誤り位置を求めるが、いずれか一方が無効値－１の場合には、３ビット以上の誤りが生じているため誤り訂正をしない（疑似コードの３１行目から３３行目）。
誤り訂正制御回路３１２のハードウエアの構成としては，入力ｓ１、ｓ２に従いｓｔ、ｕ、ｌｏｃ（ｓ１）、ｌｏｃ（ｘ１）、ｌｏｃ（ｘ２）といった値を計算し、ｓ１＝０、ｓ２＝０、ｓ２＝ｓｔ、Ｔｒ（ｕ）、ｌｏｃ（ｓ１）＝－１、ｌｏｃ（ｘ１）＝－１、ｌｏｃ（ｘ２）＝－１の７ビットの組み合わせ論理で出力値を選択するような順序回路が考えられる。
ｓ１＝０の場合（誤りなしもしくは訂正不能）は、疑似コードの１０行目以降の計算は不要であり、またｓ２＝ｓｔの場合（１ビット誤りもしくは訂正不能）は疑似コードの２０行目以降の計算は不要である。よって、ＳＤＲＡＭのように誤りの発生確率が非常に低いことが期待される場合には、誤り訂正制御回路３１２は、疑似コードの１０行目、２０行目以降の計算を必要に応じて活性化することで平均消費電力を抑制できる。誤り訂正制御回路３１２は、誤り訂正のビット反転について、ｅ１、ｅ２それぞれのインデックスのみが１となる長さＮのワンホットベクトルをそれぞれ生成し、それらを誤り訂正回路３１０へ入力されたバイナリデータ列ｗに加算（排他的論理和）することで、誤りを訂正することができる。
本実施形態にかかるシンドローム計算回路３１１に対する比較例として、シンドローム計算と基底変換処理をそれぞれ別の回路で実装することが考えられる。比較例にかかるシンドローム計算回路の回路図を図６に示す。図６に示すように、比較例にかかるシンドローム計算回路は、パリティ検査行列演算回路５１１１と、基底変換演算回路５１１２とを有する。
比較例にかかるシンドローム計算回路では、パリティ検査行列演算回路５１１１にバイナリデータ列ｗが入力されると、パリティ検査行列演算回路５１１１がバイナリデータ列ｗと、パリティ検査行列との積を算出した結果であるシンドロームｓを出力する。このシンドロームｓは、ガロア体（２ｋ）表現のシンドロームである。
シンドロームｓに基底変換演算回路５１１２が入力されると、基底変換演算回路５１１２は、シンドロームｓと基底変換行列との積を算出した結果であるシンドロームｓ´を出力する。このシンドロームｓ´は、合成体（２ｍｎ）表現のシンドロームである。
比較例にかかるシンドローム計算回路は、シンドローム計算と基底変換処理を別々の回路で実装していたが、本実施形態にかかるシンドローム計算回路３１１では図４に示したように単一の回路で２つの処理を同時に実施するため、高速かつ回路規模を削減することが可能になる。
続いて、図７に、符号長Ｎ＝１４４の２ビット訂正ＢＣＨ符号のシンドローム計算回路を実装した際のＸＯＲ（排他的論理和）ゲート数の表を示し、図８に、同じく符号長Ｎ＝１４４の２ビット訂正ＢＣＨ符号のシンドローム計算回路を実装した際のＸＯＲの最大段数の表を示す。
２ビット訂正ＢＣＨ符号の訂正回路では、２つのシンドロームを計算するため、それぞれに対応する演算行列Ｈ１、Ｈ２が必要になる。また、Ｈ１、Ｈ２それぞれで得られたシンドロームを計算する基底変換回路Ｔも２つ必要になるので、回路実装時のＸＯＲゲート数は合計５３９ゲートとなる。
一方、本実施形態にかかるシンドローム計算回路３１１では、２つのシンドロームそれぞれに対応する演算行列Ｈ´１，Ｈ´２のＸＯＲゲート数の合計は５０７ゲートとなり、比較例にかかるシンドローム計算回路よりも少ない規模で実装できる。
また、図８に基づいて、回路の高速性に関わる回路中の最大のＸＯＲ段数（回路入力から回路出力までに回路中で通るＸＯＲゲートの数の最大値）を比較すると、比較例にかかるシンドローム計算回路が１７ゲートである。これは、演算行列Ｈ１、Ｈ２の内、最大値と、基底変換行列Ｔの３ゲートとを加算するためである。本実施形態にかかるシンドローム計算回路３１１では１４ゲートと少なくすることができる。このように、本実施形態にかかるシンドローム計算回路３１１を構成することで、小規模かつ高速なシンドローム計算回路を実現することができる。
なお、本実施形態では、説明を簡単にするために二元体上のシンボルを持つＢＣＨ符号のシンドローム計算回路を例として述べているが、Ｒｅｅｄ－Ｓｏｌｏｍｏｎ符号など、有限体の多項式で定義される誤り訂正符号のシンドローム計算回路に適用してもよい。
以上述べた説明では、シンドローム計算回路３１１では、バイナリデータ列ｗに対して、基底変換行列と、パリティ検査行列の一部もしくは全体に相当する演算行列との積行列を用いた積演算を実行して、バイナリシンドロームｓ′を出力する。
このように、シンドローム計算回路３１１は、単一の回路でシンドローム計算と、合成体への基底変換処理を同時に実行するため、高速かつ回路規模を削減することができる。
また、誤り訂正制御回路３１２は、シンドローム計算回路３１１により出力されたシンドロームｓ′を用いて誤り位置を検出する。この場合、誤り訂正回路３１０は、シンドローム計算回路３１１で高速かつ回路規模を削減するので、誤り訂正回路３１０でも高速かつ回路規模を削減することができる。
（第２の実施形態）
続いて、第２の実施形態にかかるメモリシステム１について説明する。第２の実施形態にかかるメモリシステム１のシンドローム計算回路では、入力データを逐次計算するものである。シンドローム計算回路および誤り訂正制御回路以外は、第１の実施形態にかかるメモリシステム１と共通するので、シンドローム計算回路および誤り訂正制御回路を中心に説明する。
図９に、第２の実施形態にかかるシンドローム計算回路３１１ａの回路図を示す。第２の実施形態にかかるシンドローム計算回路３１１ａは、第１行列積回路３０２５と、加算回路３０２６と、レジスタ３０２７と、第２行列積回路３０２８とを有する。
第１行列積回路３０２５は、入力された長さｐのデータチャンクｗｔｐ：（ｔ＋１）ｐ－１に対して、演算行列Ｂ´であるＴＢを乗算し、長さｋの第１の中間データを加算回路３０２６へ出力する。ｗｔｐ：（ｔ＋１）ｐ－１とは、ｔｐビットから（ｔ＋１）ｐ－１までのビット列を示す。ｔは０、１、・・・、（Ｎ／ｐ）－１のチャンクインデックスで、ｐは同時入力ビット数である。行列Ｔは、ガロア体（２ｋ）から合成体（２ｍｎ）へのｋ行ｋ列の基底変換行列である。演算行列Ｂは、ｋ行ｐ列の行列であり、パリティ検査行列の一部である。
第１行列積回路３０２５に入力される長さｐのデータチャンクとは、誤りを含む可能性のある長さＮのバイナリデータ列ｗがｐビット毎に分割されたデータチャンクｗｔｐ：（ｔ＋１）ｐ－１、ｔ＝０、１、・・・、（Ｎ／ｐ）－１である。クロックサイクル毎にｗｔｐ：（ｔ＋１）ｐ－１が入力され、Ｎ／ｐサイクルかけて全てのデータチャンクが入力された後、次のサイクルで長さｋのバイナリシンドロームｓ’が出力される。
加算回路３０２６は、第１行列積回路３０２５の出力である長さｋの第１の中間データと、第２行列積回路３０２８からの出力である長さｋの第２の中間データとの要素同士の排他的論理和を計算し、第３の中間データをレジスタ３０２７へ出力する回路である。
レジスタ３０２７は、加算回路３０２６から出力される長さｋの第３の中間データを次のクロックサイクルまで保持し、次のクロックサイクルで保持データを第４の中間データとして第２行列積回路と後段の処理ブロックへ出力する。
第２行列積回路３０２８は、レジスタ３０２７から出力された長さｋの第４の中間データに対して、演算行列Ａ´を乗算し、加算回路３０２６へ長さｋの第２の中間データを出力する。
演算行列Ａ´は、以下の式（２）である。
Ａ´＝ＴＡＴ－１・・・（２）
行列Ｔは、ガロア体（２ｋ）から合成体（２ｍｎ）へのｋ行ｋ列の基底変換行列である。行列Ａは、ｋ行ｋ列のシフト行列であり、ガロア体（２ｋ）上の原始元のｐ乗の元の乗算に相当する。行列Ｔ－１は、合成体（２ｍｎ）からガロア体（２ｋ）への基底変換行列（行列Ｔの逆行列）である。
続いて、図１０に示す符号長Ｎの２ビット訂正拡大ＢＣＨ符号の復号アルゴリズムの疑似コードを用いて、第２の実施形態にかかる誤り訂正制御回路３１２の処理内容を説明する。なお、本実施形態の２ビット訂正拡大ＢＣＨ符号は、ガロア体（２ｋ）の原始元αの最小多項式と、原始元αの逆元α-1の最小多項式と、拡大パリティの生成多項式（ｘ＋１）の積により得られる生成多項式で定義されるものとする。
２ビット訂正拡大ＢＣＨ符号の訂正回路では、３つのシンドロームを計算する。入力は、シンドローム計算で得られた３つのシンドロームｓ１、ｓ２、ｓｃである。ｓｃは、単一パリティチェック（チェックサム）のシンドロームである。出力は、２つの誤り位置インデックスｅ１、ｅ２∈｛－１、０、１、２、・・・、Ｎ－１｝と、誤り訂正処理をした際に１となる誤り訂正フラグｆｃ∈｛０、１｝、誤り検出した際に１となる誤り検出フラグｆｄ∈｛０、１｝である。なお、誤り訂正する際には必ず誤りを検出した状態であるため、ｆｃ＝１のときには必ずｆｄ＝１である。
有効インデックスは、０～Ｎ－１であるため、インデックス－１は誤り無しや訂正不能な時に返す無効な返り値である。誤り訂正制御回路３１２は、エラーの有無や訂正可否はシンドロームｓ１、ｓ２によって判定することができる。誤り訂正制御回路３１２は、ｓ１、ｓ２が共に０のときには、チェックサムｒｃ以外の部分に誤りは無いのでシンドロームｓｃの値に応じてチェックサムを訂正する（疑似コードの３行目から９行目）。
一方ｓ１、ｓ２のどちらか片方が０でもう一方が非ゼロの場合には、誤り訂正制御回路３１２は、３ビット以上の誤りが生じているため誤り訂正は不可能と判定する。つまり、誤り訂正制御回路３１２は、ｆｃ＝０、ｆｄ＝１として訂正はしない（疑似コードの１０行目から１７行目）。
ｒｃ以外で発生した誤りの訂正が可能になるのはｓ１、ｓ２が共に非ゼロの値の時である（疑似コードの１８行目以降）。疑似コードの１９行目のｉｎｖ（ｘ）はｘの逆元を返す関数で、ｕ＝ｉｎｖ（ｓ１ｓ２）が１のときにはｒｃ以外での誤り数は１として処理する（疑似コードの２０行目から２７行目）。なお、誤り訂正制御回路３１２は、ｕ＝１のとき、ｉｎｖ（ｕ）＝１となることから、２０行目の条件判定はｕのかわりにｓ１ｓ２で実行する。ｌｏｃ（ｘ）はｘから計算される誤り位置のインデックスを計算する位置変換演算である。疑似コードの２９行目のＴｒ（ｕ）は合成体（２ｍｎ）の元ｕを二元体の元へ写像するトレース関数である。なお３３行目のＹはｋ行ｋ列のバイナリ行列である。
誤り訂正制御回路３１２のハードウエアの構成としては、入力ｓ１、ｓ２，ｓｃに従いｕ、ｌｏｃ（ｓ１）、ｌｏｃ（ｘ１）、ｌｏｃ（ｘ２）といった値を計算し、ｓ１＝０、ｓ２＝０、ｓｃ、ｕ＝１、Ｔｒ（ｕ）の５ビットで出力値を選択するような順序回路が考えられる。ｓ１、ｓ２が共に非ゼロとならない場合には、疑似コードの１８行目以降の計算は不要である。よって、ＳＤＲＡＭのように誤りの発生確率が非常に低いことが期待される場合には、誤り訂正制御回路３１２は、疑似コードの１８行目以降の計算を実施するとき、ｓ１、ｓ２共に非ゼロのときのみ活性化するように実装することで平均消費電力を抑制できる。また、誤り訂正制御回路３１２は、誤り訂正のビット反転について、ｅ１、ｅ２それぞれのインデックスのみが１となる長さＮのワンホットベクトルをそれぞれ生成し、それらを誤り訂正回路３１０へ入力されたバイナリデータ列ｗに加算（排他的論理和）することで、誤りを訂正することができる。
この技術と比較される比較例として、シンドローム計算と基底変換処理をそれぞれ別の回路で実装することが考えられる。比較例にかかるシンドローム計算回路の回路図を図１１に示す。図１１に示すように、比較例にかかるシンドローム計算回路は、第１行列積回路５２１１と、加算回路５２１２と、レジスタ５２１３と、第２行列積回路５２１４と、第３行列積回路５２１５とを有する。
第１行列積回路５２１１は、長さｐのデータチャンクに対して、演算行列Ｂを乗算し、長さｋの第１の中間データを加算回路５２１２へ出力する。演算行列Ｂは、ｋ行ｐ列の行列であり、パリティ検査行列の一部である。
加算回路５２１２は、第１行列積回路５２１１の出力である長さｋの第１の中間データと、第２行列積回路５２１４からの出力である長さｋの第２の中間データとの要素同士の排他的論理和を計算し、第３の中間データをレジスタ５２１３へ出力する回路である。
レジスタ５２１３は、加算回路５２１２から出力される長さｋの第３の中間データを次のクロックサイクルまで保持し、次のクロックサイクルで保持データを第４の中間データとして第２行列積回路５２１４と後段の処理ブロックである第３行列積回路５２１５へ出力する。
第２行列積回路５２１４は、レジスタ５２１３から出力された長さｋの第４の中間データに対して、ｋ行ｋ列のシフト行列Ａを乗算し、加算回路５２１２へ長さｋの第２の中間データを出力する。
なお、レジスタ５２１３が後段の処理ブロックへ出力するデータは、シンドロームｓになる。このシンドロームｓは、ガロア体（２ｋ）表現のシンドロームである。シンドロームｓに第３行列積回路５２１５が入力されると、第３行列積回路５２１５は、シンドロームｓと基底変換行列との積を算出した結果であるシンドロームｓ´を出力する。このシンドロームｓ´は、合成体（２ｍｎ）表現のシンドロームである。
比較例にかかるシンドローム計算回路は、シンドローム計算と基底変換処理を別々の回路で実装していたが、本実施形態にかかるシンドローム計算回路３１１ａでは図９に示したように２つの処理を同時に実施するため、高速かつ回路規模を削減することが可能になる。
続いて、図１２に、符号長Ｎ＝５１２の２ビット訂正拡大ＢＣＨ符号のシンドローム計算回路を実装した際のＸＯＲ（排他的論理和）ゲート数の表を示し、図１３に、同じく符号長Ｎ＝５１２の２ビット訂正拡大ＢＣＨ符号のシンドローム計算回路を実装した際のＸＯＲの段数の表を示す。
２ビット訂正ＢＣＨ符号の訂正回路では、２つのシンドロームを計算するため，それぞれに対応する演算行列Ａ１、Ａ２、Ｂ１、Ｂ２が必要になる。また、演算行列Ａ１、Ａ２、Ｂ１、Ｂ２それぞれで得られたシンドロームを計算する基底変換回路Ｔも２つ必要になるので、回路実装時のＸＯＲゲート数は合計５９０ゲートとなる。
一方、本実施形態にかかるシンドローム計算回路３１１ａでは、２つのシンドロームそれぞれに対応する演算行列Ａ´１、Ａ´２、Ｂ´１、Ｂ´２のＸＯＲゲート数の合計は５７４ゲートとなり、比較例にかかるシンドローム計算回路よりも少ない規模で実装できる。
また、図１３に基づいて、回路の高速性に関わる回路中の最大のＸＯＲ段数（回路入力から回路出力までに回路中で通るＸＯＲゲートの数の最大値）を比較すると、比較例にかかるシンドローム計算回路が２０ゲートである。これは、演算行列Ａ１、Ａ２、Ｂ１、Ｂ２の最大値１６ゲートと、基底変換回路Ｔの４ゲートとを加算したものである。一方、本実施形態にかかるシンドローム計算回路３１１ａでは、１７ゲートとなるので、本実施形態にかかるシンドローム計算回路３１１ａの方が、比較例にかかるシンドローム計算回路より少なくすることができる。このように、本実施形態にかかるシンドローム計算回路３１１ａを構成することで、小規模かつ高速なシンドローム計算回路を実現することができる。
以上述べた説明では、シンドローム計算回路３１１ａでは、第１行列積回路３０２５に加えて、加算回路３０２６と、レジスタ３０２７と、基底変換行列と、シフト行列と、合成体からガロア体への基底変換行列との３つの行列積の行列積演算を実施する第２行列積回路３０２８とを備える。
この場合、第２行列積回路３０２８において、シフト処理と、基底変換処理とをまとめて実施するので、高速かつ回路規模を削減することができる。
また、誤り訂正制御回路３１２は、シンドローム計算回路３１１ａにより出力されたシンドロームｓを用いて誤り位置を検出する。この場合、誤り訂正回路３１０は、シンドローム計算回路３１１で高速かつ回路規模を削減するので、誤り訂正回路３１０でも高速かつ回路規模を削減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ メモリコントローラ、１１ 制御部、１２ データバッファ、１３ メモリＩ／Ｆ、１４ 符号化／復号部、１５ ホストＩ／Ｆ、１６ 内部バス、２０ 不揮発性メモリ、３０１ 符号化部、３０２ 復号部。

Claims (6)

  1. ガロア体から合成体への第１基底変換行列と、パリティ検査行列の少なくとも一部の第１演算行列との積から得られる第２演算行列の行列積演算を実行する第１行列積回路を含み、
    誤り訂正符号化された入力信号が前記第１行列積回路に入力され、前記入力信号について、前記第２演算行列に基づいた行列積演算を実行した結果に基づくシンドロームを出力する、シンドローム計算回路。
  2. 前記第１演算行列は、前記パリティ検査行列である、請求項１に記載のシンドローム計算回路。
  3. 請求項１に記載のシンドローム計算回路と、
    前記シンドローム計算回路により出力されたシンドロームを用いて誤り位置を検出する誤り訂正制御回路と、
    を備える、誤り訂正回路。
  4. シンボルごとの加算処理を実行する加算回路と、
    前記加算回路の出力を保持するレジスタと、
    前記レジスタに保持されたデータに対して、前記第１基底変換行列と、ガロア体上の原始元の整数乗の元の乗算に相当するシフト行列と、合成体からガロア体への第２基底変換行列との３つの行列の積から得られる第３演算行列の行列積演算を実行し、実行した結果を前記加算回路へ出力する第２行列積回路と
    をさらに備える、請求項１に記載のシンドローム計算回路。
  5. 請求項４に記載のシンドローム計算回路と、
    前記シンドローム計算回路により出力されたシンドロームを用いて誤り位置を検出する、誤り訂正制御回路と、
    を備える、誤り訂正回路。
  6. 不揮発性メモリと、
    メモリインタフェース経由で前記不揮発性メモリからのデータ読み出しを実行する制御部と、シンドローム計算回路と誤り訂正制御回路とを有する誤り訂正回路とを含む、
    メモリコントローラと、
    を備え、
    前記制御部は、前記不揮発性メモリからデータを読み出し、前記読み出されたデータに基づく入力データを前記シンドローム計算回路へ入力し、
    前記シンドローム計算回路は、前記入力データに対して、ガロア体から合成体への第１基底変換行列と、パリティ検査行列である第１演算行列との積から得られる第２演算行列の行列積演算を実行し、前記行列積演算の実行結果に基づくシンドロームを出力し、
    前記誤り訂正制御回路は、前記シンドローム計算回路から出力されたシンドロームを用いて誤り位置を検出して、前記入力データを誤り訂正し、
    前記制御部は、前記入力データを誤り訂正したデータをホストへ送信する、メモリシステム。
JP2021153863A 2021-09-22 2021-09-22 シンドローム計算回路、誤り訂正回路およびメモリシステム Pending JP2023045450A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021153863A JP2023045450A (ja) 2021-09-22 2021-09-22 シンドローム計算回路、誤り訂正回路およびメモリシステム
US17/685,981 US11711100B2 (en) 2021-09-22 2022-03-03 Syndrome calculation for error detection and error correction
US18/330,669 US20230318628A1 (en) 2021-09-22 2023-06-07 Syndrome calculation for error detection and error correction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021153863A JP2023045450A (ja) 2021-09-22 2021-09-22 シンドローム計算回路、誤り訂正回路およびメモリシステム

Publications (1)

Publication Number Publication Date
JP2023045450A true JP2023045450A (ja) 2023-04-03

Family

ID=85572425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021153863A Pending JP2023045450A (ja) 2021-09-22 2021-09-22 シンドローム計算回路、誤り訂正回路およびメモリシステム

Country Status (2)

Country Link
US (2) US11711100B2 (ja)
JP (1) JP2023045450A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023137091A (ja) * 2022-03-17 2023-09-29 キオクシア株式会社 メモリシステムおよびメモリ制御方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE890280A (fr) * 1981-09-09 1982-03-09 Belge Lampes Mat Electr Mble Dispositif de codage et de decodage base sur un code de convolution
NL8104342A (nl) * 1981-09-21 1983-04-18 Philips Nv Rekenmachinesysteem, gebaseerd op een symboolkorrigerende kode met twee werkmodes.
US7089276B2 (en) 2002-10-18 2006-08-08 Lockheed Martin Corp. Modular Galois-field subfield-power integrated inverter-multiplier circuit for Galois-field division over GF(256)
US8380777B2 (en) 2007-06-30 2013-02-19 Intel Corporation Normal-basis to canonical-basis transformation for binary galois-fields GF(2m)
US8453038B2 (en) 2009-06-30 2013-05-28 Apple Inc. Chien search using multiple basis representation
US8683293B2 (en) 2009-12-16 2014-03-25 Nvidia Corporation Method and system for fast two bit error correction
US8839069B2 (en) * 2011-04-08 2014-09-16 Micron Technology, Inc. Encoding and decoding techniques using low-density parity check codes

Also Published As

Publication number Publication date
US20230089702A1 (en) 2023-03-23
US11711100B2 (en) 2023-07-25
US20230318628A1 (en) 2023-10-05

Similar Documents

Publication Publication Date Title
JP5043562B2 (ja) エラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
CN113032178B (zh) 存储器控制器及快闪存储器的存取方法
US8645789B2 (en) Multi-phase ECC encoding using algebraic codes
JP2008165808A (ja) 誤り訂正確率を減らすエラー訂正回路、その方法及び前記回路を備える半導体メモリ装置
JP6540703B2 (ja) メモリコントローラおよびメモリコントローラの制御方法
KR20160090054A (ko) 플래시 메모리 시스템 및 그의 동작 방법
US11182240B2 (en) Techniques to improve error correction using an XOR rebuild scheme of multiple codewords and prevent miscorrection from read reference voltage shifts
CN113064547B (zh) 有局部顺序信息的校验矩阵的保护的数据存取方法及设备
US11025281B2 (en) Memory system
US20230318628A1 (en) Syndrome calculation for error detection and error correction
US9960788B2 (en) Memory controller, semiconductor memory device, and control method for semiconductor memory device
US10291258B2 (en) Error correcting code for correcting single symbol errors and detecting double bit errors
JP7237674B2 (ja) メモリシステム
JP2012050008A (ja) 誤り検出訂正方法および半導体メモリ装置
US10970166B2 (en) Memory system and method of controlling non-volatile memory
US10133628B2 (en) Apparatuses and methods for encoding using error protection codes
US20150128009A1 (en) Memory system and memory controller
US11150813B2 (en) Memory system
CN110908827A (zh) 用于NAND Flash闪存纠错的并行BCH解码方法
JP2021141369A (ja) メモリシステム
US8819331B2 (en) Memory system and memory controller
US20230299794A1 (en) Memory system and control method of controlling nonvolatile memory
TWI551058B (zh) 最小－總和演算法之低密度奇偶校驗碼解碼器及其解碼方法
CN117632577A (zh) 一种基于bch编码的快速ecc纠错电路
JP2013201503A (ja) チェンサーチ回路、復号器、記憶装置およびチェンサーチ方法