CN110908827A - 用于NAND Flash闪存纠错的并行BCH解码方法 - Google Patents

用于NAND Flash闪存纠错的并行BCH解码方法 Download PDF

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周津
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何全
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Abstract

本发明属于数据纠错技术领域，具体涉及一种用于NAND Flash闪存纠错的并行BCH解码方法。所述并行BCH解码方法包括：计算伴随式的第一阶段、得到错误位置多项式的第二阶段，以及确定错误位置并纠正的第三阶段；与现有技术相比较，本发明具备如下有益效果：(1)本方法的结构简单，易于硬件实现，可以支持FPGA或芯片化设计等不同实现方式。(2)本方法实现了架构化设计，可以通过参数的不同配置快速形成对应方案。(3)本方法实现了数据的多位并行化输入与输出，显著减少了处理流程的时间消耗，提高编码处理效率。

Description

用于NAND Flash闪存纠错的并行BCH解码方法
技术领域
本发明属于数据纠错技术领域，具体涉及一种用于NAND Flash闪存纠错的并行BCH解码方法。
背景技术
NAND Flash闪存存储器在工艺生产过程中，由于其自身特性存在产生缺陷的可能，特别是为了提高存储容量采用储存单元的多位化结构导致的良率与可靠性的下降，对其进行读写操作时可能随机产生的数据错误，所以在数据被读取后需要确认数据是否与写入时是一致的。通常采用的方法是在资料写入时，利用编码器产生ECC奇偶校验位存储在闪存数据区域之外的冗余区域，数据读出的时候由解码器校验，确认接收的数据是正确的还是已经被各种噪声所干扰。如果确认数据有干扰或错误，还需要进一步将错误位置找出后，恢复为正确的数据。
BCH码是一种能够有效纠正数据错误的编解码算法，针对NAND Flash闪存，通过BCH编码计算将校验位附加在原有信息位上进行数据存储，读取时对获得的数据进行解码并在必要时纠正错误信息，以实现数据写入和读回的过程中保证数据的正确性。BCH码属于线性分组码，对随机发生的多个错误比特纠错能力强，特别是在短或中等码长下性能接近于理论值，并且构造方便、编码相对简单，适合硬件电路实现。
BCH编解码算法的实际操作是k位信息位M(x)经过生成多项式G(x)的变换产生r位校验位S(x)，然后将信息位M(x)与校验位S(x)组合在一起形成n位码字C(x)的过程，其中n＝k+r，x为多项式的变量。为了得到BCH编码的码字(信息位、校验位和码字均以多项式形式表示)，关键就是求出校验位多项式S(x)，其基本的计算过程为：首先，原始信息多项式m(x)乘以xn-k次幂变为xn-k×m(x)；而后，xn-k×m(x)除以生成多项式g(x)得到商q(x)和余数多项式r(x)，即xn-k×m(x)＝q(x)×g(x)+r(x)；最终，得到码字多项式为：
C(x)＝xn-k×m(x)+r(x)＝c0+c1x+c2x2+…+cn-1xn-1，其中
ci i＝0，1，…,n-1为系数。但由于存在错误模式(多项式表示为E(x)＝e0+e1x+e2x2+…+en-1xn-1，其中ei i＝0，1，…,n-1为系数)的影响，导致最终得到读出数据的变为码字多项式R(x)＝r0+r1x+r2x2+…+rn-1xn-1，其中ri i＝0，1，…,n-1为系数，即有：R(x)＝C(x)+E(x)。解码的目标就是要确定E(x)，从而恢复出原有的数据C(x)。由于BCH解码计算复杂度高，而且传统方法只能逐位计算，计算效率很低，不能匹配硬件需要的高速数据处理要求。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何提供一种用于NAND Flash闪存纠错的并行BCH解码方法。
(二)技术方案
为解决上述技术问题，本发明提供一种用于NAND Flash闪存纠错的并行BCH解码方法，所述并行BCH解码方法包括：计算伴随式的第一阶段、得到错误位置多项式的第二阶段，以及确定错误位置并纠正的第三阶段；其中，
所述计算伴随式的第一阶段为：
首先计算伴随式S＝(S1,S2,…,S2t)＝R×HT，其中t为BCH码的设计纠错能力，R为码字多项式，H为校验矩阵；对于i＝1,2,…,2t，对应伴随式S的第i个分量为：
Si＝R(αi)＝r0+r1αi+r2α2i+…+rn-1α(n-1)i
其中α为有限域GF(2m)上的本原元，ri为系数，i＝0，1，…,n-1；
将上述公式进行转化如下：
Si＝R(αi)＝r0+r1αi+r2(αi)2+…+rn-1(αi)(n-1)
＝(r0+r1αi+r2(αi)2+…+r31(αi)31)(αi)0
+(r32+r33αi+r34(αi)2+…+r63(αi)31)(αi)32
+…
+(rn-32+rn-31αi+rn-30(αi)2+…+rn-1(αi)31)(αi)n-32
这样从最下面一行开始，每次输入32位数据进行计算，然后将结果乘以(αi)32，再与下一次输入的计算结果相加，重复上述过程，最终就得到了对应的伴随式分量Si；特别地，由于在有限域中存在
Figure BDA0002278365920000031
成立，因此只需要计算Si,i＝1,3,...,2t-1，即可容易得到Si,i＝2,4,...,2t；
所述得到错误位置多项式的第二阶段为：
如果所有伴随式分量Si均为0，表示码字多项式R(x)不存在错误；否则存在错误则需要计算错误模式E(x)；
假设实际错误模式E(x)是在
Figure BDA0002278365920000032
的v个位置存在错误，得到如下方程组，应求解确定错误位置
Figure BDA0002278365920000033
Figure BDA0002278365920000034
对于1≤l≤v，定义错误位置数
Figure BDA0002278365920000035
和错误位置多项式σ(x)：
σ(x)＝(1+β1x)(1+β2x)…(1+βvx)＝σ0+σ1x+σ2x2+…+σvxv
该式表示σ(x)的根是错误位置数的倒数，即
Figure BDA0002278365920000036
能够得到系数σi与伴随式分量Si之间满足如下牛顿恒等式：
S1+σ1＝0
S2+σ1S1+2σ2＝0
S3+σ1S2+σ2S1+3σ3＝0
Figure BDA0002278365920000037
Sv+σ1Sv-1+…+σv-1S1+vσv＝0
求解错误位置多项式基于Berlekamp-Massey算法，流程如下：
第一步，求得一个最低次数多项式σ(1)(x)＝σ0+σ1x，使其系数满足第一个牛顿恒等式；
第二步，检验前步的σ(1)(x)的系数能否满足第二个牛顿恒等式；
如果确定满足条件，则取σ(2)(x)＝σ(1)(x)；如果不满足，则对σ(1)(x)增加一个修正项以构成新的σ(2)(x)＝σ0+σ1x+σ2x2，使得σ(2)(x)具有最低的次数，同时满足前两个牛顿恒等式；
第三步，求最低次数多项式σ(3)(x)以满足最低次数和前三个牛顿恒等式；
重复上述迭代过程，直到获得σ(2t)(x)为止；此时σ(2t)(x)就是错误位置多项式，即σ(x)＝σ(2t)(x)，如果接收码字多项式R(x)中的错误小于或等于BCH码的纠错能力t，那么就可以从σ(x)中得到正确的错误模式。
所述确定错误位置的第三阶段为：
在确定错误位置多项式σ(x)的系数σ1,σ2,…,σv的基础上，要确定第i位是否为错误位置，只需要验证α-i是否为σ(x)＝0的根，如果是，那么该位出错，否则该位的数据正确；因此将有限域中的n个元素逐一带入错误位置多项式，计算结果为0的元素即为错误位置多项式的根；σ(x)的根是错误位置数的倒数，因此将各个根求逆即可得到各个错误位置；对于NAND Flash闪存中数据来说使用的是二元BCH码，数据纠错只需要将错误位置的bit翻转即可。
其中，考虑硬件实现的特点，对第二阶段的算法进行优化改进。首先在牛顿恒等式中，如果第1,3,…,(2t-1)个公式成立，可以证明第2,4,…,2t个公式肯定成立，因此可以在迭代算法中减少半数计算；
此外在出现迭代处理的情况时，计算新的σ(n)(x)的公式需要涉及求逆运算，不利于硬件实现，因此给σ(x)多项式增加一个常数项σc，同样计算σcσ(x)＝0，不影响最终的结果，但消除了求逆运算，简化了硬件实现复杂性；最终，得到σ(x)的系数σ1,σ2,…,σv。
(三)有益效果
与现有技术相比较，本发明具备如下有益效果：
(1)本方法的结构简单，易于硬件实现，可以支持FPGA或芯片化设计等不同实现方式。
(2)本方法实现了架构化设计，可以通过参数的不同配置快速形成对应方案。
(3)本方法实现了数据的多位并行化输入与输出，显著减少了处理流程的时间消耗，提高编码处理效率。
附图说明
图1为求解错误位置多项式算法流程示意图。
图2为伴随式计算模块电路结构示意图。
图3为错误位置多项式模块电路结构示意图。
图4为错误位置搜索模块电路结构示意图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
为解决现有技术问题，本发明提供一种用于NAND Flash闪存纠错的并行BCH解码方法，所述并行BCH解码方法包括：计算伴随式的第一阶段、得到错误位置多项式的第二阶段，以及确定错误位置并纠正的第三阶段；其中，
所述计算伴随式的第一阶段为：
首先计算伴随式S＝(S1,S2,…,S2t)＝R×HT，其中t为BCH码的设计纠错能力，R为码字多项式，H为校验矩阵；对于i＝1,2,…,2t，对应伴随式S的第i个分量为：
Si＝R(αi)＝r0+r1αi+r2α2i+…+rn-1α(n-1)i
其中α为有限域GF(2m)上的本原元，ri为系数，i＝0，1，…,n-1；
由于涉及到大量的模加和模乘运算，硬件的实现复杂度很高。为了实现多位并行处理(以32位为例)，将上述公式进行转化如下：
Si＝R(αi)＝r0+r1αi+r2(αi)2+…+rn-1(αi)(n-1)
＝(r0+r1αi+r2(αi)2+…+r31(αi)31)(αi)0
+(r32+r33αi+r34(αi)2+…+r63(αi)31)(αi)32
+…
+(rn-32+rn-31αi+rn-30(αi)2+…+rn-1(αi)31)(αi)n-32
这样从最下面一行开始，每次输入32位数据进行计算，然后将结果乘以(αi)32，再与下一次输入的计算结果相加，重复上述过程，最终就得到了对应的伴随式分量Si；特别地，由于在有限域中存在
Figure BDA0002278365920000061
成立，因此只需要计算Si,i＝1,3,...,2t-1，即可容易得到Si,i＝2,4,...,2t；
所述得到错误位置多项式的第二阶段为：
如果所有伴随式分量Si均为0，表示码字多项式R(x)不存在错误；否则存在错误则需要计算错误模式E(x)；
假设实际错误模式E(x)是在
Figure BDA0002278365920000062
的v个位置存在错误，得到如下方程组，应求解确定错误位置
Figure BDA0002278365920000063
Figure BDA0002278365920000064
对于1≤l≤v，定义错误位置数
Figure BDA0002278365920000065
和错误位置多项式σ(x)：
σ(x)＝(1+β1x)(1+β2x)…(1+βvx)＝σ0+σ1x+σ2x2+…+σvxv
该式表示σ(x)的根是错误位置数的倒数，即
Figure BDA0002278365920000066
能够得到系数σi与伴随式分量Si之间满足如下牛顿恒等式：
S1+σ1＝0
S2+σ1S1+2σ2＝0
S3+σ1S2+σ2S1+3σ3＝0
Figure BDA0002278365920000071
Sv+σ1Sv-1+…+σv-1S1+vσv＝0
求解错误位置多项式基于Berlekamp-Massey算法，流程如下：
第一步，求得一个最低次数多项式σ(1)(x)＝σ0+σ1x，使其系数满足第一个牛顿恒等式；
第二步，检验前步的σ(1)(x)的系数能否满足第二个牛顿恒等式；
如果确定满足条件，则取σ(2)(x)＝σ(1)(x)；如果不满足，则对σ(1)(x)增加一个修正项以构成新的σ(2)(x)＝σ0+σ1x+σ2x2，使得σ(2)(x)具有最低的次数，同时满足前两个牛顿恒等式；
第三步，求最低次数多项式σ(3)(x)以满足最低次数和前三个牛顿恒等式；
重复上述迭代过程，直到获得σ(2t)(x)为止；此时σ(2t)(x)就是错误位置多项式，即σ(x)＝σ(2t)(x)，如果接收码字多项式R(x)中的错误小于或等于BCH码的纠错能力t，那么就可以从σ(x)中得到正确的错误模式。
所述确定错误位置的第三阶段为：
在确定错误位置多项式σ(x)的系数σ1,σ2,…,σv的基础上，要确定第i位是否为错误位置，只需要验证α-i是否为σ(x)＝0的根，如果是，那么该位出错，否则该位的数据正确；因此将有限域中的n个元素逐一带入错误位置多项式，计算结果为0的元素即为错误位置多项式的根；σ(x)的根是错误位置数的倒数，因此将各个根求逆即可得到各个错误位置；对于NAND Flash闪存中数据来说使用的是二元BCH码，数据纠错只需要将错误位置的bit翻转即可。
其中，考虑硬件实现的特点，对第二阶段的算法进行优化改进。首先在牛顿恒等式中，如果第1,3,…,(2t-1)个公式成立，可以证明第2,4,…,2t个公式肯定成立，因此可以在迭代算法中减少半数计算；
此外在出现迭代处理的情况时，计算新的σ(n)(x)的公式需要涉及求逆运算，不利于硬件实现，因此给σ(x)多项式增加一个常数项σc，同样计算σcσ(x)＝0，不影响最终的结果，但消除了求逆运算，简化了硬件实现复杂性；最终，该方法的基本流程如图1所示，得到σ(x)的系数σ1,σ2,…,σv。
实施例1
下面给出本发明的具体实例。
本实施例确定的编码方案配置为：以32byte数据作为输入信息，实际信息位为k＝256bit＝32x8bit，对其进行BCH码编码处理，选择GF(213)作为有限域计算空间。设定纠错能力为t＝4bit，可以得到校验位数为r＝36bit，总码字长度为n＝292bit，因此实现基于二进制BCH(292,256,4)分组码。选择本原多项式为f(x)＝1+x4+x9，实现p＝32位并行处理。
(1)伴随式计算模块
硬件实现结构如图2所示。根据发明方法中的公式，每次输入以32位为一组并行计算乘加结果，而后乘以(αi)32再与下一次输入结果相加，即得到最终伴随式结果。
(2)错误位置多项式模块
错误位置多项式模块实现将伴随式Si作为输入，主要由计算控制单元(PE_CTRL)和运算单元(PE)组成。运算单元完成每步的基本运算功能，计算控制单元负责状态判断、并控制电路的运行。硬件实现结构如图3所示。
(3)错误位置搜索模块
错误位置搜索模块以错误位置多项式为输入数据，逐个带入有限域元素，计算多项式结果σ(αi)是否为0，以判断αi是否为多项式的根。为了计算σ(αi)＝σ0+σ1(αi)+σ2(αi)2+…+σt(αi)t，令μj＝σj(αi)j j＝0,1,...,t，在设计实现中，首先计算σ(αi)对应的μ0,μ1,μ2,…,μt，而后将每个μj乘以相应的α0,α1,α2,…,αt，即可实现32路并行处理，硬件实现结构如图4所示。
(4)纠错模块
纠错模块将读取到的数据与错误位置搜索模块得到的错误位置信息对应起来，对确定为错误的bit位进行0或1翻转，即可输出正确的原始数据结果。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (2)

1.一种用于NAND Flash闪存纠错的并行BCH解码方法，其特征在于，所述并行BCH解码方法包括：计算伴随式的第一阶段、得到错误位置多项式的第二阶段，以及确定错误位置并纠正的第三阶段；其中，
所述计算伴随式的第一阶段为：
首先计算伴随式S＝(S1,S2,…,S2t)＝R×HT，其中t为BCH码的设计纠错能力，R为码字多项式，H为校验矩阵；对于i＝1,2,…,2t，对应伴随式S的第i个分量为：
Si＝R(αi)＝r0+r1αi+r2α2i+…+rn-1α(n-1)i
其中α为有限域GF(2m)上的本原元，ri为系数，i＝0，1，…,n-1；
将上述公式进行转化如下：
Si＝R(αi)＝r0+r1αi+r2(αi)2+…+rn-1(αi)(n-1)
＝(r0+r1αi+r2(αi)2+…+r31(αi)31)(αi)0+(r32+r33αi+r34(αi)2+…+r63(αi)31)(αi)32+…+(rn-32+rn-31αi+rn-30(αi)2+…+rn-1(αi)31)(αi)n-32
这样从最下面一行开始，每次输入32位数据进行计算，然后将结果乘以(αi)32，再与下一次输入的计算结果相加，重复上述过程，最终就得到了对应的伴随式分量Si；特别地，由于在有限域中存在
Figure FDA0002278365910000011
成立，因此只需要计算Si,i＝1,3,...,2t-1，即可容易得到Si,i＝2,4,...,2t；
所述得到错误位置多项式的第二阶段为：
如果所有伴随式分量Si均为0，表示码字多项式R(x)不存在错误；否则存在错误则需要计算错误模式E(x)；
假设实际错误模式E(x)是在
Figure FDA0002278365910000012
的v个位置存在错误，得到如下方程组，应求解确定错误位置
Figure FDA0002278365910000013
Figure FDA0002278365910000021
1≤l≤v，0≤j1<j2<…<jv<n
对于1≤l≤v，定义错误位置数
Figure FDA0002278365910000022
和错误位置多项式σ(x)：
σ(x)＝(1+β1x)(1+β2x)…(1+βvx)＝σ0+σ1x+σ2x2+…+σvxv
该式表示σ(x)的根是错误位置数的倒数，即
Figure FDA0002278365910000023
能够得到系数σi与伴随式分量Si之间满足如下牛顿恒等式：
S1+σ1＝0
S2+σ1S1+2σ2＝0
S3+σ1S2+σ2S1+3σ3＝0
Figure FDA0002278365910000024
Sv+σ1Sv-1+…+σv-1S1+vσv＝0
求解错误位置多项式基于Berlekamp-Massey算法，流程如下：
第一步，求得一个最低次数多项式σ(1)(x)＝σ0+σ1x，使其系数满足第一个牛顿恒等式；
第二步，检验前步的σ(1)(x)的系数能否满足第二个牛顿恒等式；
如果确定满足条件，则取σ(2)(x)＝σ(1)(x)；如果不满足，则对σ(1)(x)增加一个修正项以构成新的σ(2)(x)＝σ0+σ1x+σ2x2，使得σ(2)(x)具有最低的次数，同时满足前两个牛顿恒等式；
第三步，求最低次数多项式σ(3)(x)以满足最低次数和前三个牛顿恒等式；
重复上述迭代过程，直到获得σ(2t)(x)为止；此时σ(2t)(x)就是错误位置多项式，即σ(x)＝σ(2t)(x)，如果接收码字多项式R(x)中的错误小于或等于BCH码的纠错能力t，那么就可以从σ(x)中得到正确的错误模式。
所述确定错误位置的第三阶段为：
在确定错误位置多项式σ(x)的系数σ1,σ2,…,σv的基础上，要确定第i位是否为错误位置，只需要验证α-i是否为σ(x)＝0的根，如果是，那么该位出错，否则该位的数据正确；因此将有限域中的n个元素逐一带入错误位置多项式，计算结果为0的元素即为错误位置多项式的根；σ(x)的根是错误位置数的倒数，因此将各个根求逆即可得到各个错误位置；对于NANDFlash闪存中数据来说使用的是二元BCH码，数据纠错只需要将错误位置的bit翻转即可。
2.如权利要求1所述的用于NAND Flash闪存纠错的并行BCH解码方法，其特征在于，考虑硬件实现的特点，对第二阶段的算法进行优化改进。首先在牛顿恒等式中，如果第1,3,…,(2t-1)个公式成立，可以证明第2,4,…,2t个公式肯定成立，因此可以在迭代算法中减少半数计算；
此外在出现迭代处理的情况时，计算新的σ(n)(x)的公式需要涉及求逆运算，不利于硬件实现，因此给σ(x)多项式增加一个常数项σc，同样计算σcσ(x)＝0，不影响最终的结果，但消除了求逆运算，简化了硬件实现复杂性；最终，得到σ(x)的系数σ1,σ2,…,σv。
CN201911131265.4A 2019-11-19 2019-11-19 用于NAND Flash闪存纠错的并行BCH解码方法 Pending CN110908827A (zh)

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