JPS5851643A - ケ−ブルの故障修正方式 - Google Patents
ケ−ブルの故障修正方式Info
- Publication number
- JPS5851643A JPS5851643A JP14998181A JP14998181A JPS5851643A JP S5851643 A JPS5851643 A JP S5851643A JP 14998181 A JP14998181 A JP 14998181A JP 14998181 A JP14998181 A JP 14998181A JP S5851643 A JPS5851643 A JP S5851643A
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- Japan
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- signal
- cable
- error
- line
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子計算機尋における制御装置と被制御装置
との間のデータの送受信に使用するケーブルの故障修正
方式に関し、特にケーブル内の信号縁が断線等により単
一のエラー信号を発生した場合に自動的に予備線と切り
替えるケーブルの故障修正方式に関する。
との間のデータの送受信に使用するケーブルの故障修正
方式に関し、特にケーブル内の信号縁が断線等により単
一のエラー信号を発生した場合に自動的に予備線と切り
替えるケーブルの故障修正方式に関する。
電子計算機のメモリ等の被制御装置と制御装置との間は
例えに39本の信号?lAt−束ねたケーブルで接続さ
れている。このケーブルの中Kii、データ送受信用の
信号線の他に検査符号送信用の信号線が含まれてシシ、
例えばメモリ側から制御装置側へ送信するデータが正し
いかどうかを検査するようになっている。制御装置側で
は、送信データの数が検査符号で示された数と合ってい
るかどうかを確かめ、合っていないときはV&シのデー
タであるのでアラーム表示をする。
例えに39本の信号?lAt−束ねたケーブルで接続さ
れている。このケーブルの中Kii、データ送受信用の
信号線の他に検査符号送信用の信号線が含まれてシシ、
例えばメモリ側から制御装置側へ送信するデータが正し
いかどうかを検査するようになっている。制御装置側で
は、送信データの数が検査符号で示された数と合ってい
るかどうかを確かめ、合っていないときはV&シのデー
タであるのでアラーム表示をする。
ここで、従来のcの種のケーブルの故障修正方式では、
例えば受信側としての制御値wL側にエラー訂正回路が
設けられておシ、上記v4シのデータは七011エラー
訂正回路に入力し、このエラー訂正回路で嬬送信データ
の各ビットをすべてチェックし、′11であるべきとこ
ろが101κなっている信号が一つだけあるときはその
ビットの信号はエラーであることを検出し、そのピッ)
O信号を0→IK訂正して正しいデータとして制御装置
へ送出していた。このように送信データにエラー信号が
発生するのは、ケーブル内の信号線の断線によることが
多いが、従来のケーブル故障修正方式では、単一のエラ
ー信号に対しては上記エラー訂正回路でその都度検出、
訂正して対処することができたが、二本の信号線が断線
したような場合はもう一つのエラー信号が発生し、現在
のエラー訂正回路では2ビツト以上の信号の訂正はでき
ず、結局制御装置には正しいデータを送ることができな
かった。
例えば受信側としての制御値wL側にエラー訂正回路が
設けられておシ、上記v4シのデータは七011エラー
訂正回路に入力し、このエラー訂正回路で嬬送信データ
の各ビットをすべてチェックし、′11であるべきとこ
ろが101κなっている信号が一つだけあるときはその
ビットの信号はエラーであることを検出し、そのピッ)
O信号を0→IK訂正して正しいデータとして制御装置
へ送出していた。このように送信データにエラー信号が
発生するのは、ケーブル内の信号線の断線によることが
多いが、従来のケーブル故障修正方式では、単一のエラ
ー信号に対しては上記エラー訂正回路でその都度検出、
訂正して対処することができたが、二本の信号線が断線
したような場合はもう一つのエラー信号が発生し、現在
のエラー訂正回路では2ビツト以上の信号の訂正はでき
ず、結局制御装置には正しいデータを送ることができな
かった。
筐た、一本の信号線のみが断線して単一のエラー信号が
発生している場合でも、送信データはその都度エラー訂
正回路で検出、訂正のプロセスを鮭るので制御装置又は
被制御装置へのデータの送受信速度が下がるものであっ
た。
発生している場合でも、送信データはその都度エラー訂
正回路で検出、訂正のプロセスを鮭るので制御装置又は
被制御装置へのデータの送受信速度が下がるものであっ
た。
本発明は上記欠点を除去するためになされたもので、ケ
ーブル内の信号−が断線等によりエラー信号を発生した
場合に自動的に予備線と切り替え、受信側へのデータの
送り速度を低下せしめないようにすると共に二つのエラ
ー信号の発生に対しても訂正を可能として正しいデータ
を送ることができるケーブルの故障修正方式を提供する
ことを目的とする。
ーブル内の信号−が断線等によりエラー信号を発生した
場合に自動的に予備線と切り替え、受信側へのデータの
送り速度を低下せしめないようにすると共に二つのエラ
ー信号の発生に対しても訂正を可能として正しいデータ
を送ることができるケーブルの故障修正方式を提供する
ことを目的とする。
以下、本鈍明によるケーブルの故障修正方式の実施例を
添付図面に基いて詳細に説明する。
添付図面に基いて詳細に説明する。
図面において、制御装置11111の1りント板2と、
被制御装置であるメモリ3i1411のプリント板4と
の間には、ケーブル5が接続されている。
被制御装置であるメモリ3i1411のプリント板4と
の間には、ケーブル5が接続されている。
このケーブル5は、制御装置1とメモリ3との間のデー
タの送受信をするもので、例えば39本(39ビット分
)の信号線を束ねた信号線束6とこれと並行に設けられ
7?、1本の予備線7とからなる。上記信号線束6には
、データ送受信用の信号線の他に検査符号送信用の信号
線が含まれており、メモリ31ilI又は制御装置1@
から送信されるデータが正しいかどうかを検査するよう
になっている。
タの送受信をするもので、例えば39本(39ビット分
)の信号線を束ねた信号線束6とこれと並行に設けられ
7?、1本の予備線7とからなる。上記信号線束6には
、データ送受信用の信号線の他に検査符号送信用の信号
線が含まれており、メモリ31ilI又は制御装置1@
から送信されるデータが正しいかどうかを検査するよう
になっている。
上記ケーブル5の両端は制御ik型側に設けられたスイ
ッチ回路8及びメモリ側に設けられたスイッチ回路9に
それぞれ接続されている。これらのスイッチ回路8.9
Fi、例えばマルチプレクサなどであシ、上記信号線束
6のデータ送受信用の信号線のいずれか1本が断線尋に
よりエラー信号を発生したときに、後述のエラービット
レジスタ11.12及びデコーダ13.14の指定によ
り該当信号線を予備線TK自動的に切り替えるものであ
る。
ッチ回路8及びメモリ側に設けられたスイッチ回路9に
それぞれ接続されている。これらのスイッチ回路8.9
Fi、例えばマルチプレクサなどであシ、上記信号線束
6のデータ送受信用の信号線のいずれか1本が断線尋に
よりエラー信号を発生したときに、後述のエラービット
レジスタ11.12及びデコーダ13.14の指定によ
り該当信号線を予備線TK自動的に切り替えるものであ
る。
上記メモリ側のスイッチ回路9はメモリ3と接続されて
お)、制御装置側のスイッチ回路8はエラー訂正回路(
以下「ECC回路」という)10に接続されている。こ
のECC回路10は、メモリ3から送信されてくるデー
タに単一のエラー信号が発生して誤シのデータが入力し
次ときに%送信データの各ビットをすべてチェックし−
11である。べきところが10−になっている信号があ
れば、そのビットはエラー信号であることを検出しその
ビットの信号を0→IK訂正して正しいデータとして制
御装置1へ送るものである。
お)、制御装置側のスイッチ回路8はエラー訂正回路(
以下「ECC回路」という)10に接続されている。こ
のECC回路10は、メモリ3から送信されてくるデー
タに単一のエラー信号が発生して誤シのデータが入力し
次ときに%送信データの各ビットをすべてチェックし−
11である。べきところが10−になっている信号があ
れば、そのビットはエラー信号であることを検出しその
ビットの信号を0→IK訂正して正しいデータとして制
御装置1へ送るものである。
上記ECCl路10のデータ出力側には制御装置1が接
続されているが、上記エラー信号の検出出力側には二つ
のエラービットレジスタ11.12が設けられており、
一方のエラービットレジスタ11はデコーダ13を介し
て制御装置側のスイッチ回路6に接続され、他方のエラ
ービットレジスタ12は他のデコーダ14を介してメモ
リ側のスイッチ回路9に接続されている。
続されているが、上記エラー信号の検出出力側には二つ
のエラービットレジスタ11.12が設けられており、
一方のエラービットレジスタ11はデコーダ13を介し
て制御装置側のスイッチ回路6に接続され、他方のエラ
ービットレジスタ12は他のデコーダ14を介してメモ
リ側のスイッチ回路9に接続されている。
上記エラービットレジスタ11.12はECC回路10
のエラー信号の検出によりどのビットが誤りであ′)友
かがセットされ、このセットされた信号が例えば6ビツ
トのデコーダ13.14にそれぞれ入力し、上記デコー
ダ13,140出力がそれぞれのスイッチ回路8及び9
に入力して信号−束6中のどの信号線を予備@7と切夛
替えるかを指定する。
のエラー信号の検出によりどのビットが誤りであ′)友
かがセットされ、このセットされた信号が例えば6ビツ
トのデコーダ13.14にそれぞれ入力し、上記デコー
ダ13,140出力がそれぞれのスイッチ回路8及び9
に入力して信号−束6中のどの信号線を予備@7と切夛
替えるかを指定する。
なお、図面においてはECC回路10を制御装置1儒に
のみ設けたものとして示したが、本発明はこれに限られ
ず、双方向性の装置である場合は制御装置1@とメモリ
3(被制御装置)側の両方にそれぞれ設けることとなる
。
のみ設けたものとして示したが、本発明はこれに限られ
ず、双方向性の装置である場合は制御装置1@とメモリ
3(被制御装置)側の両方にそれぞれ設けることとなる
。
次に、本発明によるケーブルの故障修正方式の作動につ
いて説明する。いま、メモIJ 3に記憶されたデータ
が続出されてその読出しデータが制御装置1に送信され
るとする。上記読田しデータは、スイッチ回路9、ケー
ブル5及びスイッチ回路8を介してECC回路10に入
力する。ここで、もしケーブル5の信号線束6のうち第
10番目の信号線が断線しているとすると、上記読出し
データのうち第10番目のビットに単一のエラー信号を
含む誤りのデータとなる。
いて説明する。いま、メモIJ 3に記憶されたデータ
が続出されてその読出しデータが制御装置1に送信され
るとする。上記読田しデータは、スイッチ回路9、ケー
ブル5及びスイッチ回路8を介してECC回路10に入
力する。ここで、もしケーブル5の信号線束6のうち第
10番目の信号線が断線しているとすると、上記読出し
データのうち第10番目のビットに単一のエラー信号を
含む誤りのデータとなる。
そこで、ECC回路10は読出しデータの各ビットをす
べてチェックして第10番目のビットが誤りであること
を検出し、セット信号811−制御装置側のエラービッ
トレジスタ11及びメモリ側ノエラービットレジスタ1
2に送出する。
べてチェックして第10番目のビットが誤りであること
を検出し、セット信号811−制御装置側のエラービッ
トレジスタ11及びメモリ側ノエラービットレジスタ1
2に送出する。
このセット信号S1を受けてそれぞれのエラービットレ
ジスタ11.12は、第10番目のヒツトがxbである
ことがセットされる。次に、上記エラービットレジスタ
It、’12からそれぞれ切番え信号82.8鵞’が送
出されてそれぞれのデコーダ1114に入力する。これ
らのデコーダ13.14は、上記切替え16号S2.8
2/を変換して「10」を出力し、このデコーダ13.
14の出力が制御装置側のスイッチ回路8及びメモリ側
のスイッチ回路9にそれぞれ入力して「10」を指定し
、上記それぞれのスイッチ回路8.9は、図面に実線で
示すように、信号線束6中の第10番目の信号線を予備
線Tと切り替える。従って、断線した第10番目の信号
線に入るべき信号は以後予備線7を介して送信されるこ
ととなシ、メモリ3から送信される続出しデータ拡圧し
いデータとして送信されることとなる。このような状態
で第二のエラー信号が発生したときは、従前どおシEC
C回路10に入力した誤ったデータは、該ECC回路1
0自体でその都度エラー信号が検出、訂正されて正しい
データとして制御装置1に送出される。
ジスタ11.12は、第10番目のヒツトがxbである
ことがセットされる。次に、上記エラービットレジスタ
It、’12からそれぞれ切番え信号82.8鵞’が送
出されてそれぞれのデコーダ1114に入力する。これ
らのデコーダ13.14は、上記切替え16号S2.8
2/を変換して「10」を出力し、このデコーダ13.
14の出力が制御装置側のスイッチ回路8及びメモリ側
のスイッチ回路9にそれぞれ入力して「10」を指定し
、上記それぞれのスイッチ回路8.9は、図面に実線で
示すように、信号線束6中の第10番目の信号線を予備
線Tと切り替える。従って、断線した第10番目の信号
線に入るべき信号は以後予備線7を介して送信されるこ
ととなシ、メモリ3から送信される続出しデータ拡圧し
いデータとして送信されることとなる。このような状態
で第二のエラー信号が発生したときは、従前どおシEC
C回路10に入力した誤ったデータは、該ECC回路1
0自体でその都度エラー信号が検出、訂正されて正しい
データとして制御装置1に送出される。
本発明は以上説明したように、信号線束6と並行して予
備線1を設けECC回路10で単一のエラー信号を検出
したときは目動的に上記エラー信号に該当する信号線を
予備線7と切シ替えるようにしたので、信号線束6のう
ちいずれか一本の信号線がM#!している場合でも送信
の都度、ECC回路1Gでエラー信号1t@出、訂正す
るプロセスを経ることを賛さす、制御4]装置1又はメ
モリ3へのデータの送シ速度が低下することはない。ま
た、信号線の一本が断線した上にもう一つのエラー信号
が発生しても、第一のエラー信号に対しては予備線Tへ
切り替えて対処し、第二のエラー信号に対してはECC
回路10自体の検出、訂正機能でエラー信号を正規信号
に訂正することができるので、二つのエラー信号が発生
しても受信側に正しいデータを送ることができる。さら
に、信号線か一本断縁してもそのケーブル5はまだ使用
可能であるので、全体としてそのケーブル5の寿命t−
mばすことかできる。
備線1を設けECC回路10で単一のエラー信号を検出
したときは目動的に上記エラー信号に該当する信号線を
予備線7と切シ替えるようにしたので、信号線束6のう
ちいずれか一本の信号線がM#!している場合でも送信
の都度、ECC回路1Gでエラー信号1t@出、訂正す
るプロセスを経ることを賛さす、制御4]装置1又はメ
モリ3へのデータの送シ速度が低下することはない。ま
た、信号線の一本が断線した上にもう一つのエラー信号
が発生しても、第一のエラー信号に対しては予備線Tへ
切り替えて対処し、第二のエラー信号に対してはECC
回路10自体の検出、訂正機能でエラー信号を正規信号
に訂正することができるので、二つのエラー信号が発生
しても受信側に正しいデータを送ることができる。さら
に、信号線か一本断縁してもそのケーブル5はまだ使用
可能であるので、全体としてそのケーブル5の寿命t−
mばすことかできる。
図面は本発明によるケーブルの故障修正方式を示すブロ
ック図である。 1・・・・・・制御装置 3・・・・・・メモリ(被制御装置) 5・・・−・ケーブル 6・・・・・・信号線束 T・・・・・・予備線 8.9・・・・・・スイッチ回路 10・・・・・・エラー訂正回路(BCC−路)11.
12・・・・・・エラービットレジスタ13.14・・
・・・・デコーダ 出願人 冨士過株式会社
ック図である。 1・・・・・・制御装置 3・・・・・・メモリ(被制御装置) 5・・・−・ケーブル 6・・・・・・信号線束 T・・・・・・予備線 8.9・・・・・・スイッチ回路 10・・・・・・エラー訂正回路(BCC−路)11.
12・・・・・・エラービットレジスタ13.14・・
・・・・デコーダ 出願人 冨士過株式会社
Claims (1)
- 制御装置と被制御装置との間に信号−を束ねてなるケー
ブルを接続し上記制御i!置と被制御装置との間のデー
タの送受信において単一のエラー信号が発生したときは
受信側に設けられたエラー訂正回路で検出し正規信号に
訂正して送受信するケーブルの故障修正方式において、
上記ケーブルと並行に予備線を設はエラー訂正回路で単
一のエラー信号を検出したときは上記エラー信号に該当
する信号線を予備−と切9替えるようにし九ことを4I
微とするケーブルの故障修正方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14998181A JPS5851643A (ja) | 1981-09-22 | 1981-09-22 | ケ−ブルの故障修正方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14998181A JPS5851643A (ja) | 1981-09-22 | 1981-09-22 | ケ−ブルの故障修正方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5851643A true JPS5851643A (ja) | 1983-03-26 |
Family
ID=15486851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14998181A Pending JPS5851643A (ja) | 1981-09-22 | 1981-09-22 | ケ−ブルの故障修正方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5851643A (ja) |
-
1981
- 1981-09-22 JP JP14998181A patent/JPS5851643A/ja active Pending
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