JPS5851643A - ケ−ブルの故障修正方式 - Google Patents
ケ−ブルの故障修正方式Info
- Publication number
- JPS5851643A JPS5851643A JP14998181A JP14998181A JPS5851643A JP S5851643 A JPS5851643 A JP S5851643A JP 14998181 A JP14998181 A JP 14998181A JP 14998181 A JP14998181 A JP 14998181A JP S5851643 A JPS5851643 A JP S5851643A
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- Japan
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- signal
- cable
- error
- line
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子計算機尋における制御装置と被制御装置
との間のデータの送受信に使用するケーブルの故障修正
方式に関し、特にケーブル内の信号縁が断線等により単
一のエラー信号を発生した場合に自動的に予備線と切り
替えるケーブルの故障修正方式に関する。
との間のデータの送受信に使用するケーブルの故障修正
方式に関し、特にケーブル内の信号縁が断線等により単
一のエラー信号を発生した場合に自動的に予備線と切り
替えるケーブルの故障修正方式に関する。
電子計算機のメモリ等の被制御装置と制御装置との間は
例えに３９本の信号？ｌＡｔ−束ねたケーブルで接続さ
れている。このケーブルの中Ｋｉｉ、データ送受信用の
信号線の他に検査符号送信用の信号線が含まれてシシ、
例えばメモリ側から制御装置側へ送信するデータが正し
いかどうかを検査するようになっている。制御装置側で
は、送信データの数が検査符号で示された数と合ってい
るかどうかを確かめ、合っていないときはＶ＆シのデー
タであるのでアラーム表示をする。
例えに３９本の信号？ｌＡｔ−束ねたケーブルで接続さ
れている。このケーブルの中Ｋｉｉ、データ送受信用の
信号線の他に検査符号送信用の信号線が含まれてシシ、
例えばメモリ側から制御装置側へ送信するデータが正し
いかどうかを検査するようになっている。制御装置側で
は、送信データの数が検査符号で示された数と合ってい
るかどうかを確かめ、合っていないときはＶ＆シのデー
タであるのでアラーム表示をする。
ここで、従来のｃの種のケーブルの故障修正方式では、
例えば受信側としての制御値ｗＬ側にエラー訂正回路が
設けられておシ、上記ｖ４シのデータは七０１１エラー
訂正回路に入力し、このエラー訂正回路で嬬送信データ
の各ビットをすべてチェックし、′１１であるべきとこ
ろが１０１κなっている信号が一つだけあるときはその
ビットの信号はエラーであることを検出し、そのピッ）
Ｏ信号を０→ＩＫ訂正して正しいデータとして制御装置
へ送出していた。このように送信データにエラー信号が
発生するのは、ケーブル内の信号線の断線によることが
多いが、従来のケーブル故障修正方式では、単一のエラ
ー信号に対しては上記エラー訂正回路でその都度検出、
訂正して対処することができたが、二本の信号線が断線
したような場合はもう一つのエラー信号が発生し、現在
のエラー訂正回路では２ビツト以上の信号の訂正はでき
ず、結局制御装置には正しいデータを送ることができな
かった。
例えば受信側としての制御値ｗＬ側にエラー訂正回路が
設けられておシ、上記ｖ４シのデータは七０１１エラー
訂正回路に入力し、このエラー訂正回路で嬬送信データ
の各ビットをすべてチェックし、′１１であるべきとこ
ろが１０１κなっている信号が一つだけあるときはその
ビットの信号はエラーであることを検出し、そのピッ）
Ｏ信号を０→ＩＫ訂正して正しいデータとして制御装置
へ送出していた。このように送信データにエラー信号が
発生するのは、ケーブル内の信号線の断線によることが
多いが、従来のケーブル故障修正方式では、単一のエラ
ー信号に対しては上記エラー訂正回路でその都度検出、
訂正して対処することができたが、二本の信号線が断線
したような場合はもう一つのエラー信号が発生し、現在
のエラー訂正回路では２ビツト以上の信号の訂正はでき
ず、結局制御装置には正しいデータを送ることができな
かった。
筐た、一本の信号線のみが断線して単一のエラー信号が
発生している場合でも、送信データはその都度エラー訂
正回路で検出、訂正のプロセスを鮭るので制御装置又は
被制御装置へのデータの送受信速度が下がるものであっ
た。
発生している場合でも、送信データはその都度エラー訂
正回路で検出、訂正のプロセスを鮭るので制御装置又は
被制御装置へのデータの送受信速度が下がるものであっ
た。
本発明は上記欠点を除去するためになされたもので、ケ
ーブル内の信号−が断線等によりエラー信号を発生した
場合に自動的に予備線と切り替え、受信側へのデータの
送り速度を低下せしめないようにすると共に二つのエラ
ー信号の発生に対しても訂正を可能として正しいデータ
を送ることができるケーブルの故障修正方式を提供する
ことを目的とする。
ーブル内の信号−が断線等によりエラー信号を発生した
場合に自動的に予備線と切り替え、受信側へのデータの
送り速度を低下せしめないようにすると共に二つのエラ
ー信号の発生に対しても訂正を可能として正しいデータ
を送ることができるケーブルの故障修正方式を提供する
ことを目的とする。
以下、本鈍明によるケーブルの故障修正方式の実施例を
添付図面に基いて詳細に説明する。
添付図面に基いて詳細に説明する。
図面において、制御装置１１１１１の１りント板２と、
被制御装置であるメモリ３ｉ１４１１のプリント板４と
の間には、ケーブル５が接続されている。
被制御装置であるメモリ３ｉ１４１１のプリント板４と
の間には、ケーブル５が接続されている。
このケーブル５は、制御装置１とメモリ３との間のデー
タの送受信をするもので、例えば３９本（３９ビット分
）の信号線を束ねた信号線束６とこれと並行に設けられ
７？、１本の予備線７とからなる。上記信号線束６には
、データ送受信用の信号線の他に検査符号送信用の信号
線が含まれており、メモリ３１ｉｌＩ又は制御装置１＠
から送信されるデータが正しいかどうかを検査するよう
になっている。
タの送受信をするもので、例えば３９本（３９ビット分
）の信号線を束ねた信号線束６とこれと並行に設けられ
７？、１本の予備線７とからなる。上記信号線束６には
、データ送受信用の信号線の他に検査符号送信用の信号
線が含まれており、メモリ３１ｉｌＩ又は制御装置１＠
から送信されるデータが正しいかどうかを検査するよう
になっている。
上記ケーブル５の両端は制御ｉｋ型側に設けられたスイ
ッチ回路８及びメモリ側に設けられたスイッチ回路９に
それぞれ接続されている。これらのスイッチ回路８．９
Ｆｉ、例えばマルチプレクサなどであシ、上記信号線束
６のデータ送受信用の信号線のいずれか１本が断線尋に
よりエラー信号を発生したときに、後述のエラービット
レジスタ１１．１２及びデコーダ１３．１４の指定によ
り該当信号線を予備線ＴＫ自動的に切り替えるものであ
る。
ッチ回路８及びメモリ側に設けられたスイッチ回路９に
それぞれ接続されている。これらのスイッチ回路８．９
Ｆｉ、例えばマルチプレクサなどであシ、上記信号線束
６のデータ送受信用の信号線のいずれか１本が断線尋に
よりエラー信号を発生したときに、後述のエラービット
レジスタ１１．１２及びデコーダ１３．１４の指定によ
り該当信号線を予備線ＴＫ自動的に切り替えるものであ
る。
上記メモリ側のスイッチ回路９はメモリ３と接続されて
お）、制御装置側のスイッチ回路８はエラー訂正回路（
以下「ＥＣＣ回路」という）１０に接続されている。こ
のＥＣＣ回路１０は、メモリ３から送信されてくるデー
タに単一のエラー信号が発生して誤シのデータが入力し
次ときに％送信データの各ビットをすべてチェックし−
１１である。べきところが１０−になっている信号があ
れば、そのビットはエラー信号であることを検出しその
ビットの信号を０→ＩＫ訂正して正しいデータとして制
御装置１へ送るものである。
お）、制御装置側のスイッチ回路８はエラー訂正回路（
以下「ＥＣＣ回路」という）１０に接続されている。こ
のＥＣＣ回路１０は、メモリ３から送信されてくるデー
タに単一のエラー信号が発生して誤シのデータが入力し
次ときに％送信データの各ビットをすべてチェックし−
１１である。べきところが１０−になっている信号があ
れば、そのビットはエラー信号であることを検出しその
ビットの信号を０→ＩＫ訂正して正しいデータとして制
御装置１へ送るものである。
上記ＥＣＣｌ路１０のデータ出力側には制御装置１が接
続されているが、上記エラー信号の検出出力側には二つ
のエラービットレジスタ１１．１２が設けられており、
一方のエラービットレジスタ１１はデコーダ１３を介し
て制御装置側のスイッチ回路６に接続され、他方のエラ
ービットレジスタ１２は他のデコーダ１４を介してメモ
リ側のスイッチ回路９に接続されている。
続されているが、上記エラー信号の検出出力側には二つ
のエラービットレジスタ１１．１２が設けられており、
一方のエラービットレジスタ１１はデコーダ１３を介し
て制御装置側のスイッチ回路６に接続され、他方のエラ
ービットレジスタ１２は他のデコーダ１４を介してメモ
リ側のスイッチ回路９に接続されている。
上記エラービットレジスタ１１．１２はＥＣＣ回路１０
のエラー信号の検出によりどのビットが誤りであ′）友
かがセットされ、このセットされた信号が例えば６ビツ
トのデコーダ１３．１４にそれぞれ入力し、上記デコー
ダ１３，１４０出力がそれぞれのスイッチ回路８及び９
に入力して信号−束６中のどの信号線を予備＠７と切夛
替えるかを指定する。
のエラー信号の検出によりどのビットが誤りであ′）友
かがセットされ、このセットされた信号が例えば６ビツ
トのデコーダ１３．１４にそれぞれ入力し、上記デコー
ダ１３，１４０出力がそれぞれのスイッチ回路８及び９
に入力して信号−束６中のどの信号線を予備＠７と切夛
替えるかを指定する。
なお、図面においてはＥＣＣ回路１０を制御装置１儒に
のみ設けたものとして示したが、本発明はこれに限られ
ず、双方向性の装置である場合は制御装置１＠とメモリ
３（被制御装置）側の両方にそれぞれ設けることとなる
。
のみ設けたものとして示したが、本発明はこれに限られ
ず、双方向性の装置である場合は制御装置１＠とメモリ
３（被制御装置）側の両方にそれぞれ設けることとなる
。
次に、本発明によるケーブルの故障修正方式の作動につ
いて説明する。いま、メモＩＪ ３に記憶されたデータ
が続出されてその読出しデータが制御装置１に送信され
るとする。上記読田しデータは、スイッチ回路９、ケー
ブル５及びスイッチ回路８を介してＥＣＣ回路１０に入
力する。ここで、もしケーブル５の信号線束６のうち第
１０番目の信号線が断線しているとすると、上記読出し
データのうち第１０番目のビットに単一のエラー信号を
含む誤りのデータとなる。
いて説明する。いま、メモＩＪ ３に記憶されたデータ
が続出されてその読出しデータが制御装置１に送信され
るとする。上記読田しデータは、スイッチ回路９、ケー
ブル５及びスイッチ回路８を介してＥＣＣ回路１０に入
力する。ここで、もしケーブル５の信号線束６のうち第
１０番目の信号線が断線しているとすると、上記読出し
データのうち第１０番目のビットに単一のエラー信号を
含む誤りのデータとなる。
そこで、ＥＣＣ回路１０は読出しデータの各ビットをす
べてチェックして第１０番目のビットが誤りであること
を検出し、セット信号８１１−制御装置側のエラービッ
トレジスタ１１及びメモリ側ノエラービットレジスタ１
２に送出する。
べてチェックして第１０番目のビットが誤りであること
を検出し、セット信号８１１−制御装置側のエラービッ
トレジスタ１１及びメモリ側ノエラービットレジスタ１
２に送出する。
このセット信号Ｓ１を受けてそれぞれのエラービットレ
ジスタ１１．１２は、第１０番目のヒツトがｘｂである
ことがセットされる。次に、上記エラービットレジスタ
Ｉｔ、’１２からそれぞれ切番え信号８２．８鵞’が送
出されてそれぞれのデコーダ１１１４に入力する。これ
らのデコーダ１３．１４は、上記切替え１６号Ｓ２．８
２／を変換して「１０」を出力し、このデコーダ１３．
１４の出力が制御装置側のスイッチ回路８及びメモリ側
のスイッチ回路９にそれぞれ入力して「１０」を指定し
、上記それぞれのスイッチ回路８．９は、図面に実線で
示すように、信号線束６中の第１０番目の信号線を予備
線Ｔと切り替える。従って、断線した第１０番目の信号
線に入るべき信号は以後予備線７を介して送信されるこ
ととなシ、メモリ３から送信される続出しデータ拡圧し
いデータとして送信されることとなる。このような状態
で第二のエラー信号が発生したときは、従前どおシＥＣ
Ｃ回路１０に入力した誤ったデータは、該ＥＣＣ回路１
０自体でその都度エラー信号が検出、訂正されて正しい
データとして制御装置１に送出される。
ジスタ１１．１２は、第１０番目のヒツトがｘｂである
ことがセットされる。次に、上記エラービットレジスタ
Ｉｔ、’１２からそれぞれ切番え信号８２．８鵞’が送
出されてそれぞれのデコーダ１１１４に入力する。これ
らのデコーダ１３．１４は、上記切替え１６号Ｓ２．８
２／を変換して「１０」を出力し、このデコーダ１３．
１４の出力が制御装置側のスイッチ回路８及びメモリ側
のスイッチ回路９にそれぞれ入力して「１０」を指定し
、上記それぞれのスイッチ回路８．９は、図面に実線で
示すように、信号線束６中の第１０番目の信号線を予備
線Ｔと切り替える。従って、断線した第１０番目の信号
線に入るべき信号は以後予備線７を介して送信されるこ
ととなシ、メモリ３から送信される続出しデータ拡圧し
いデータとして送信されることとなる。このような状態
で第二のエラー信号が発生したときは、従前どおシＥＣ
Ｃ回路１０に入力した誤ったデータは、該ＥＣＣ回路１
０自体でその都度エラー信号が検出、訂正されて正しい
データとして制御装置１に送出される。
本発明は以上説明したように、信号線束６と並行して予
備線１を設けＥＣＣ回路１０で単一のエラー信号を検出
したときは目動的に上記エラー信号に該当する信号線を
予備線７と切シ替えるようにしたので、信号線束６のう
ちいずれか一本の信号線がＭ＃！している場合でも送信
の都度、ＥＣＣ回路１Ｇでエラー信号１ｔ＠出、訂正す
るプロセスを経ることを賛さす、制御４］装置１又はメ
モリ３へのデータの送シ速度が低下することはない。ま
た、信号線の一本が断線した上にもう一つのエラー信号
が発生しても、第一のエラー信号に対しては予備線Ｔへ
切り替えて対処し、第二のエラー信号に対してはＥＣＣ
回路１０自体の検出、訂正機能でエラー信号を正規信号
に訂正することができるので、二つのエラー信号が発生
しても受信側に正しいデータを送ることができる。さら
に、信号線か一本断縁してもそのケーブル５はまだ使用
可能であるので、全体としてそのケーブル５の寿命ｔ−
ｍばすことかできる。
備線１を設けＥＣＣ回路１０で単一のエラー信号を検出
したときは目動的に上記エラー信号に該当する信号線を
予備線７と切シ替えるようにしたので、信号線束６のう
ちいずれか一本の信号線がＭ＃！している場合でも送信
の都度、ＥＣＣ回路１Ｇでエラー信号１ｔ＠出、訂正す
るプロセスを経ることを賛さす、制御４］装置１又はメ
モリ３へのデータの送シ速度が低下することはない。ま
た、信号線の一本が断線した上にもう一つのエラー信号
が発生しても、第一のエラー信号に対しては予備線Ｔへ
切り替えて対処し、第二のエラー信号に対してはＥＣＣ
回路１０自体の検出、訂正機能でエラー信号を正規信号
に訂正することができるので、二つのエラー信号が発生
しても受信側に正しいデータを送ることができる。さら
に、信号線か一本断縁してもそのケーブル５はまだ使用
可能であるので、全体としてそのケーブル５の寿命ｔ−
ｍばすことかできる。
図面は本発明によるケーブルの故障修正方式を示すブロ
ック図である。 １・・・・・・制御装置 ３・・・・・・メモリ（被制御装置） ５・・・−・ケーブル ６・・・・・・信号線束 Ｔ・・・・・・予備線 ８．９・・・・・・スイッチ回路 １０・・・・・・エラー訂正回路（ＢＣＣ−路）１１．
１２・・・・・・エラービットレジスタ１３．１４・・
・・・・デコーダ 出願人 冨士過株式会社
ック図である。 １・・・・・・制御装置 ３・・・・・・メモリ（被制御装置） ５・・・−・ケーブル ６・・・・・・信号線束 Ｔ・・・・・・予備線 ８．９・・・・・・スイッチ回路 １０・・・・・・エラー訂正回路（ＢＣＣ−路）１１．
１２・・・・・・エラービットレジスタ１３．１４・・
・・・・デコーダ 出願人 冨士過株式会社
Claims (1)
- 制御装置と被制御装置との間に信号−を束ねてなるケー
ブルを接続し上記制御ｉ！置と被制御装置との間のデー
タの送受信において単一のエラー信号が発生したときは
受信側に設けられたエラー訂正回路で検出し正規信号に
訂正して送受信するケーブルの故障修正方式において、
上記ケーブルと並行に予備線を設はエラー訂正回路で単
一のエラー信号を検出したときは上記エラー信号に該当
する信号線を予備−と切９替えるようにし九ことを４Ｉ
微とするケーブルの故障修正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14998181A JPS5851643A (ja) | 1981-09-22 | 1981-09-22 | ケ−ブルの故障修正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14998181A JPS5851643A (ja) | 1981-09-22 | 1981-09-22 | ケ−ブルの故障修正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851643A true JPS5851643A (ja) | 1983-03-26 |
Family
ID=15486851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14998181A Pending JPS5851643A (ja) | 1981-09-22 | 1981-09-22 | ケ−ブルの故障修正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851643A (ja) |
-
1981
- 1981-09-22 JP JP14998181A patent/JPS5851643A/ja active Pending
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