JP2659427B2 - 多重端局装置の回線試験回路 - Google Patents
多重端局装置の回線試験回路Info
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- JP2659427B2 JP2659427B2 JP1038764A JP3876489A JP2659427B2 JP 2659427 B2 JP2659427 B2 JP 2659427B2 JP 1038764 A JP1038764 A JP 1038764A JP 3876489 A JP3876489 A JP 3876489A JP 2659427 B2 JP2659427 B2 JP 2659427B2
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- test
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- signal
- register
- signal path
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- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】 〔概要〕 PCM端局装置等の多重端局装置に収容される回線の試
験を試験指令信号に応じて行う多重端局装置の回線試験
回路に関し， コマンドレジスタのリセット信号を外部回路から適切
に受け取ることができないような場合でも，既に書き込
まれているコマンドをクリアしつつ新たなコマンドの書
込みを行えるようにして，試験の誤動作の発生を防止
し，もって装置の信頼性の向上を図ることを目的とし， 試験指令信号の内容を解析して通話路試験か信号路試
験かを判定する判定回路と，判定回路で通話路試験と判
定された場合に試験指令信号の試験情報を保持する通話
路レジスタと，判定回路で信号路試験と判定された場合
に試験指令信号の試験情報を保持する信号路レジスタ
と，判定回路による判定結果が通話路試験の場合には信
号路レジスタを，また信号路試験の場合には通話路レジ
スタをリセットするリセット回路を具備してなる。
験を試験指令信号に応じて行う多重端局装置の回線試験
回路に関し， コマンドレジスタのリセット信号を外部回路から適切
に受け取ることができないような場合でも，既に書き込
まれているコマンドをクリアしつつ新たなコマンドの書
込みを行えるようにして，試験の誤動作の発生を防止
し，もって装置の信頼性の向上を図ることを目的とし， 試験指令信号の内容を解析して通話路試験か信号路試
験かを判定する判定回路と，判定回路で通話路試験と判
定された場合に試験指令信号の試験情報を保持する通話
路レジスタと，判定回路で信号路試験と判定された場合
に試験指令信号の試験情報を保持する信号路レジスタ
と，判定回路による判定結果が通話路試験の場合には信
号路レジスタを，また信号路試験の場合には通話路レジ
スタをリセットするリセット回路を具備してなる。
本発明はPCM端局装置等の多重端局装置に収容される
回線の試験を試験指令信号に応じて行う多重端局装置の
回線試験回路に関する。
回線の試験を試験指令信号に応じて行う多重端局装置の
回線試験回路に関する。
かかる回線試験回路では試験指令信号のモード情報等
を保持するコマンドレジスタが備えられているが，この
コマンドレジスタがデータ書込みに先立って的確にリセ
ットされないと試験の誤動作が生じることがあるので，
誤動作を防止し信頼性を向上するために，データ書込み
に先立ちコマンドレジスタを確実にリセットできること
が必要とされる。
を保持するコマンドレジスタが備えられているが，この
コマンドレジスタがデータ書込みに先立って的確にリセ
ットされないと試験の誤動作が生じることがあるので，
誤動作を防止し信頼性を向上するために，データ書込み
に先立ちコマンドレジスタを確実にリセットできること
が必要とされる。
PCM端局装置の回線試験回路における試験コマンド保
持部の従来の構成例が第３図に示される。また第３図に
おける各信号CLK,CMD,C8K,WE,SSCNのタイムチャートが
第５図に示される。
持部の従来の構成例が第３図に示される。また第３図に
おける各信号CLK,CMD,C8K,WE,SSCNのタイムチャートが
第５図に示される。
第３図において,CLKは64Kbpsのタイミングクロック,C
MDはシリアル信号からなる試験コマンド,C8Kはコマンド
の先頭位置を指示するための信号,WEは書込み許可信号,
SSCNはシステムスキャン信号である。試験コマンドCMD
は８ビットのシリアル信号のコードD7〜D0からなり，こ
のうちD3〜D0は試験の形態を表すコードであり,D7〜D5
は試験対象の回線が通話路か信号路かを区別するための
コードである。ここで，通話路はISDN回線におけるＢチ
ャネル，信号路はＤチャネルに相当するものである。試
験モードコードD3〜D0は,D0が受信側回路のインサート,
D1が受信側回線のモニタ,D2が送信側回線のインサート,
D3が送信側回線のモニタの各試験を指定する各１ビット
のコードである。
MDはシリアル信号からなる試験コマンド,C8Kはコマンド
の先頭位置を指示するための信号,WEは書込み許可信号,
SSCNはシステムスキャン信号である。試験コマンドCMD
は８ビットのシリアル信号のコードD7〜D0からなり，こ
のうちD3〜D0は試験の形態を表すコードであり,D7〜D5
は試験対象の回線が通話路か信号路かを区別するための
コードである。ここで，通話路はISDN回線におけるＢチ
ャネル，信号路はＤチャネルに相当するものである。試
験モードコードD3〜D0は,D0が受信側回路のインサート,
D1が受信側回線のモニタ,D2が送信側回線のインサート,
D3が送信側回線のモニタの各試験を指定する各１ビット
のコードである。
レジスタ制御部１は上述の各信号CLK,CMD,C8K,WE,SSC
Nが入力され，これらの信号に基づき，回線試験が通信
路試験であることを指定する通信路指定信号VEを通信路
レジスタ３に，また信号路試験であることを指定する信
号路指定信号SEを信号路レジスタ２にそれぞれ出力する
と共に，シリアル形式の試験モードコードD3〜D0を４ビ
ットのパラレル形式の信号にシリアル／パラレル変換し
て信号路レジスタ２と通話路レジスタ３にそれぞれ出力
する。
Nが入力され，これらの信号に基づき，回線試験が通信
路試験であることを指定する通信路指定信号VEを通信路
レジスタ３に，また信号路試験であることを指定する信
号路指定信号SEを信号路レジスタ２にそれぞれ出力する
と共に，シリアル形式の試験モードコードD3〜D0を４ビ
ットのパラレル形式の信号にシリアル／パラレル変換し
て信号路レジスタ２と通話路レジスタ３にそれぞれ出力
する。
このレジスタ制御部１の構成例が第４図に示される。
図示の如く，シリアル／パラレル（S/P）変換およびタ
イミング発生回路11,判定回路12,アドレスレジスタ13等
を含み構成されている。S/P変換・タイミング発生回路1
1は各信号CLK,CMD,C8K,WE,SSCNが入力されており，試験
コマンドCMDをシリアル／パラレル変換して，そのうち
の試験モードコードD3〜D0を４ビットパラレル形式で信
号路レジスタ２と通信路レジスタ３に送出すると共に，
判別コードD7〜D5を判定回路12に３ビットパラレル形式
で送出する。また試験回線の番号を指定するｎビットパ
ラレルのアドレス信号をアドレスレジスタ13に送出す
る。
図示の如く，シリアル／パラレル（S/P）変換およびタ
イミング発生回路11,判定回路12,アドレスレジスタ13等
を含み構成されている。S/P変換・タイミング発生回路1
1は各信号CLK,CMD,C8K,WE,SSCNが入力されており，試験
コマンドCMDをシリアル／パラレル変換して，そのうち
の試験モードコードD3〜D0を４ビットパラレル形式で信
号路レジスタ２と通信路レジスタ３に送出すると共に，
判別コードD7〜D5を判定回路12に３ビットパラレル形式
で送出する。また試験回線の番号を指定するｎビットパ
ラレルのアドレス信号をアドレスレジスタ13に送出す
る。
判定回路12は判別コードD7〜D5に基づき，回線試験の
種類が信号路に対してのものか通話路（すなわち音声回
線）に対してのものかを判定し，信号路試験の場合には
信号路レジスタ２に対して試験モードコードD3〜D0を書
き込むことを指定する書込み許可信号としての信号路指
定信号SEを送出し，一方，通話路試験の場合には通信路
レジスタ３に対して試験モードコードD3〜D0を書き込む
ことを指定する書込み許可信号としての信号路指定信号
VEを送出する。
種類が信号路に対してのものか通話路（すなわち音声回
線）に対してのものかを判定し，信号路試験の場合には
信号路レジスタ２に対して試験モードコードD3〜D0を書
き込むことを指定する書込み許可信号としての信号路指
定信号SEを送出し，一方，通話路試験の場合には通信路
レジスタ３に対して試験モードコードD3〜D0を書き込む
ことを指定する書込み許可信号としての信号路指定信号
VEを送出する。
信号路レジスタ２および通信路レジスタ３はそれぞれ
試験モードコードD3〜D0を保持する４ビットのレジスタ
からなり，それらの保持データを試験モードを指定する
モード信号として回線試験装置内部に出力する。またリ
セット信号RESが外部装置から入力されており，これを
受けることによってその内容がクリアされる。
試験モードコードD3〜D0を保持する４ビットのレジスタ
からなり，それらの保持データを試験モードを指定する
モード信号として回線試験装置内部に出力する。またリ
セット信号RESが外部装置から入力されており，これを
受けることによってその内容がクリアされる。
この従来例の回線試験回路の動作を説明すると，入力
されたシリアル形式の試験コマンドCMDをS/P変換・タイ
ミング発生回路11でパラレル変換し，そのうちの判別コ
ードD7〜D5に基づいて判定回路12で回線試験が信号路試
験か通話路試験かを判定し，それに応じて信号路指定信
号SEまたは通話路指定信号VEを出力して，信号路試験の
場合には試験モードコードD3〜D0を信号路レジスタ２に
書き込み、通話路試験の場合にはそれを通信路レジスタ
３に書き込むようにするものである。なお，信号路レジ
スタ２および通信路レジスタ３への信号モードコードD3
〜D0の書込みに先立っては、リセット信号RESにより信
号路レジスタ２および通信路レジスタ３がリセットされ
て，過去の保持データがクリアされる。
されたシリアル形式の試験コマンドCMDをS/P変換・タイ
ミング発生回路11でパラレル変換し，そのうちの判別コ
ードD7〜D5に基づいて判定回路12で回線試験が信号路試
験か通話路試験かを判定し，それに応じて信号路指定信
号SEまたは通話路指定信号VEを出力して，信号路試験の
場合には試験モードコードD3〜D0を信号路レジスタ２に
書き込み、通話路試験の場合にはそれを通信路レジスタ
３に書き込むようにするものである。なお，信号路レジ
スタ２および通信路レジスタ３への信号モードコードD3
〜D0の書込みに先立っては、リセット信号RESにより信
号路レジスタ２および通信路レジスタ３がリセットされ
て，過去の保持データがクリアされる。
回線試験回路はこの信号路レジスタ２および通信路レ
ジスタ３に書き込まれたデータの内容を読み出して通話
路試験または信号路試験を実行する。
ジスタ３に書き込まれたデータの内容を読み出して通話
路試験または信号路試験を実行する。
上述の従来の回線試験回路においては，信号路レジス
タおよび通信路レジスタへのデータの書込みに際して
は，その内容を一度リセットしてから新たなデータを書
き込んでいる。このため，例えば信号路レジスタに書込
みを行う場合には通信路レジスタの内容は“0"とされて
おり，これを読み出しても試験の誤動作を生じることは
ない。
タおよび通信路レジスタへのデータの書込みに際して
は，その内容を一度リセットしてから新たなデータを書
き込んでいる。このため，例えば信号路レジスタに書込
みを行う場合には通信路レジスタの内容は“0"とされて
おり，これを読み出しても試験の誤動作を生じることは
ない。
ところが電話交換局に備えられる各種装置は一般には
複数のメーカの製造にかかるものとなっており，このた
め，各社の仕様の相違等によってはコマンドレジスタに
リセット信号RESを受けることができない場合がある。
複数のメーカの製造にかかるものとなっており，このた
め，各社の仕様の相違等によってはコマンドレジスタに
リセット信号RESを受けることができない場合がある。
この結果，例えば信号路の試験コマンドと通信路の試
験コマンドが連続して入力された場合，後に入力された
コマンド命令については，他方のコマンドレジスタに先
に入力されたデータがリセットされずにそのまま残され
ているため，試験回路は両コマンドレジスタの内容を詠
み出してしまい，その結果，試験誤動作を生じる可能性
があり，装置の信頼性を低下させている。
験コマンドが連続して入力された場合，後に入力された
コマンド命令については，他方のコマンドレジスタに先
に入力されたデータがリセットされずにそのまま残され
ているため，試験回路は両コマンドレジスタの内容を詠
み出してしまい，その結果，試験誤動作を生じる可能性
があり，装置の信頼性を低下させている。
したがって本発明の目的は，コマンドレジスタのリセ
ット信号を外部回路から適切に受け取ることができない
ような場合でも，既に書き込まれているコマンドをクリ
アしつつ新たなコマンドの書込みを行えるようにして，
試験の誤動作の発生を防止し，もって装置の信頼性の向
上を図ることにある。
ット信号を外部回路から適切に受け取ることができない
ような場合でも，既に書き込まれているコマンドをクリ
アしつつ新たなコマンドの書込みを行えるようにして，
試験の誤動作の発生を防止し，もって装置の信頼性の向
上を図ることにある。
第１図は本発明に係る原理説明図である。
本発明に係る回線試験回路は，多重端局装置に収容さ
れる回線の試験を試験指令信号に応じて行う多重端局装
置の回線試験回路であって，試験指令信号の内容を解析
して通話路試験か信号路試験かを判定する判定回路71
と，判定回路71で通話路試験と判定された場合に試験指
令信号の試験情報を保持する通話路レジスタ72と，判定
回路71で信号路試験と判定された場合に試験指令信号の
試験情報を保持する信号路レジスタ73と，判定回路71に
よる判定結果が通話路試験の場合には信号路レジスタ73
を，また信号路試験の場合には通話路レジスタ72をリセ
ットするリセット回路74とを具備してなる。
れる回線の試験を試験指令信号に応じて行う多重端局装
置の回線試験回路であって，試験指令信号の内容を解析
して通話路試験か信号路試験かを判定する判定回路71
と，判定回路71で通話路試験と判定された場合に試験指
令信号の試験情報を保持する通話路レジスタ72と，判定
回路71で信号路試験と判定された場合に試験指令信号の
試験情報を保持する信号路レジスタ73と，判定回路71に
よる判定結果が通話路試験の場合には信号路レジスタ73
を，また信号路試験の場合には通話路レジスタ72をリセ
ットするリセット回路74とを具備してなる。
試験指令信号が信号路試験か通話路試験かを判定回路
71によって判定し，例えば信号路試験である場合にはそ
の試験情報を信号路レジスタ73に書き込むと共に，リセ
ット回路74によって通信路レジスタ72の内容をリセット
する。通信路試験の場合には逆の動作となる。これによ
り通話路レジスタ72と信号路レジスタ73に以前に書き込
まれた試験情報が残されることがなくなり，したがって
過去の試験情報を読み出したことにより試験誤動作を生
じるといった事態を防止できる。
71によって判定し，例えば信号路試験である場合にはそ
の試験情報を信号路レジスタ73に書き込むと共に，リセ
ット回路74によって通信路レジスタ72の内容をリセット
する。通信路試験の場合には逆の動作となる。これによ
り通話路レジスタ72と信号路レジスタ73に以前に書き込
まれた試験情報が残されることがなくなり，したがって
過去の試験情報を読み出したことにより試験誤動作を生
じるといった事態を防止できる。
以下，図面を参照して本発明の実施例を説明する。
第２図には，本発明の一実施例としての多重端局装置
の回線試験回路が示される。図において，前述の第３図
回路と同一の参照番号が付されたブロックは同一機能の
回路を示している。
の回線試験回路が示される。図において，前述の第３図
回路と同一の参照番号が付されたブロックは同一機能の
回路を示している。
相違点として，指定外レジスタリセット部４が新たに
設けられており，レジスタ制御部１からの信号路指定信
号SEは，指定外レジスタリセット部４のOR回路41,42を
それぞれ介して信号路レジスタ２および通信路レジスタ
３の双方の書込み許可入力端子に入力されている。通話
路指定信号VEについても同様である。
設けられており，レジスタ制御部１からの信号路指定信
号SEは，指定外レジスタリセット部４のOR回路41,42を
それぞれ介して信号路レジスタ２および通信路レジスタ
３の双方の書込み許可入力端子に入力されている。通話
路指定信号VEについても同様である。
またレジスタ制御部１からの試験モードコードD3〜D0
は，指定外レジスタリセット部４のAND回路43,44をそれ
ぞれ介して信号路レジスタ２および通信路レジスタ３の
双方にデータ入力される。AND回路43,44は他方の入力端
子が反転入力となっている４ビットの回路であり,AND回
路43の反転入力端子には通話路指定信号VEが入力され,A
ND回路44の反転入力端子には信号路指定信号SEが入力さ
れている。
は，指定外レジスタリセット部４のAND回路43,44をそれ
ぞれ介して信号路レジスタ２および通信路レジスタ３の
双方にデータ入力される。AND回路43,44は他方の入力端
子が反転入力となっている４ビットの回路であり,AND回
路43の反転入力端子には通話路指定信号VEが入力され,A
ND回路44の反転入力端子には信号路指定信号SEが入力さ
れている。
実施例回路の動作を以下に説明する。試験コマンドCM
Dが入力されると，まずレジスタ制御部１のS/P変換・タ
イミング発生回路11でシリアル／パラレル変換され，こ
の試験コマンドCMDの判別コードD7〜D5に基づき判定回
路12で，その試験コマンドCMDが通話路試験か信号路試
験かを判別し，通話路試験であれば通話路指定信号SE
を，信号路試験であれば信号路指定信号VEを出力する。
Dが入力されると，まずレジスタ制御部１のS/P変換・タ
イミング発生回路11でシリアル／パラレル変換され，こ
の試験コマンドCMDの判別コードD7〜D5に基づき判定回
路12で，その試験コマンドCMDが通話路試験か信号路試
験かを判別し，通話路試験であれば通話路指定信号SE
を，信号路試験であれば信号路指定信号VEを出力する。
試験モードコードD3〜D0はS/P変換・タイミング発生
回路11からAND回路43,44を介してそれぞれ信号路レジス
タ２と通信路レジスタ３に入力される。
回路11からAND回路43,44を介してそれぞれ信号路レジス
タ２と通信路レジスタ３に入力される。
いま例えば試験コマンドCMDが信号路試験であった場
合，信号路指定信号SEが“1",通話路指定信号VEが“0"
となり，よってAND回路43は開かれ,AND回路44は閉じら
れる。また信号路レジスタ２および通信路レジスタ３は
信号路指定信号SEにより共に書込み可の状態となる。
合，信号路指定信号SEが“1",通話路指定信号VEが“0"
となり，よってAND回路43は開かれ,AND回路44は閉じら
れる。また信号路レジスタ２および通信路レジスタ３は
信号路指定信号SEにより共に書込み可の状態となる。
この結果，信号路レジスタ２にはコードD3〜D0が書き
込まれ，一方，通信路レジスタ３には“0"のデータが書
き込まれてリセット状態となる。このように指定信号SE
またはVEによって書込み指定された以外のレジスタは，
指令された側のレジスタへの書込みに伴ってリセット状
態となるため，コマンドレジスタに同時に二つのコマン
ドが存在することがなくなり，試験の誤動作を防止でき
る。なお試験コマンドCMDが通話路試験の場合には反対
の動作となる。
込まれ，一方，通信路レジスタ３には“0"のデータが書
き込まれてリセット状態となる。このように指定信号SE
またはVEによって書込み指定された以外のレジスタは，
指令された側のレジスタへの書込みに伴ってリセット状
態となるため，コマンドレジスタに同時に二つのコマン
ドが存在することがなくなり，試験の誤動作を防止でき
る。なお試験コマンドCMDが通話路試験の場合には反対
の動作となる。
本発明によれば，コマンドレジスタのリセット信号を
外部回路から適切に受け取ることができないような場合
でも，既に書き込まれているコマンドをクリアしつつ新
たなコマンドの書込みを行えるようにして，試験の誤動
作の発生を防止し，もって装置の信頼性の向上を図るこ
とができる。
外部回路から適切に受け取ることができないような場合
でも，既に書き込まれているコマンドをクリアしつつ新
たなコマンドの書込みを行えるようにして，試験の誤動
作の発生を防止し，もって装置の信頼性の向上を図るこ
とができる。
第１図は本発明に係る原理説明図， 第２図は本発明の一実施例としての多重端局装置の回線
試験回路を示すブロック図， 第３図は従来の回線試験回路を示すブロック図， 第４図はレジスタ制御部の構成例を示すブロック図，お
よび， 第５図は試験コマンドのタイムチャートである。 図において， １……レジスタ制御部 ２……信号路レジスタ ３……通信路レジスタ ４……指定外レジスタリセット部 11……S/P変換・タイミング発生回路 12……判定回路 41,42……OR回路 43,44……反転入力付４ビットAND回路
試験回路を示すブロック図， 第３図は従来の回線試験回路を示すブロック図， 第４図はレジスタ制御部の構成例を示すブロック図，お
よび， 第５図は試験コマンドのタイムチャートである。 図において， １……レジスタ制御部 ２……信号路レジスタ ３……通信路レジスタ ４……指定外レジスタリセット部 11……S/P変換・タイミング発生回路 12……判定回路 41,42……OR回路 43,44……反転入力付４ビットAND回路
Claims (1)
- 【請求項１】多重端局装置に収容される回線の試験を試
験指令信号に応じて行う多重端局装置の回線試験回路で
あって， 該試験指令信号の内容を解析して通話路試験か信号路試
験かを判定する判定回路（71）と， 該判定回路（71）で通話路試験と判定された場合に該試
験指令信号の試験情報を保持する通話路レジスタ（72）
と， 該判定回路（71）で信号路試験と判定された場合に該試
験指令信号の試験情報を保持する信号路レジスタ（73）
と， 該判定回路（71）による判定結果が通話路試験の場合に
は該信号路レジスタ（73）を，また信号路試験の場合に
は該通話路レジスタ（72）をリセットするリセット回路
（74）と を具備してなる多重端局装置の回線試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038764A JP2659427B2 (ja) | 1989-02-17 | 1989-02-17 | 多重端局装置の回線試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038764A JP2659427B2 (ja) | 1989-02-17 | 1989-02-17 | 多重端局装置の回線試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02217036A JPH02217036A (ja) | 1990-08-29 |
| JP2659427B2 true JP2659427B2 (ja) | 1997-09-30 |
Family
ID=12534351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038764A Expired - Lifetime JP2659427B2 (ja) | 1989-02-17 | 1989-02-17 | 多重端局装置の回線試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659427B2 (ja) |
-
1989
- 1989-02-17 JP JP1038764A patent/JP2659427B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02217036A (ja) | 1990-08-29 |
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