JPS60220444A - 交替ビツト制御回路 - Google Patents
交替ビツト制御回路Info
- Publication number
- JPS60220444A JPS60220444A JP59076879A JP7687984A JPS60220444A JP S60220444 A JPS60220444 A JP S60220444A JP 59076879 A JP59076879 A JP 59076879A JP 7687984 A JP7687984 A JP 7687984A JP S60220444 A JPS60220444 A JP S60220444A
- Authority
- JP
- Japan
- Prior art keywords
- error
- bit
- chip
- reread
- detected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｉａｌ 発明の技術分野
本発明は、誤り検出・訂正回路を備えたメモリアクセス
回路において、誤りが発生した時、当該ビットのチップ
を予備のチップに交替させる制御回路に関する。
回路において、誤りが発生した時、当該ビットのチップ
を予備のチップに交替させる制御回路に関する。
（ｂ） 技術の背景
最近のデータ処理装置における処理量の増大化と、半導
体技術の著しい進歩に伴って、メモリチップの大容量化
が促進されるに従い、データ処理システムにおけるメモ
リ装置の大容量化が図られている。
体技術の著しい進歩に伴って、メモリチップの大容量化
が促進されるに従い、データ処理システムにおけるメモ
リ装置の大容量化が図られている。
その結果として、メモリシステムの信頼度が、データ処
理システムの信頼度に与える影響が大きくなり、メモリ
システムの信頼度の向上が強く要求されるようになって
きた。
理システムの信頼度に与える影響が大きくなり、メモリ
システムの信頼度の向上が強く要求されるようになって
きた。
然して、従来から、メモリシステムの信頼度を向上させ
る方法の１つとして、誤り検出・訂正回路を備えたメモ
リシステムに対して、更に誤りの発生したビットに対応
するメモリチップを予備のメモリチップに交替させる制
御回路を備えることによって、該メモリシステムのダウ
ンを回避させる交替ビット制御回路が知られている。
る方法の１つとして、誤り検出・訂正回路を備えたメモ
リシステムに対して、更に誤りの発生したビットに対応
するメモリチップを予備のメモリチップに交替させる制
御回路を備えることによって、該メモリシステムのダウ
ンを回避させる交替ビット制御回路が知られている。
この場合、数量の少ない予備の交替チップを、如何に効
率良く、障害チップと交替させて、メモリシステムがダ
ウンするのを回避させろがか問題となる。
率良く、障害チップと交替させて、メモリシステムがダ
ウンするのを回避させろがか問題となる。
本発明は、簡便な方法で、効率の良いチップ交替機能を
備えた交替ビット制御回路に関連している。
備えた交替ビット制御回路に関連している。
ｔｅｌ 従来技術と問題点
例えば、１ビツトの誤り検出・訂正機能を備えたメモリ
システムにおいて、あるアドレスをアクセスして、１ビ
ット誤りが検出された時の従来の交替ビット制御回路は
、当該誤りビットに対応する障害チップを含むメモリユ
ニットの全アドレスについて、読み出しチェックを行い
、再度同じビット位置で誤りが検出された場合に、予備
のチップと交替させる方法を採っていた。
システムにおいて、あるアドレスをアクセスして、１ビ
ット誤りが検出された時の従来の交替ビット制御回路は
、当該誤りビットに対応する障害チップを含むメモリユ
ニットの全アドレスについて、読み出しチェックを行い
、再度同じビット位置で誤りが検出された場合に、予備
のチップと交替させる方法を採っていた。
従って、従来方式においては、障害チップを含むメモリ
ユニットの全アドレスに対して、読み出しチェックを行
う為に、交替ピントｉｌＪ御回路が大きくなると云う問
題があった。
ユニットの全アドレスに対して、読み出しチェックを行
う為に、交替ピントｉｌＪ御回路が大きくなると云う問
題があった。
又、全アドレスをチェックして、同じビット位置で誤り
が検出されると、それが前に発生したアドレスと異なり
、一時的な誤りであっても、該誤りビットに対応するチ
ップを予備のチップに交替してしまうと云う問題があっ
た。
が検出されると、それが前に発生したアドレスと異なり
、一時的な誤りであっても、該誤りビットに対応するチ
ップを予備のチップに交替してしまうと云う問題があっ
た。
更に、誤りビットの位置を定位するのに、全アドレスを
チェックすると云う効率の悪い面があった。
チェックすると云う効率の悪い面があった。
（ｄ） 発明の目的
本発明は上記従来の欠点に鑑み、従来方式に比較して、
より簡便な方法で、効率の良い交替ビット制御回路を提
供することを目的とするものである。
より簡便な方法で、効率の良い交替ビット制御回路を提
供することを目的とするものである。
ｔｅｌ 発明の構成
そしてこの目的は、本発明によれば、
（１）誤り検出・訂正回路を備えたメモリアクセス回路
において、あるアドレスをアクセスして誤りが発生した
時、当該アドレスのデータの該誤りを訂正して書き込ん
だ後、再読み出しを行って、再び誤りが検出された時に
゛は、当該ビ・２トのチップを予備のチップに交替させ
、正常に読み出した時にはチップの交替を行わないよう
に制御する回路。
において、あるアドレスをアクセスして誤りが発生した
時、当該アドレスのデータの該誤りを訂正して書き込ん
だ後、再読み出しを行って、再び誤りが検出された時に
゛は、当該ビ・２トのチップを予備のチップに交替させ
、正常に読み出した時にはチップの交替を行わないよう
に制御する回路。
（２）上記交替ピント制御回路において、再読み出しを
行って、正常に読み出しが行われた場合には、一定時間
後に再読み出しを行い、誤りが検出された時には、当該
ビットのチップを予備のチップに交替させると云う動作
を、予め規定された０回（ｎ≧１）繰り返し、最終の再
読み出しの結果が正常な場合にはチップの交替を行わな
いように制御する回路。
行って、正常に読み出しが行われた場合には、一定時間
後に再読み出しを行い、誤りが検出された時には、当該
ビットのチップを予備のチップに交替させると云う動作
を、予め規定された０回（ｎ≧１）繰り返し、最終の再
読み出しの結果が正常な場合にはチップの交替を行わな
いように制御する回路。
を備える方法を提供することによって達成され、実際に
誤りが発生したビットの当該アドレスのデータのみ誤り
訂正を行って再読み出しを行うか、或いは該再読み出し
を行って正常に読み出しが行われた場合には、一定時間
後に再読み出しを行うと云う動作を、予め規定された回
数だけ行い、そこで再び誤りが検出された時のみ、当該
誤りビットに対応するチップを予備のチップに交替する
ように制御されるので、従来方式に比較して簡便な方法
で、且つ効率良く固定障害を検出してチップの交替制御
ができる利点がある。
誤りが発生したビットの当該アドレスのデータのみ誤り
訂正を行って再読み出しを行うか、或いは該再読み出し
を行って正常に読み出しが行われた場合には、一定時間
後に再読み出しを行うと云う動作を、予め規定された回
数だけ行い、そこで再び誤りが検出された時のみ、当該
誤りビットに対応するチップを予備のチップに交替する
ように制御されるので、従来方式に比較して簡便な方法
で、且つ効率良く固定障害を検出してチップの交替制御
ができる利点がある。
（ｆｌ 発明の実施例
先ず、本発明の主旨を要約すると２本発明は、例えば１
ビツトの誤り検出・訂正機能を備えたメモリシステムに
おいて、１ビット誤りが検出された時、当該データを訂
正して書き込みを行い、再読み出しを行って、再び同じ
ビット位置において、ｌピント誤りが検出された場合、
該誤りビットに対応するチップを予備のチップに交替す
るが、正常な読み出しが行われた場合には、更に一定時
間後に同じアドレスの再読み出しを行い、同じビット位
置において、１ビット誤りが発生した場合は、当該ビッ
ト位置のチップを予備のチップに交替させると云う動作
を１回又は複数回繰り返し、予め規定された最終回の読
み出しの結果が正常であれば、当該チップの交替を行わ
ないようにしたちのである。
ビツトの誤り検出・訂正機能を備えたメモリシステムに
おいて、１ビット誤りが検出された時、当該データを訂
正して書き込みを行い、再読み出しを行って、再び同じ
ビット位置において、ｌピント誤りが検出された場合、
該誤りビットに対応するチップを予備のチップに交替す
るが、正常な読み出しが行われた場合には、更に一定時
間後に同じアドレスの再読み出しを行い、同じビット位
置において、１ビット誤りが発生した場合は、当該ビッ
ト位置のチップを予備のチップに交替させると云う動作
を１回又は複数回繰り返し、予め規定された最終回の読
み出しの結果が正常であれば、当該チップの交替を行わ
ないようにしたちのである。
以下本発明の実施例を図面によって詳述する。
第１図は本発明を実施した場合のチップ交替動作を流れ
図で示した図であり、・第２図が本発明の一実施例をブ
ロック図で示した図である。本実施例においては、１ビ
ツトの誤り検出・訂正機能を備えたメモリシステムを前
提としている。
図で示した図であり、・第２図が本発明の一実施例をブ
ロック図で示した図である。本実施例においては、１ビ
ツトの誤り検出・訂正機能を備えたメモリシステムを前
提としている。
先ず、第１図によって、本発明を実施した場合のチップ
交替動作を説明する。
交替動作を説明する。
ステップ１：１ビット誤り検出・訂正機能において、１
ビット誤りが検出される。
ビット誤りが検出される。
ステップ２：当該誤りビットを訂正して書き込み、再読
み出しを行う。
み出しを行う。
ステップ３：該再読み出しにおいて、１ビット誤りが検
出されたかどうかを見て、若し１ビット誤りが検出され
た場合には、当該誤りビットに対応するチップを予備の
チップに交替するステップ８に飛ぶが、正常な読み出し
が行われた場合には次のステップに移る。
出されたかどうかを見て、若し１ビット誤りが検出され
た場合には、当該誤りビットに対応するチップを予備の
チップに交替するステップ８に飛ぶが、正常な読み出し
が行われた場合には次のステップに移る。
ステップ４ニ一定時間（を時間）のタイミングを採って
、再読み出しを行う。
、再読み出しを行う。
ステップ５：該再読み出しにおいて、１ビット誤りが検
出されたかどうかを見て、若し１ビット誤りが検出され
た場合には、当該誤りビットに対応するチップを予備の
チップに交替するステップ８に飛ぶが、正常な読み出し
が行われた場合には次のステップに移る。
出されたかどうかを見て、若し１ビット誤りが検出され
た場合には、当該誤りビットに対応するチップを予備の
チップに交替するステップ８に飛ぶが、正常な読み出し
が行われた場合には次のステップに移る。
ステップ６一一定時間後、再読み出しと云う動作を規定
の１回（ｎ≧１）繰り返したかどうかを見て、規定回数
を終了している時は、チップ交替を行わないようにする
ステップ７に移るが、規定回数を終了していない時はス
テップ９に飛ぶ。
の１回（ｎ≧１）繰り返したかどうかを見て、規定回数
を終了している時は、チップ交替を行わないようにする
ステップ７に移るが、規定回数を終了していない時はス
テップ９に飛ぶ。
ステップ７：チップ交替を行わない。
ステップ８：チップ交替を行う。
ステップ９ニ一定時間後、再読み出し回数カウンタを＋
１して、ステップ４に戻る。
１して、ステップ４に戻る。
本発明の主眼は、上記チップ交替動作の内のステップ３
以降の動作にある。
以降の動作にある。
次に、上記動作を行わせる為の一実施例を第２図によっ
て説明する。
て説明する。
第２図において、１０は１ビット誤り発生ビット（ＥＢ
）、 １１は誤りビット位置レジスタ（ＥＲＲＢＲ）
、 １２は誤りアドレスレジスタ（ＥＲＡＩ？）、 １
３は誤り情報記憶部（ＥＲＩＭ）、 １４は再読み出し
回数カウンタ（ＲＩＩＮＣＯＴ）、 １５は１時間計数
タイマ（ＴＴＩＭ） 、 １６は誤り訂正、書き込み制
御部（ＥＣＣＷＣ） 、 １７は再読み出しアクセス制
御部（ＲＲＡＣＴＬ） 、 １Ｂは比較器（Ｃ）で、誤
り情報記憶部（ＥＲＩＭ）１３の内容と、再読み出しで
誤りが検出された時の、誤りビット位置レジスタ（ＥＲ
ＲＢＲ） １１と誤りアドレスレジスタ（ＥＲＡＲ）
１２との一致を検出する。１９は切り替えアドレスレジ
スタ（Ｃ）ＩＡｌｌ）である。
）、 １１は誤りビット位置レジスタ（ＥＲＲＢＲ）
、 １２は誤りアドレスレジスタ（ＥＲＡＩ？）、 １
３は誤り情報記憶部（ＥＲＩＭ）、 １４は再読み出し
回数カウンタ（ＲＩＩＮＣＯＴ）、 １５は１時間計数
タイマ（ＴＴＩＭ） 、 １６は誤り訂正、書き込み制
御部（ＥＣＣＷＣ） 、 １７は再読み出しアクセス制
御部（ＲＲＡＣＴＬ） 、 １Ｂは比較器（Ｃ）で、誤
り情報記憶部（ＥＲＩＭ）１３の内容と、再読み出しで
誤りが検出された時の、誤りビット位置レジスタ（ＥＲ
ＲＢＲ） １１と誤りアドレスレジスタ（ＥＲＡＲ）
１２との一致を検出する。１９は切り替えアドレスレジ
スタ（Ｃ）ＩＡｌｌ）である。
今、１ビツトの誤り検出・訂正機能を有するメモリシス
テムにおいて、あるアドレスに対してリードアクセスを
行い、１ビツトの誤りが検出されると、上記誤り検出・
訂正機能ブロック（図示せず）から、該誤りを検出した
情報が１ビット誤り発生ピッＩ−（ＥＢ）１０に、誤り
ビット位置情報が誤りビット位置レジスタ（ＥＲＲＢＲ
） １１に、それぞれセットされ、メモリアクセス制御
回路（図示せず）より、該誤りを発生したアドレスがセ
ントされ、誤り情報記憶部（ＥＲＩＭ） １３に記憶さ
れる。（ステップ１参照） 次に、上記１ビット誤り発生ピッ）（ＥＢ）１０が付勢
されると、誤り訂正、書き込み制御部（ＥＣ（ＪＣ）１
６が起動され、上記誤り検出・訂正機能ブロックからの
情報に基づいて、誤り訂正が行われ、当該データの書き
込み動作が実行され、続いて再読み出しアクセス制御部
（ＲＲＡＣＴＬ） １７が起動（■参照）され、当該デ
ータの再読み出し要求信号ＲＲがメモリアクセス制御回
路に送出され、再読み出しが行われる。（ステップ２参
照） 該再読み出し動作において、再び１ビット誤りが検出さ
れると、上記と同じようにして、１ビット誤り発生ビッ
ト（ＥＢ） １０．誤りビット位置レジスタ（ＥＲＲＢ
Ｒ） １１．誤りアドレスレジスタ（ＥＲＡＲ） １２
がセットされ、再読み出しアクセス制御部（ＲＲＡＣＴ
Ｌ）１７が起動（■参照）される。（ステップ３参照）
この場合、誤り訂正、書き込み制御部（ＥＣ（ＪＣ）１
６は、前持って再読み出し要求信号ＲＲが出されている
ので起動されない。
テムにおいて、あるアドレスに対してリードアクセスを
行い、１ビツトの誤りが検出されると、上記誤り検出・
訂正機能ブロック（図示せず）から、該誤りを検出した
情報が１ビット誤り発生ピッＩ−（ＥＢ）１０に、誤り
ビット位置情報が誤りビット位置レジスタ（ＥＲＲＢＲ
） １１に、それぞれセットされ、メモリアクセス制御
回路（図示せず）より、該誤りを発生したアドレスがセ
ントされ、誤り情報記憶部（ＥＲＩＭ） １３に記憶さ
れる。（ステップ１参照） 次に、上記１ビット誤り発生ピッ）（ＥＢ）１０が付勢
されると、誤り訂正、書き込み制御部（ＥＣ（ＪＣ）１
６が起動され、上記誤り検出・訂正機能ブロックからの
情報に基づいて、誤り訂正が行われ、当該データの書き
込み動作が実行され、続いて再読み出しアクセス制御部
（ＲＲＡＣＴＬ） １７が起動（■参照）され、当該デ
ータの再読み出し要求信号ＲＲがメモリアクセス制御回
路に送出され、再読み出しが行われる。（ステップ２参
照） 該再読み出し動作において、再び１ビット誤りが検出さ
れると、上記と同じようにして、１ビット誤り発生ビッ
ト（ＥＢ） １０．誤りビット位置レジスタ（ＥＲＲＢ
Ｒ） １１．誤りアドレスレジスタ（ＥＲＡＲ） １２
がセットされ、再読み出しアクセス制御部（ＲＲＡＣＴ
Ｌ）１７が起動（■参照）される。（ステップ３参照）
この場合、誤り訂正、書き込み制御部（ＥＣ（ＪＣ）１
６は、前持って再読み出し要求信号ＲＲが出されている
ので起動されない。
そして、再読み出しアクセス制御部（ＲＲＡ’ＣＴＬ）
１７から、該再読み出し動作において、誤りが発生し
たと云う信号ＲＲＥが比較器（Ｃ） １Ｂに送出され、
誤すビソト位置レジスタ（ＥＲＲＢＲ） １１と、誤り
アドレスレジスタ（ＩｌｉＲＡＲ） １２の内容が、最
初のメモリアクセス時の１ビット誤りの発生時に、障害
チップ情報として記憶された、誤り情報記憶部（ＥＲＩ
Ｍ） １３の内容と比較される。
１７から、該再読み出し動作において、誤りが発生し
たと云う信号ＲＲＥが比較器（Ｃ） １Ｂに送出され、
誤すビソト位置レジスタ（ＥＲＲＢＲ） １１と、誤り
アドレスレジスタ（ＩｌｉＲＡＲ） １２の内容が、最
初のメモリアクセス時の１ビット誤りの発生時に、障害
チップ情報として記憶された、誤り情報記憶部（ＥＲＩ
Ｍ） １３の内容と比較される。
この比較動作で、一致信号Ｃが得られると、再読み出し
で同じアドレスと同じビット位置で誤りが検出されたこ
とから、該誤りビットに対応するチップを交替する必要
があることになり、切り替え制御回路（図示せず）が起
動されると共に、誤り情報記憶部（ＥＲＩＭ） １３に
記憶されている当該誤りビットに対応するチップ情報（
切り替えアドレス。
で同じアドレスと同じビット位置で誤りが検出されたこ
とから、該誤りビットに対応するチップを交替する必要
があることになり、切り替え制御回路（図示せず）が起
動されると共に、誤り情報記憶部（ＥＲＩＭ） １３に
記憶されている当該誤りビットに対応するチップ情報（
切り替えアドレス。
切り替えビット情報）が、切り替えアドレスとして、切
り替えアドレスレジスタ（ＣＨＡＲ） １９にセットさ
れ、以後のメモリアクセスにおいて、当該アドレスがア
クセスされた時、当該ビットのみ交替チップと切り替え
られるように制御される。 （ステップ３，８参照） 上記の再読み出し動作で、１ビット誤りが検出されなか
った場合には、を時間後再読み出し要求信号Ｔが、再読
み出しアクセス制御部（ＲＲＡＣＴＬ） １７から出力
され、を時間計数タイマ（ＴＴＩＭ） １５．及び再読
み出し回数カウンタ（ＲＲＮＣＯＴ） １４を起動し、
を時間計数タイマ（ＴＴＩＭ） １５においては、予め
設定されているｔ時間の計数を開始し、計数終了時点で
計数終了出力ＴＥを再読み出しアクセス制御部（ＲＲＡ
ＣＴＬ） １７に送出し、再読み出し回数カウンタ（Ｒ
ＲＮＣＯＴ） １４においては、再読み出し回数をカウ
ントアツプし、規定回数Ｎと一致すると規定回数終了信
号Ｏｖを再読み出しアクセス制御部（ＲＲ’ＡＣＴＬ）
１７に送出するように動作する。
り替えアドレスレジスタ（ＣＨＡＲ） １９にセットさ
れ、以後のメモリアクセスにおいて、当該アドレスがア
クセスされた時、当該ビットのみ交替チップと切り替え
られるように制御される。 （ステップ３，８参照） 上記の再読み出し動作で、１ビット誤りが検出されなか
った場合には、を時間後再読み出し要求信号Ｔが、再読
み出しアクセス制御部（ＲＲＡＣＴＬ） １７から出力
され、を時間計数タイマ（ＴＴＩＭ） １５．及び再読
み出し回数カウンタ（ＲＲＮＣＯＴ） １４を起動し、
を時間計数タイマ（ＴＴＩＭ） １５においては、予め
設定されているｔ時間の計数を開始し、計数終了時点で
計数終了出力ＴＥを再読み出しアクセス制御部（ＲＲＡ
ＣＴＬ） １７に送出し、再読み出し回数カウンタ（Ｒ
ＲＮＣＯＴ） １４においては、再読み出し回数をカウ
ントアツプし、規定回数Ｎと一致すると規定回数終了信
号Ｏｖを再読み出しアクセス制御部（ＲＲ’ＡＣＴＬ）
１７に送出するように動作する。
再読み出しアクセス制御部（ＲＲＡＣＴＬ） １７にお
いては、上記計数終了信号ＴＥを受信して、規定回数終
了信号Ｏｖが得られない状態の時には、直ちに再読み出
し要求信号ＲＲをメモリ制御回路（図示せず）に送出し
て再読み出しを行うと共に、再びｔ時間後再読み出し要
求信号Ｔを送出する。
いては、上記計数終了信号ＴＥを受信して、規定回数終
了信号Ｏｖが得られない状態の時には、直ちに再読み出
し要求信号ＲＲをメモリ制御回路（図示せず）に送出し
て再読み出しを行うと共に、再びｔ時間後再読み出し要
求信号Ｔを送出する。
以下同じ動作を繰り返し、上記計数終了信号ＴＥと共に
、上記規定回数終了信号Ｏνが得られると、規定のＮ回
（Ｎ２２）の再読み出しを行っても１ビット誤りが検出
できなかったことになり、当初の誤り検出が一時誤りで
あったとして、チップの交替を行わないように制御する
のである。（ステップ４〜７．９参照） 上記規定回数終了信号ＯＶが得られる迄の間の、何れか
の再読み出しにおいて、１ビット誤りが検出されると、
該再読み出し動作において、誤りが発生したと云う信号
ＲＲＥが比較器（Ｃ） １８に送出され、誤りビット位
置レジスタ（ＥＲＲＢＲ） １１と、誤りアドレスレジ
スタ（ＥＲＡＲ） １２の内容が、誤り情報記憶部（Ｅ
ＲＩＭ）１３の内容と比較される。
、上記規定回数終了信号Ｏνが得られると、規定のＮ回
（Ｎ２２）の再読み出しを行っても１ビット誤りが検出
できなかったことになり、当初の誤り検出が一時誤りで
あったとして、チップの交替を行わないように制御する
のである。（ステップ４〜７．９参照） 上記規定回数終了信号ＯＶが得られる迄の間の、何れか
の再読み出しにおいて、１ビット誤りが検出されると、
該再読み出し動作において、誤りが発生したと云う信号
ＲＲＥが比較器（Ｃ） １８に送出され、誤りビット位
置レジスタ（ＥＲＲＢＲ） １１と、誤りアドレスレジ
スタ（ＥＲＡＲ） １２の内容が、誤り情報記憶部（Ｅ
ＲＩＭ）１３の内容と比較される。
この比較動作で、一致信号Ｃが得られると、再読み出し
で同じアドレスと同じビット位置で誤りが検出されたこ
とから、該誤りビットに対応するチップを交替する必要
がある（即ち、固定障害である）ことになり、切り替え
制御回路が起動されると共に、誤り情報記憶部（ＥＲＩ
Ｍ）１３に記憶されている当該誤りビットに対応するチ
ップ情報（切り替えアドレス、切り替えビット情報）が
、切り替えアドレスとして、切り替えアドレスレジスタ
（ＣＨＡＲ） １９にセットされ、以後のメモリアクセ
スにおいて、当１亥アドレスがアクセスされた時、当君
亥ビットのみ交替チップと切り替えられるように制御さ
れる。（ステップ５．８参照） （沿 発明の効果 以上、詳細に説明したように、本発明の交替ビット制御
回路は、例えば１ビツトの誤り検出・訂正機能を備えた
メモリシステムにおいて、１ビット誤りが検出された時
、当該データを訂正して書き込みを行い、再読み出しを
行って、再び同じビット位置において、１ビット誤りが
検出された場合、固定障害として該誤りビットに対応す
るチップを予備のチップに交替するが、正常な読み出し
が行われた場合には、更に一定時間後に同じアドレスの
再読み出しを行い、同じビット位置において、１ビット
誤りが発生した場合も固定障害として、当該ビット位置
のチップを予備のチップに交替させると云う動作を１回
又は複数回繰り返し、予め規定された最終回の読み出し
の結果が正常であれば、当該チップの交替を行わないよ
うにしたものであるので、従来のように障害チップを含
むメモリユニットの全アドレスをアクセスする為のハー
ドウェアを必要とせず、又最初の障害アドレスのみをア
クセスすれば良いので、簡便な方法で、且つ効率の良い
メモリチップ交替制御ができる効果がある。
で同じアドレスと同じビット位置で誤りが検出されたこ
とから、該誤りビットに対応するチップを交替する必要
がある（即ち、固定障害である）ことになり、切り替え
制御回路が起動されると共に、誤り情報記憶部（ＥＲＩ
Ｍ）１３に記憶されている当該誤りビットに対応するチ
ップ情報（切り替えアドレス、切り替えビット情報）が
、切り替えアドレスとして、切り替えアドレスレジスタ
（ＣＨＡＲ） １９にセットされ、以後のメモリアクセ
スにおいて、当１亥アドレスがアクセスされた時、当君
亥ビットのみ交替チップと切り替えられるように制御さ
れる。（ステップ５．８参照） （沿 発明の効果 以上、詳細に説明したように、本発明の交替ビット制御
回路は、例えば１ビツトの誤り検出・訂正機能を備えた
メモリシステムにおいて、１ビット誤りが検出された時
、当該データを訂正して書き込みを行い、再読み出しを
行って、再び同じビット位置において、１ビット誤りが
検出された場合、固定障害として該誤りビットに対応す
るチップを予備のチップに交替するが、正常な読み出し
が行われた場合には、更に一定時間後に同じアドレスの
再読み出しを行い、同じビット位置において、１ビット
誤りが発生した場合も固定障害として、当該ビット位置
のチップを予備のチップに交替させると云う動作を１回
又は複数回繰り返し、予め規定された最終回の読み出し
の結果が正常であれば、当該チップの交替を行わないよ
うにしたものであるので、従来のように障害チップを含
むメモリユニットの全アドレスをアクセスする為のハー
ドウェアを必要とせず、又最初の障害アドレスのみをア
クセスすれば良いので、簡便な方法で、且つ効率の良い
メモリチップ交替制御ができる効果がある。
第１図は本発明を実施してチップ交替制御を行う場合の
動作を梳れ図で示した図１第２図は本発明の一実施例を
ブロック図で示した図である。 図面において、１〜９は本発明を実施した場合の交替制
御動作の各ステップ、 １０は１ビット誤り発生ビット
（ＥＢ）、 １１は誤りビット位置レジスタ（ＥＲＲＢ
Ｒ） 、 １２は誤りアドレスレジスタ（ＥＲＡＲ）、
１３は誤り情報記憶部（ＥＲＩＭ）、 １４は再読み
出し回数カウンタ（ＲＲｊＪＣＯＴ）、 １５はｔ時間
計数タイマ（ＴＴＩＭ） 。 １６は誤り訂正、書き込み制御部（ＥＣＣＷＣ） 、
１７は再読み出しアクセス制御部（ＲＲＡＣＴＬ）、
１８は比較器（Ｃ）、１９は切り替えアドレスレジスタ
（ＣＨＡＲ） 、 ＲＥＥ。 ＴＥ、 ＯＶ、 ＲＲ，Ｔ、Ｃは制御信号、をそれぞれ
示す。 ５を ［日 ／ 年 ２８ ／七）／’／Ｌへ ｔ〃り若−Ｌ惇］る子回路。 制６ｖ口路
動作を梳れ図で示した図１第２図は本発明の一実施例を
ブロック図で示した図である。 図面において、１〜９は本発明を実施した場合の交替制
御動作の各ステップ、 １０は１ビット誤り発生ビット
（ＥＢ）、 １１は誤りビット位置レジスタ（ＥＲＲＢ
Ｒ） 、 １２は誤りアドレスレジスタ（ＥＲＡＲ）、
１３は誤り情報記憶部（ＥＲＩＭ）、 １４は再読み
出し回数カウンタ（ＲＲｊＪＣＯＴ）、 １５はｔ時間
計数タイマ（ＴＴＩＭ） 。 １６は誤り訂正、書き込み制御部（ＥＣＣＷＣ） 、
１７は再読み出しアクセス制御部（ＲＲＡＣＴＬ）、
１８は比較器（Ｃ）、１９は切り替えアドレスレジスタ
（ＣＨＡＲ） 、 ＲＥＥ。 ＴＥ、 ＯＶ、 ＲＲ，Ｔ、Ｃは制御信号、をそれぞれ
示す。 ５を ［日 ／ 年 ２８ ／七）／’／Ｌへ ｔ〃り若−Ｌ惇］る子回路。 制６ｖ口路
Claims (2)
- （１）誤り検出・訂正回路を備えたメモリアクセス回路
において、あるアドレスをアクセスして誤りが発生した
時、当該アドレスのデータの該誤りを訂正して書き込ん
だ後、再読み出しを行って、再び誤りが検出された時に
は、当該ビットのチップを予備のチップに交替させ、正
常に読み出した時にはチップの交替を行わないように制
御する回路を備えたことを特徴とする交替ビット制御回
路。 - （２）上記交替ピント制御回路において、再読み出しを
行って、正常に読み出しが行われた場合には、一定時間
後に再読み出しを行い、誤りが検出された時には、当該
ビットのチップを予備のチップに交替させると云う動作
を、予め規定されたｎ回（ｎ≧１）繰り返し、最終の再
読み出しの結果が正常な場合にはチップの交替を行わな
いように制御する回路を備えたことを特徴とする特許請
求
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076879A JPS60220444A (ja) | 1984-04-17 | 1984-04-17 | 交替ビツト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076879A JPS60220444A (ja) | 1984-04-17 | 1984-04-17 | 交替ビツト制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220444A true JPS60220444A (ja) | 1985-11-05 |
Family
ID=13617913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076879A Pending JPS60220444A (ja) | 1984-04-17 | 1984-04-17 | 交替ビツト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220444A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
| CN111863098A (zh) * | 2020-07-30 | 2020-10-30 | 深圳大普微电子科技有限公司 | 一种读操作处理方法、装置及可读存储介质 |
-
1984
- 1984-04-17 JP JP59076879A patent/JPS60220444A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
| CN111863098A (zh) * | 2020-07-30 | 2020-10-30 | 深圳大普微电子科技有限公司 | 一种读操作处理方法、装置及可读存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4964130A (en) | System for determining status of errors in a memory subsystem | |
| EP0032957B1 (en) | Information processing system for error processing, and error processing method | |
| CA1209269A (en) | Faulty-memory processing method and apparatus | |
| WO1981001893A1 (en) | Self-correcting memory system and method | |
| JPH02278449A (ja) | フオールト・トレラント・メモリ・システム | |
| US4891811A (en) | Efficient address test for large memories | |
| US4598402A (en) | System for treatment of single bit error in buffer storage unit | |
| US20020104045A1 (en) | System and method for identifying memory modules having a failing or defective address | |
| US5392294A (en) | Diagnostic tool and method for locating the origin of parasitic bit faults in a memory array | |
| JPS60220444A (ja) | 交替ビツト制御回路 | |
| US5497376A (en) | Method and device for detecting and correcting errors in memory modules | |
| JPS6129024B2 (ja) | ||
| JP3130796B2 (ja) | 制御記憶装置 | |
| JPS6051142B2 (ja) | ロギングエラ−制御方式 | |
| JPH09160728A (ja) | 記憶装置のエラー訂正方法 | |
| JPH0756816A (ja) | メモリの制御装置 | |
| SU368647A1 (ru) | Запоминающее устройство | |
| JPS58166600A (ja) | 障害検出記憶方式 | |
| JPS63118953A (ja) | パリテイ異常検出方式 | |
| JPH04310135A (ja) | ポインタ制御論理装置及びポインタ制御方法 | |
| JPH03152643A (ja) | ダブルビットエラー制御回路 | |
| JPH04255032A (ja) | 制御記憶装置のエラー訂正方式 | |
| JPH05210597A (ja) | 記憶装置のパトロール回路 | |
| JPS6356751A (ja) | メモリパトロ−ル制御方式 | |
| JPH02143352A (ja) | メモリエラー検出修正方式 |