JPH05216821A - ワードシリアル出力回路の同期方式 - Google Patents
ワードシリアル出力回路の同期方式Info
- Publication number
- JPH05216821A JPH05216821A JP4042024A JP4202492A JPH05216821A JP H05216821 A JPH05216821 A JP H05216821A JP 4042024 A JP4042024 A JP 4042024A JP 4202492 A JP4202492 A JP 4202492A JP H05216821 A JPH05216821 A JP H05216821A
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- JP
- Japan
- Prior art keywords
- data
- fifo memory
- latch circuit
- output
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 近年の高速通信化に対応できる一定周期のデ
ータ出力を実現する。 【構成】 ＣＰＵ１と、ＣＰＵ１からの出力データを蓄
積するためのＦＩＦＯメモリ２と、蓄積されたデータを
ラッチ出力するラッチ回路３と、一定周期に出力するた
めのタイミング生成回路４を設ける。これにより、ＣＰ
Ｕ１のＦＩＦＯメモリ２への書き込みタイミングは、厳
密である必要がなくなり、ソフトウェアの負担も大幅に
軽減される。
ータ出力を実現する。 【構成】 ＣＰＵ１と、ＣＰＵ１からの出力データを蓄
積するためのＦＩＦＯメモリ２と、蓄積されたデータを
ラッチ出力するラッチ回路３と、一定周期に出力するた
めのタイミング生成回路４を設ける。これにより、ＣＰ
Ｕ１のＦＩＦＯメモリ２への書き込みタイミングは、厳
密である必要がなくなり、ソフトウェアの負担も大幅に
軽減される。
Description
【０００１】
【産業上の利用分野】本発明は、ワードシリアル出力回
路に関し、特に、ワードシリアル出力回路の同期方式に
関する。
路に関し、特に、ワードシリアル出力回路の同期方式に
関する。
【０００２】
【従来の技術】従来、この種のワードシリアル出力回路
の同期は、ソフトウェアにて処理していた。
の同期は、ソフトウェアにて処理していた。
【０００３】
【発明が解決しようとする課題】上述した従来のワード
シリアル出力回路では、ソフトウェアにて同期処理をし
ていたため、一定の周期を正確に保つためには、非常に
高度なソフトウェア技術を必要とした。
シリアル出力回路では、ソフトウェアにて同期処理をし
ていたため、一定の周期を正確に保つためには、非常に
高度なソフトウェア技術を必要とした。
【０００４】このため、近年の高速通信化に伴い、ソフ
トウェアのみでは一定の周期を正確に保ちながら、同期
処理をすることが困難になってきた。
トウェアのみでは一定の周期を正確に保ちながら、同期
処理をすることが困難になってきた。
【０００５】本発明の目的は、ソフトウェアの負担を大
幅に軽減したワードシリアル出力回路の同期方式を提供
することにある。
幅に軽減したワードシリアル出力回路の同期方式を提供
することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るワードシリアル出力回路の同期方式に
おいては、ＣＰＵと、前記ＣＰＵからデータを受け取る
ＦＩＦＯメモリと、前記ＦＩＦＯメモリの出力に接続さ
れるラッチ回路と、前記ＦＩＦＯメモリと前記ラッチ回
路の出力タイミングを生成するタイミング生成回路とを
有するものである。
め、本発明に係るワードシリアル出力回路の同期方式に
おいては、ＣＰＵと、前記ＣＰＵからデータを受け取る
ＦＩＦＯメモリと、前記ＦＩＦＯメモリの出力に接続さ
れるラッチ回路と、前記ＦＩＦＯメモリと前記ラッチ回
路の出力タイミングを生成するタイミング生成回路とを
有するものである。
【０００７】
【作用】ＣＰＵからのデータをＦＩＦＯメモリに受け取
り、前記ＦＩＦＯメモリの出力データをラッチ回路にラ
ッチし、前記メモリとラッチ回路の出力タイミングを生
成するハードウェアの構成とすることにより、ソフトウ
ェアの負担を大幅に軽減する。
り、前記ＦＩＦＯメモリの出力データをラッチ回路にラ
ッチし、前記メモリとラッチ回路の出力タイミングを生
成するハードウェアの構成とすることにより、ソフトウ
ェアの負担を大幅に軽減する。
【０００８】
【実施例】以下、図面に示した実施例に基いて、本発明
を詳細に説明する。
を詳細に説明する。
【０００９】（実施例１）図１は、本発明の実施例１を
示すブロック図、図２は、実施例１のタイミングチャー
トである。
示すブロック図、図２は、実施例１のタイミングチャー
トである。
【００１０】図１において、１はＣＰＵ、２は、ＣＰＵ
１からの出力データを受け取るＦＩＦＯメモリ、３は、
ＦＩＦＯメモリ２のデータをラッチするためのラッチ回
路、４は、一定周期の出力タイミングを生成するための
タイミング生成回路、５は、ラッチ回路３の出力をパラ
レルからシリアルに変換するためのＰ／Ｓ変換器であ
る。
１からの出力データを受け取るＦＩＦＯメモリ、３は、
ＦＩＦＯメモリ２のデータをラッチするためのラッチ回
路、４は、一定周期の出力タイミングを生成するための
タイミング生成回路、５は、ラッチ回路３の出力をパラ
レルからシリアルに変換するためのＰ／Ｓ変換器であ
る。
【００１１】次に、本実施例に係るワードシリアル出力
回路の同期方式についての動作を説明する。
回路の同期方式についての動作を説明する。
【００１２】ＦＩＦＯメモリ２に空きが有ると、ＲＤＹ
信号がイネーブルとなる。従って、ＣＰＵ１がデータの
書き込みをする際には、このＲＤＹ信号がイネーブルで
あることを図２の↓印のように周期的にチェックし、Ｒ
ＤＹ信号がイネーブルならばデータを書き込む（図２：
〜等の○印）。
信号がイネーブルとなる。従って、ＣＰＵ１がデータの
書き込みをする際には、このＲＤＹ信号がイネーブルで
あることを図２の↓印のように周期的にチェックし、Ｒ
ＤＹ信号がイネーブルならばデータを書き込む（図２：
〜等の○印）。
【００１３】具体的には、ＣＰＵ１がでＲＤＹ信号を
チェックした時に、イネーブルなので、ＦＩＦＯメモリ
２に対して、＃１のデータを書き込む。同様に〜
で、ＲＤＹ信号がイネーブルのため、ＣＰＵ１は、ＦＩ
ＦＯメモリ２に対して＃２〜＃４のデータを書き込む。
チェックした時に、イネーブルなので、ＦＩＦＯメモリ
２に対して、＃１のデータを書き込む。同様に〜
で、ＲＤＹ信号がイネーブルのため、ＣＰＵ１は、ＦＩ
ＦＯメモリ２に対して＃２〜＃４のデータを書き込む。
【００１４】“Ａ”のチェックでは、ＦＩＦＯメモリ２
に空きがないため、次のチェックまでデータは書き込ま
ない。ＦＩＦＯメモリ２にデータが書き込まれると、タ
イミング生成回路４のタイミングにより一定周期で、Ｆ
ＩＦＯメモリ２に書き込まれた順にデータはラッチ回路
３にラッチされデータが出力される（図２：ＤＯ０〜Ｄ
Ｏｎ）。
に空きがないため、次のチェックまでデータは書き込ま
ない。ＦＩＦＯメモリ２にデータが書き込まれると、タ
イミング生成回路４のタイミングにより一定周期で、Ｆ
ＩＦＯメモリ２に書き込まれた順にデータはラッチ回路
３にラッチされデータが出力される（図２：ＤＯ０〜Ｄ
Ｏｎ）。
【００１５】ＦＩＦＯメモリ２のデータがラッチ回路３
に出力されると、ＦＩＦＯメモリ２に空きができて、Ｒ
ＤＹ信号がイネーブルとなる（図２：“１”〜
“３”）。
に出力されると、ＦＩＦＯメモリ２に空きができて、Ｒ
ＤＹ信号がイネーブルとなる（図２：“１”〜
“３”）。
【００１６】尚、ラッチ回路３のＤＯＲＤＹ出力は、Ｄ
Ｏ０〜ＤＯｎのデータが変化する前後にディセーブルと
なるように、タイミング生成回路４のタイミングにより
行う。
Ｏ０〜ＤＯｎのデータが変化する前後にディセーブルと
なるように、タイミング生成回路４のタイミングにより
行う。
【００１７】以下同様にＣＰＵ１は、周期的にＲＤＹ信
号をチェックして、ＦＩＦＯメモリ２に対してＤＢ０〜
ＤＢｎのデータを書き込むだけで、一定周期のデータＤ
Ｏ０〜ＤＯｎの出力ができるため、ソフトウェアによる
同期処理が不要となり、ソフトウェアの負担が減り、効
率が良くなる。
号をチェックして、ＦＩＦＯメモリ２に対してＤＢ０〜
ＤＢｎのデータを書き込むだけで、一定周期のデータＤ
Ｏ０〜ＤＯｎの出力ができるため、ソフトウェアによる
同期処理が不要となり、ソフトウェアの負担が減り、効
率が良くなる。
【００１８】（実施例２）図３は、本発明の実施例２を
示すブロック図、図４は、実施例２のタイミングチャー
トである。
示すブロック図、図４は、実施例２のタイミングチャー
トである。
【００１９】実施例２は、前記実施例１のラッチ回路３
からの出力データをＰ／Ｓ変換器５に接続し、シリアル
データＳＤが出力されるようになっている。
からの出力データをＰ／Ｓ変換器５に接続し、シリアル
データＳＤが出力されるようになっている。
【００２０】更に、ＲＤＹ信号をレベル割込みの割込み
信号として使用しているため、最初にＦＩＦＯメモリ２
のＲＤＹ信号がイネーブルの間だけ図４〜のように
データを書き込む。すると、データ出力により、図４の
“１”〜“３”のようにＦＩＦＯメモリ２に空きができ
た時にＲＤＹ信号がイネーブルとなり、割込みがかかる
ので、ＦＩＦＯメモリ２に対して、次のデータをセット
すれば良い。
信号として使用しているため、最初にＦＩＦＯメモリ２
のＲＤＹ信号がイネーブルの間だけ図４〜のように
データを書き込む。すると、データ出力により、図４の
“１”〜“３”のようにＦＩＦＯメモリ２に空きができ
た時にＲＤＹ信号がイネーブルとなり、割込みがかかる
ので、ＦＩＦＯメモリ２に対して、次のデータをセット
すれば良い。
【００２１】このため、プログラムとしては、割込み発
生時に次のデータを出力すれば良いので、常にサンプリ
ングする必要がなく、この間は他の処理ができるので、
ソフトウェアの効率が非常に良くなる。
生時に次のデータを出力すれば良いので、常にサンプリ
ングする必要がなく、この間は他の処理ができるので、
ソフトウェアの効率が非常に良くなる。
【００２２】
【発明の効果】以上説明したように本発明は、従来高度
なソフトウェア技術にてワードシリアル出力の同期処理
をしていたものをハードウェアに置き換えることによ
り、簡単なソフトウェアで従来よりも正確なタイミング
を実現することができる。その上、データセットのタイ
ミングは適当で良くなり、ソフトウェアの負担が大幅に
軽減される。
なソフトウェア技術にてワードシリアル出力の同期処理
をしていたものをハードウェアに置き換えることによ
り、簡単なソフトウェアで従来よりも正確なタイミング
を実現することができる。その上、データセットのタイ
ミングは適当で良くなり、ソフトウェアの負担が大幅に
軽減される。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例１のタイミングチャートであ
る。
る。
【図３】本発明の実施例２を示すブロック図である。
【図４】本発明の実施例２のタイミングチャートであ
る。
る。
１ ＣＰＵ ２ ＦＩＦＯメモリ ３ ラッチ回路 ４ タイミング生成回路 ５ Ｐ／Ｓ変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 哲夫 神奈川県横浜市神奈川区新浦島町１丁目１ 番地25 日本電気ロボットエンジニアリン グ株式会社内
Claims (1)
- 【請求項１】 ＣＰＵと、 前記ＣＰＵからデータを受け取るＦＩＦＯメモリと、 前記ＦＩＦＯメモリの出力に接続されるラッチ回路と、 前記ＦＩＦＯメモリと前記ラッチ回路の出力タイミング
を生成するタイミング生成回路とを有することを特徴と
するワードシリアル出力回路の同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042024A JPH05216821A (ja) | 1992-01-31 | 1992-01-31 | ワードシリアル出力回路の同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042024A JPH05216821A (ja) | 1992-01-31 | 1992-01-31 | ワードシリアル出力回路の同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216821A true JPH05216821A (ja) | 1993-08-27 |
Family
ID=12624601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042024A Pending JPH05216821A (ja) | 1992-01-31 | 1992-01-31 | ワードシリアル出力回路の同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216821A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
-
1992
- 1992-01-31 JP JP4042024A patent/JPH05216821A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US6643720B2 (en) | 1994-01-21 | 2003-11-04 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
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