JPH04220830A - シリアル・データ通信装置 - Google Patents
シリアル・データ通信装置Info
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- JPH04220830A JPH04220830A JP3042192A JP4219291A JPH04220830A JP H04220830 A JPH04220830 A JP H04220830A JP 3042192 A JP3042192 A JP 3042192A JP 4219291 A JP4219291 A JP 4219291A JP H04220830 A JPH04220830 A JP H04220830A
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- circuit
- signal
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- latch
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は通信システムに関し、よ
り具体的には、伝達されたシリアル・データ流にレシー
バを揃えるための装置及び（又は）技術に関する。
り具体的には、伝達されたシリアル・データ流にレシー
バを揃えるための装置及び（又は）技術に関する。
【０００２】
【従来の技術】シリアル通信装置は通信産業において広
く使用されている。これらの装置の大部分は、送信装置
の場合には、装置のサブアッセンブリからデータを受け
取るとともに、通信媒体に伝達されるデータを処理する
基準又はオフ・ザ・シェルフ・モジュールを含んでいる
。受信装置の場合、モジュールはシリアル・データ流を
受け取ってそれを処理し、データを装置のサブアッセン
ブリへ送る。これらのモジュールは一般にシリアル通信
制御装置又は汎用同期・非同期送受信装置（ＵＳＡＲＴ
）として知られている。Ｚ８０３０／Ｚ８５３０（Ｚｉ
ｌｏｇ， Ｉｎｃ．が市販）、Ｉｎｔｅｌ ８２５３０
（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが市販）、ＳＣ
Ｎ２６５６２（Ｓｉｇｎｅｔｉｃｓ Ｃｏｒｐｏｒａｔ
ｉｏｎが市販）がシリアル通信制御装置の例として挙げ
られる。
く使用されている。これらの装置の大部分は、送信装置
の場合には、装置のサブアッセンブリからデータを受け
取るとともに、通信媒体に伝達されるデータを処理する
基準又はオフ・ザ・シェルフ・モジュールを含んでいる
。受信装置の場合、モジュールはシリアル・データ流を
受け取ってそれを処理し、データを装置のサブアッセン
ブリへ送る。これらのモジュールは一般にシリアル通信
制御装置又は汎用同期・非同期送受信装置（ＵＳＡＲＴ
）として知られている。Ｚ８０３０／Ｚ８５３０（Ｚｉ
ｌｏｇ， Ｉｎｃ．が市販）、Ｉｎｔｅｌ ８２５３０
（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが市販）、ＳＣ
Ｎ２６５６２（Ｓｉｇｎｅｔｉｃｓ Ｃｏｒｐｏｒａｔ
ｉｏｎが市販）がシリアル通信制御装置の例として挙げ
られる。
【０００３】シリアル通信制御装置（ＳＣＣ）が備える
必要のある１つの機能として、受信回路部を、送信され
たデータ流のビット境界に同期させるということがある
。従来のシリアル通信制御装置では、受信したデータの
最初の伝達が、限定されたビット・ボー・セル境界上に
あることが必要である。より具体的には、従来のシリア
ル通信制御装置のいくつかでは、ＦＭコード化のために
受信装置が見る最初のエッジがビット・セル境界上にあ
ることが必要である。仮にそうでない場合、これらの装
置セットはビットを中断し、ビット・ボー同期処理を再
び開始する。これによると、シリアル・データ交換が開
始される都度、あるいは、受信が不完全であったために
データが変更された場合に、常に、マイクロコード介入
が必要となる。再開された処理では、受信ステーション
が送信ステーションに対して、トランジッションのまっ
たくないアイドル状態で始動し、次に、定義されたビッ
ト・ボー限定でデータの送信を開始することが必要とな
る。マイクロコード介入と処理の再試行が必要であると
、不必要に製品価格が増加し、データ処理能力が減少す
る。
必要のある１つの機能として、受信回路部を、送信され
たデータ流のビット境界に同期させるということがある
。従来のシリアル通信制御装置では、受信したデータの
最初の伝達が、限定されたビット・ボー・セル境界上に
あることが必要である。より具体的には、従来のシリア
ル通信制御装置のいくつかでは、ＦＭコード化のために
受信装置が見る最初のエッジがビット・セル境界上にあ
ることが必要である。仮にそうでない場合、これらの装
置セットはビットを中断し、ビット・ボー同期処理を再
び開始する。これによると、シリアル・データ交換が開
始される都度、あるいは、受信が不完全であったために
データが変更された場合に、常に、マイクロコード介入
が必要となる。再開された処理では、受信ステーション
が送信ステーションに対して、トランジッションのまっ
たくないアイドル状態で始動し、次に、定義されたビッ
ト・ボー限定でデータの送信を開始することが必要とな
る。マイクロコード介入と処理の再試行が必要であると
、不必要に製品価格が増加し、データ処理能力が減少す
る。
【０００４】別の従来技術の同期技術によると、同期ビ
ットが伝達データ流に挿入されることが必要となる。受
信装置はこれらのビットを使用して受信装置をデータに
同期させる。米国特許第４，６１３，９７９号には、デ
ータ流内の特殊なビットを使用して同期を行う同期装置
が記載されている。
ットが伝達データ流に挿入されることが必要となる。受
信装置はこれらのビットを使用して受信装置をデータに
同期させる。米国特許第４，６１３，９７９号には、デ
ータ流内の特殊なビットを使用して同期を行う同期装置
が記載されている。
【０００５】従来の同期装置が作用しないいくつかの状
況が存在する。そのような状況の一例は、デジタル・フ
ェイズ・ロック・ループ（汎用同期・非同期送受信装置
で必要なサブアッセンブリ）が、データ改ざんのために
、その目標とする点からずれる場合に生じる。この場合
は再同期が必要であり、従来の汎用同期・非同期送受信
装置は誤ったボー・セル境界について再同期を行い、そ
の目標とする閉鎖シーケンスを見ない可能性がある。
況が存在する。そのような状況の一例は、デジタル・フ
ェイズ・ロック・ループ（汎用同期・非同期送受信装置
で必要なサブアッセンブリ）が、データ改ざんのために
、その目標とする点からずれる場合に生じる。この場合
は再同期が必要であり、従来の汎用同期・非同期送受信
装置は誤ったボー・セル境界について再同期を行い、そ
の目標とする閉鎖シーケンスを見ない可能性がある。
【０００６】
【発明が解決しようとする課題】従って本発明の目的は
、従来のものよりも効率の高い汎用同期・非同期送受信
装置を提供することにある。
、従来のものよりも効率の高い汎用同期・非同期送受信
装置を提供することにある。
【０００７】更に本発明の目的は、マイクロコードが、
受信データの同期を行わねばならないという負担から解
放され、又、データが瞬間的に中断した場合に同期状態
を再確立する必要のないような汎用同期・非同期送受信
装置を提供することにある。
受信データの同期を行わねばならないという負担から解
放され、又、データが瞬間的に中断した場合に同期状態
を再確立する必要のないような汎用同期・非同期送受信
装置を提供することにある。
【０００８】
【問題を解決するための手段】上記課題及び利点は、受
信ビット流を生成クロックに同期させる回路装置を設け
ることにより実現できる。このように形成されたビット
流は、次に、ビット・パターンの変化を調べるためにモ
ニターされる。ビット・パターンが所定数のビットにつ
いて、又は、ある設定されたビット時間内において、変
化していない場合、制御信号が発生させられて、同期ラ
ッチをリセットするために使用される。その後、受信装
置は入力ビット流に同期する。
信ビット流を生成クロックに同期させる回路装置を設け
ることにより実現できる。このように形成されたビット
流は、次に、ビット・パターンの変化を調べるためにモ
ニターされる。ビット・パターンが所定数のビットにつ
いて、又は、ある設定されたビット時間内において、変
化していない場合、制御信号が発生させられて、同期ラ
ッチをリセットするために使用される。その後、受信装
置は入力ビット流に同期する。
【０００９】より具体的には、回路装置は、クロック・
パルスを発生させるデジタル・フェイズ・ロック・ルー
プ（ＤＰＬＬ）を含んでいる。クロック・パルスはボー
・セルの中心に位置させることが好ましい。ラッチ（Ｌ
１）はシリアル・データ流をクロック・パルスと同期さ
せて、サンプル・シリアル・データ流（ＤＲ）を発生さ
せる。ラッチ（Ｌ２）はデータ流ＤＲを遅延させ、信号
ＤＲと共に排他的（Ｘ）オア（ＸＯＲ）ゲートを通して
ゲートされる遅延されたシリアル・データ流（ＢＲ）を
出力する。ＤＲ＝ＢＲの時、ＸＯＲゲートからの出力は
低く（すなわち０）、同期ラッチ（Ｌ３）は「アンド・
オア」論理回路手段「ＡＯＲ１」を介してリセットされ
る。ラッチ（Ｌ３）からの出力はアンド・ゲートによっ
てゲートされ、復号データ・クロックが形成される。
パルスを発生させるデジタル・フェイズ・ロック・ルー
プ（ＤＰＬＬ）を含んでいる。クロック・パルスはボー
・セルの中心に位置させることが好ましい。ラッチ（Ｌ
１）はシリアル・データ流をクロック・パルスと同期さ
せて、サンプル・シリアル・データ流（ＤＲ）を発生さ
せる。ラッチ（Ｌ２）はデータ流ＤＲを遅延させ、信号
ＤＲと共に排他的（Ｘ）オア（ＸＯＲ）ゲートを通して
ゲートされる遅延されたシリアル・データ流（ＢＲ）を
出力する。ＤＲ＝ＢＲの時、ＸＯＲゲートからの出力は
低く（すなわち０）、同期ラッチ（Ｌ３）は「アンド・
オア」論理回路手段「ＡＯＲ１」を介してリセットされ
る。ラッチ（Ｌ３）からの出力はアンド・ゲートによっ
てゲートされ、復号データ・クロックが形成される。
【００１０】組み合せ型論理回路「ＸＮＯＲ」及び「Ａ
ＯＲ２」は、適当に引き出した制御信号でゲート処理さ
れて復号データを形成する。復号データはデータ・クロ
ックによりラッチ（Ｌ４）を通してクロックされる。そ
れにより生じたクロック・データは、この段階で、汎用
同期・非同期送受信装置で使用できるようになる。
ＯＲ２」は、適当に引き出した制御信号でゲート処理さ
れて復号データを形成する。復号データはデータ・クロ
ックによりラッチ（Ｌ４）を通してクロックされる。そ
れにより生じたクロック・データは、この段階で、汎用
同期・非同期送受信装置で使用できるようになる。
【００１１】
【実施例】以下に説明する回路装置は、入力シリアル・
データ流のビット境界に同期させるためにシリアル通信
制御装置に使用するためのものである。例えば、本発明
で使用できる適当なシリアル通信制御装置としては、Ｚ
８０３０／Ｚ８５３０（Ｚｉｌｏｇ， Ｉｎｃ．が市販
）、ＳＣＮ２６５６２（Ｓｉｇｎｅｔｉｃｓ Ｃｏｒｐ
ｏｒａｔｉｏｎが市販）、Ｉｎｔｅｌ ８２５３０（Ｉ
ｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが市販）がある。以
下に説明する回路では、シリアル受信装置が迅速かつ連
続的に、公知の全てのシリアル・データ・コード化方法
について、その送信装置ビット・セル境界に同期するこ
とが可能になる。これらのコード化方法には、ＦＭ０、
ＦＭ１、マンチェスター、ディファレンシャル・マンチ
ェスターが含まれる。又、回路装置は、ノイズが生じた
り、ケーブル品質が低いために瞬間的な中断が生じた場
合に、受信データの損失を最小にして、受信データ流の
再同期を行う。
データ流のビット境界に同期させるためにシリアル通信
制御装置に使用するためのものである。例えば、本発明
で使用できる適当なシリアル通信制御装置としては、Ｚ
８０３０／Ｚ８５３０（Ｚｉｌｏｇ， Ｉｎｃ．が市販
）、ＳＣＮ２６５６２（Ｓｉｇｎｅｔｉｃｓ Ｃｏｒｐ
ｏｒａｔｉｏｎが市販）、Ｉｎｔｅｌ ８２５３０（Ｉ
ｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが市販）がある。以
下に説明する回路では、シリアル受信装置が迅速かつ連
続的に、公知の全てのシリアル・データ・コード化方法
について、その送信装置ビット・セル境界に同期するこ
とが可能になる。これらのコード化方法には、ＦＭ０、
ＦＭ１、マンチェスター、ディファレンシャル・マンチ
ェスターが含まれる。又、回路装置は、ノイズが生じた
り、ケーブル品質が低いために瞬間的な中断が生じた場
合に、受信データの損失を最小にして、受信データ流の
再同期を行う。
【００１２】図１は、本発明の技術による発明の回路図
である。その回路には、ＤＰＬＬクロック・ライン１２
にクロック信号を発生させるクロック発生装置１０が含
まれている。クロック発生装置１０は、一般的なデジタ
ル・フェイズ・ロック・ループであることが好ましい。 デジタル・フェイズ・ロック・ループ（ＤＰＬＬ）から
発生させられるクロック信号は当該技術分野で周知であ
るので、クロック信号を発生させるためのデジタル・フ
ェイズ・ロック・ループについての詳細な説明は省略す
る。但し、Ｚ８０３０／Ｚ８５３０シリアル通信制御装
置についての技術マニュアルに、適当なデジタル・フェ
イズ・ロック・ループ発生装置が記載されている。その
他の適当なフェイズ・ロック・ループ回路は、シリアル
通信制御装置についての技術リファレンス・マニュアル
に記載されている。ＤＰＬＬからクロック・ライン１２
に出力されたクロック信号は、シリアル・データをラッ
チＬ１にクロックするために使用される。ラッチＬ１か
らの出力にはラベルＤＲが付けられ、ラッチＬ２のデー
タ入力Ｄ、論理回路ＸＯＲ１４、論理回路ＡＯＲ２へ送
り込まれる。論理回路ＡＯＲ２へのその他の入力信号は
、コード・フォーマット制御装置１６と論理回路ＸＮＯ
Ｒ１８とで形成される。論理回路ＡＯＲ２からの出力は
復号されたデータであり、復号データ・ライン１８へ出
力される。コード・フォーマット制御装置１６は複数の
制御状態にある信号を、ＮＲＺ＋ＮＲＺＩ、ＦＭ１、Ｎ
ＲＺＩ＋ＦＭ０＋ＦＭ１＋ＤＭ、ＮＲＺ＋Ｍの符号を付
けた導体又はラインへ送り出す。このような状態信号又
は制御信号は状態を変化させず、各値は、受信中のコー
ド化されたデータの種類に応じて設定される。本発明の
好ましい実施例では、受信中のシリアル・データがＮＲ
Ｚ又はＮＲＺＩである場合、ＮＲＺ＋ＮＲＺＩの符号を
付したラインは１に設定される。シリアル・データがＦ
Ｍ０、ＦＭ１、（マンチェスターＭ）、又は、（ディフ
ァレンシャル・マンチェスターＤＭ）である場合、この
ラインは０である。
である。その回路には、ＤＰＬＬクロック・ライン１２
にクロック信号を発生させるクロック発生装置１０が含
まれている。クロック発生装置１０は、一般的なデジタ
ル・フェイズ・ロック・ループであることが好ましい。 デジタル・フェイズ・ロック・ループ（ＤＰＬＬ）から
発生させられるクロック信号は当該技術分野で周知であ
るので、クロック信号を発生させるためのデジタル・フ
ェイズ・ロック・ループについての詳細な説明は省略す
る。但し、Ｚ８０３０／Ｚ８５３０シリアル通信制御装
置についての技術マニュアルに、適当なデジタル・フェ
イズ・ロック・ループ発生装置が記載されている。その
他の適当なフェイズ・ロック・ループ回路は、シリアル
通信制御装置についての技術リファレンス・マニュアル
に記載されている。ＤＰＬＬからクロック・ライン１２
に出力されたクロック信号は、シリアル・データをラッ
チＬ１にクロックするために使用される。ラッチＬ１か
らの出力にはラベルＤＲが付けられ、ラッチＬ２のデー
タ入力Ｄ、論理回路ＸＯＲ１４、論理回路ＡＯＲ２へ送
り込まれる。論理回路ＡＯＲ２へのその他の入力信号は
、コード・フォーマット制御装置１６と論理回路ＸＮＯ
Ｒ１８とで形成される。論理回路ＡＯＲ２からの出力は
復号されたデータであり、復号データ・ライン１８へ出
力される。コード・フォーマット制御装置１６は複数の
制御状態にある信号を、ＮＲＺ＋ＮＲＺＩ、ＦＭ１、Ｎ
ＲＺＩ＋ＦＭ０＋ＦＭ１＋ＤＭ、ＮＲＺ＋Ｍの符号を付
けた導体又はラインへ送り出す。このような状態信号又
は制御信号は状態を変化させず、各値は、受信中のコー
ド化されたデータの種類に応じて設定される。本発明の
好ましい実施例では、受信中のシリアル・データがＮＲ
Ｚ又はＮＲＺＩである場合、ＮＲＺ＋ＮＲＺＩの符号を
付したラインは１に設定される。シリアル・データがＦ
Ｍ０、ＦＭ１、（マンチェスターＭ）、又は、（ディフ
ァレンシャル・マンチェスターＤＭ）である場合、この
ラインは０である。
【００１３】ＦＭ１と符号を付したラインは、受信中の
シリアル・データがＦＭ１である場合、１に設定される
。シリアル・データがＮＲＺ、ＮＲＺＩ、ＦＭ０、マン
チェスターＭ、ディファレンシャル・マンチェスターＤ
Ｍである場合に、このラインは０に設定される
シリアル・データがＦＭ１である場合、１に設定される
。シリアル・データがＮＲＺ、ＮＲＺＩ、ＦＭ０、マン
チェスターＭ、ディファレンシャル・マンチェスターＤ
Ｍである場合に、このラインは０に設定される
【００１
４】ＮＲＺＩ＋ＦＭ０＋ＦＭ１＋ＤＭとラベルを付した
ラインは、シリアル・データがＮＲＺＩ、ＦＭ０、ＦＭ
１又はディファレンシャル・マンチェスターである場合
に、１に設定される。シリアル・データがＮＲＺ又はマ
ンチェスターである場合、それは０である。
４】ＮＲＺＩ＋ＦＭ０＋ＦＭ１＋ＤＭとラベルを付した
ラインは、シリアル・データがＮＲＺＩ、ＦＭ０、ＦＭ
１又はディファレンシャル・マンチェスターである場合
に、１に設定される。シリアル・データがＮＲＺ又はマ
ンチェスターである場合、それは０である。
【００１５】更に図１において、ラッチＬ１の出力ＤＲ
は、ＤＰＬＬクロックによりラッチＬ２にクロックされ
る。ラッチＬ２の正出力信号ポートＱからの出力（ＢＲ
）は論理ブロックＸＯＲ１４へ送られる。ラッチＬ１の
出力（ＤＲ）も論理ブロックＸＯＲ１４へ送られる。 論理ブロックＸＯＲ１４からの出力は論理ブロックＡＯ
Ｒ１及びブロックＸＮＯＲ１８へ送られる。論理ブロッ
クＡＯＲ１からの出力信号ＡＲ（次）は同期ラッチＬ３
のデータ入力へ送られる。ラッチＬ３からの負出力（バ
ーＡＲ）は論理ブロックＡＯＲ１へ戻される。ラッチＬ
２の正出力部からの出力ＢＲ、及びＤＲは論理ブロック
ＸＯＲ１４へ送られる。論理ブロックＸＯＲ１４からの
出力は論理ブロックＡＯＲ１及びブロックＸＮＯＲ１８
へ送られる。ブロックＡＯＲ１は、ライン２４の信号及
びラッチＬ３からの信号（バーＡＲ）を入力として受け
取るＡＮＤ回路と、このＡＮＤ回路の出力及びライン（
ＮＲＺ＋ＮＲＺＩ）の信号を受け取るＯＲ回路とで構成
される。論理ブロックＡＯＲ１からの出力信号ＡＲ（次
）は同期ラッチＬ３へ送られる。同期ラッチＬ３からの
正出力とＤＰＬＬクロックはアンド・ゲート２０によっ
てゲートされて、復号データ・クロック・ライン２０上
に復号データ・クロックと呼ばれるクロック信号が与え
られる。復号クロック信号とＡＯＲ２からの復号データ
信号はラッチＬ４に送られる。回路ＡＯＲ２は、ＸＮＯ
Ｒ１８の出力及びライン（ＮＲＺＩ＋ＦＭ０＋ＦＭ１＋
ＤＭ）の信号を入力として受け取る第１のＡＮＤ回路と
、信号ＤＲ及びライン（ＮＲＺ＋Ｍ）の信号を入力とし
て受け取る第２のＡＮＤ回路と、これらのＡＮＤ回路の
出力を受け取るＯＲ回路とで構成されている。ラッチＬ
４の出力は、ラッチ・データとラベルを付したラインに
与えられるラッチ・データである。このデータは、シリ
アル通信制御装置のその他の部分で使用するために利用
できる。
は、ＤＰＬＬクロックによりラッチＬ２にクロックされ
る。ラッチＬ２の正出力信号ポートＱからの出力（ＢＲ
）は論理ブロックＸＯＲ１４へ送られる。ラッチＬ１の
出力（ＤＲ）も論理ブロックＸＯＲ１４へ送られる。 論理ブロックＸＯＲ１４からの出力は論理ブロックＡＯ
Ｒ１及びブロックＸＮＯＲ１８へ送られる。論理ブロッ
クＡＯＲ１からの出力信号ＡＲ（次）は同期ラッチＬ３
のデータ入力へ送られる。ラッチＬ３からの負出力（バ
ーＡＲ）は論理ブロックＡＯＲ１へ戻される。ラッチＬ
２の正出力部からの出力ＢＲ、及びＤＲは論理ブロック
ＸＯＲ１４へ送られる。論理ブロックＸＯＲ１４からの
出力は論理ブロックＡＯＲ１及びブロックＸＮＯＲ１８
へ送られる。ブロックＡＯＲ１は、ライン２４の信号及
びラッチＬ３からの信号（バーＡＲ）を入力として受け
取るＡＮＤ回路と、このＡＮＤ回路の出力及びライン（
ＮＲＺ＋ＮＲＺＩ）の信号を受け取るＯＲ回路とで構成
される。論理ブロックＡＯＲ１からの出力信号ＡＲ（次
）は同期ラッチＬ３へ送られる。同期ラッチＬ３からの
正出力とＤＰＬＬクロックはアンド・ゲート２０によっ
てゲートされて、復号データ・クロック・ライン２０上
に復号データ・クロックと呼ばれるクロック信号が与え
られる。復号クロック信号とＡＯＲ２からの復号データ
信号はラッチＬ４に送られる。回路ＡＯＲ２は、ＸＮＯ
Ｒ１８の出力及びライン（ＮＲＺＩ＋ＦＭ０＋ＦＭ１＋
ＤＭ）の信号を入力として受け取る第１のＡＮＤ回路と
、信号ＤＲ及びライン（ＮＲＺ＋Ｍ）の信号を入力とし
て受け取る第２のＡＮＤ回路と、これらのＡＮＤ回路の
出力を受け取るＯＲ回路とで構成されている。ラッチＬ
４の出力は、ラッチ・データとラベルを付したラインに
与えられるラッチ・データである。このデータは、シリ
アル通信制御装置のその他の部分で使用するために利用
できる。
【００１６】上述の如く、本発明の回路は異なる種類の
コード化データを取り扱うことができる。但し、回路の
作用は、受信中のデータの種類に応じて異なる。従って
、回路の説明を、受信中のデータに関連させて以下に説
明する。
コード化データを取り扱うことができる。但し、回路の
作用は、受信中のデータの種類に応じて異なる。従って
、回路の説明を、受信中のデータに関連させて以下に説
明する。
【００１７】図２〜５において、共通の要素には共通の
符号が付してある。図２は、ディファレンシャル・マン
チェスター・シリアル・データを受信する時のタイミン
グ・チャートである。ビット・セルは符号２０で示して
あり、ボー・セルは符号２２で示してある（それぞれ２
個のみに符号が付してある）。又、これらの図において
、「Ｘ」は「注意不要」論理状態を示している。図１及
び図２において、シリアル・データはラッチＬ１で同期
させられる。この同期は、シリアル・データをＤＰＬＬ
クロックに揃えるために行われる。それにより生じた信
号は信号ＤＲと呼ばれる。信号ＤＲはラッチＬ２でラッ
チされて、１クロックサイクルだけ遅延される。それに
より生じた信号は信号ＢＲと呼ばれる。すなわち、信号
ＢＲ（次）が信号ＤＲである。信号ＢＲ（次）は信号Ｂ
Ｒの次の状態を示している。信号ＤＲは信号ＢＲと排他
的論理和されてライン２４へ信号が出力され、その信号
がＡＯＲ１において信号（バーＡＲ）とアンドされてラ
ッチＬ３への信号ＡＲ（次）入力が発生させられる。 ブロックＡＯＲ１の第３入力は０であるので、この場合
には、この機能に影響を及ぼさない。導体２４上の信号
（ＤＲ・ＸＯＲ・ＢＲ）も、ＸＮＯＲ１８への第２入力
が０であるので、ブロックＸＮＯＲ１８で反転させられ
る。回路ＡＯＲ２への第２入力が１であり、第４入力が
０であるので、信号は回路ＡＯＲ２を通過して復号デー
タ信号を発生させる。
符号が付してある。図２は、ディファレンシャル・マン
チェスター・シリアル・データを受信する時のタイミン
グ・チャートである。ビット・セルは符号２０で示して
あり、ボー・セルは符号２２で示してある（それぞれ２
個のみに符号が付してある）。又、これらの図において
、「Ｘ」は「注意不要」論理状態を示している。図１及
び図２において、シリアル・データはラッチＬ１で同期
させられる。この同期は、シリアル・データをＤＰＬＬ
クロックに揃えるために行われる。それにより生じた信
号は信号ＤＲと呼ばれる。信号ＤＲはラッチＬ２でラッ
チされて、１クロックサイクルだけ遅延される。それに
より生じた信号は信号ＢＲと呼ばれる。すなわち、信号
ＢＲ（次）が信号ＤＲである。信号ＢＲ（次）は信号Ｂ
Ｒの次の状態を示している。信号ＤＲは信号ＢＲと排他
的論理和されてライン２４へ信号が出力され、その信号
がＡＯＲ１において信号（バーＡＲ）とアンドされてラ
ッチＬ３への信号ＡＲ（次）入力が発生させられる。 ブロックＡＯＲ１の第３入力は０であるので、この場合
には、この機能に影響を及ぼさない。導体２４上の信号
（ＤＲ・ＸＯＲ・ＢＲ）も、ＸＮＯＲ１８への第２入力
が０であるので、ブロックＸＮＯＲ１８で反転させられ
る。回路ＡＯＲ２への第２入力が１であり、第４入力が
０であるので、信号は回路ＡＯＲ２を通過して復号デー
タ信号を発生させる。
【００１８】ラッチＬ３はＤＰＬＬクロックでクロック
される。その出力信号ＡＲはＤＰＬＬクロックとアンド
され、復号データ・クロックが生じる。すなわち、ＤＲ
＝ＢＲであれば、シリアル・ボー・データは変化してお
らず、これは、データＤＴ（伝達されたデータ）が１の
時に、ビット・セル境界の最初においてのみ生じる。こ
れによりラッチＬ３が０に設定されてそれが再同期され
る。ＤＲ＝バーＢＲ（ＢＲの否定）は、シリアル・デー
タが変更されていることを示し、このことは、全てのビ
ット・セルの中間で生じ、又、データＤＴが０である時
に常にビット・セルの最初で生じる。復号データ・クロ
ックを使用して復号データのラッチが行われ、それによ
り、汎用同期・非同期送受信装置（図示せず）内の下流
側論理部に適正なデータが与えられる。
される。その出力信号ＡＲはＤＰＬＬクロックとアンド
され、復号データ・クロックが生じる。すなわち、ＤＲ
＝ＢＲであれば、シリアル・ボー・データは変化してお
らず、これは、データＤＴ（伝達されたデータ）が１の
時に、ビット・セル境界の最初においてのみ生じる。こ
れによりラッチＬ３が０に設定されてそれが再同期され
る。ＤＲ＝バーＢＲ（ＢＲの否定）は、シリアル・デー
タが変更されていることを示し、このことは、全てのビ
ット・セルの中間で生じ、又、データＤＴが０である時
に常にビット・セルの最初で生じる。復号データ・クロ
ックを使用して復号データのラッチが行われ、それによ
り、汎用同期・非同期送受信装置（図示せず）内の下流
側論理部に適正なデータが与えられる。
【００１９】図３は、周波数変調０（ＦＭ０）シリアル
・データが受信される時のタイミングチャートである。 図１の回路は以下のように作用する。
・データが受信される時のタイミングチャートである。 図１の回路は以下のように作用する。
【００２０】１．シリアル・データはラッチＬ１で同期
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われる。それにより生じた信号は
信号ＤＲと呼ばれる。
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われる。それにより生じた信号は
信号ＤＲと呼ばれる。
【００２１】２．信号ＤＲがラッチＬ２でラッチされて
信号ＤＲが１クロック・サイクルだけ遅延させられる。 それにより生じた信号は信号ＢＲと呼ばれる。すなわち
、信号ＢＲ（次）（信号ＢＲ（次）はＬ２の次の状態で
ある）が信号ＤＲである。
信号ＤＲが１クロック・サイクルだけ遅延させられる。 それにより生じた信号は信号ＢＲと呼ばれる。すなわち
、信号ＢＲ（次）（信号ＢＲ（次）はＬ２の次の状態で
ある）が信号ＤＲである。
【００２２】３．信号ＤＲは信号ＢＲと排他的論理和さ
れる。これにより生じた信号はブロックＡＯＲ１におい
て信号（バーＡＲ）でアンドされ、ラッチＬ３への信号
ＡＲ（次）入力を発生させる。ブロックＡＯＲ１の第３
入力は、この場合は０であるので、この機能に影響を及
ぼさない。
れる。これにより生じた信号はブロックＡＯＲ１におい
て信号（バーＡＲ）でアンドされ、ラッチＬ３への信号
ＡＲ（次）入力を発生させる。ブロックＡＯＲ１の第３
入力は、この場合は０であるので、この機能に影響を及
ぼさない。
【００２３】４．信号ＤＲ・ＸＯＲ・ＢＲも、ＸＮＯＲ
１８の第２入力が０であるので、ブロックＸＮＯＲ１８
で反転させられる。それにより生じた信号は回路ＡＯＲ
２に通され、回路ＡＯＲ２の第２入力が１で第３入力が
０であるので、復号データ信号が発生する。
１８の第２入力が０であるので、ブロックＸＮＯＲ１８
で反転させられる。それにより生じた信号は回路ＡＯＲ
２に通され、回路ＡＯＲ２の第２入力が１で第３入力が
０であるので、復号データ信号が発生する。
【００２４】５．ラッチＬ３はＤＰＬＬクロックでクロ
ックされる。その出力信号ＡＲはＤＰＬＬクロックとア
ンドされ、復号データ・クロックが生じる。すなわち、
ＤＲ＝ＢＲであれば、シリアル・ボー・データは変化し
ておらず、これは、データＤＴが１の時にビット・セル
境界の中間でのみ生じる。これによりＬ３ラッチが０に
設定され、それが再同期される。ＤＲ＝バーＢＲである
ことは、シリアル・データが変更されていることを示し
、これは、各ビット・セルの最初で生じるか、又は、デ
ータＤＴが０である時に常にビット・セルの中間で生じ
る。復号データ・クロックを使用して復号データがラッ
チされ、それにより、汎用同期・非同期送受信装置内の
下流側論理部に適当なデータが与えられる。
ックされる。その出力信号ＡＲはＤＰＬＬクロックとア
ンドされ、復号データ・クロックが生じる。すなわち、
ＤＲ＝ＢＲであれば、シリアル・ボー・データは変化し
ておらず、これは、データＤＴが１の時にビット・セル
境界の中間でのみ生じる。これによりＬ３ラッチが０に
設定され、それが再同期される。ＤＲ＝バーＢＲである
ことは、シリアル・データが変更されていることを示し
、これは、各ビット・セルの最初で生じるか、又は、デ
ータＤＴが０である時に常にビット・セルの中間で生じ
る。復号データ・クロックを使用して復号データがラッ
チされ、それにより、汎用同期・非同期送受信装置内の
下流側論理部に適当なデータが与えられる。
【００２５】図４は周波数変調１（ＦＭ１）シリアル・
データのためのタイミング・チャートである。図１の回
路は、伝達データ・ビットが０である都度、それ自身を
ビット・セル境界に同期させる。図１の回路は以下のよ
うに作用する。
データのためのタイミング・チャートである。図１の回
路は、伝達データ・ビットが０である都度、それ自身を
ビット・セル境界に同期させる。図１の回路は以下のよ
うに作用する。
【００２６】１．シリアル・データはラッチＬ１で同期
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われる。それにより生じたデータ
は信号ＤＲと呼ばれる。
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われる。それにより生じたデータ
は信号ＤＲと呼ばれる。
【００２７】２．信号ＤＲがラッチＬ２でラッチされて
信号ＤＲが１クロック・サイクルだけ遅延させられる。 それにより生じたデータは信号ＢＲと呼ばれる。すなわ
ち、信号ＢＲ（次）は信号ＤＲである。
信号ＤＲが１クロック・サイクルだけ遅延させられる。 それにより生じたデータは信号ＢＲと呼ばれる。すなわ
ち、信号ＢＲ（次）は信号ＤＲである。
【００２８】３．信号ＤＲは信号ＢＲと排他的オアされ
る。これはブロックＡＯＲ１において信号（バーＡＲ）
とアンドされ、ラッチＬ３に対する信号ＡＲ（次）入力
を発生させる。ブロックＡＯＲ１の第３入力は、この場
合には０であるので、この機能に影響を及ぼさない。
る。これはブロックＡＯＲ１において信号（バーＡＲ）
とアンドされ、ラッチＬ３に対する信号ＡＲ（次）入力
を発生させる。ブロックＡＯＲ１の第３入力は、この場
合には０であるので、この機能に影響を及ぼさない。
【００２９】４．導体２４上の信号ＤＲ・ＸＯＲ・ＢＲ
信号は、ＸＮＯＲ１８の第２入力が１であるので、ブロ
ックＸＮＯＲ１８を通して送られ、又、回路ＡＯＲ２の
第２入力が１で第４の入力が０であるので、ＡＯＲ２を
通して送られて復号データ信号が発生させられる。
信号は、ＸＮＯＲ１８の第２入力が１であるので、ブロ
ックＸＮＯＲ１８を通して送られ、又、回路ＡＯＲ２の
第２入力が１で第４の入力が０であるので、ＡＯＲ２を
通して送られて復号データ信号が発生させられる。
【００３０】５．ラッチＬ３はＤＰＬＬクロックでクロ
ックされる。その出力信号ＡＲはＤＰＬＬクロックとア
ンドされ、復号データ・クロックが発生する。すなわち
、ＤＲ＝ＢＲである場合、シリアル・ボー・データは変
化しておらず、このことは、データＤＴが０である時に
ビット・セル境界の中間でのみ生じる。これによりラッ
チＬ３が０に設定され、その再同期が行われる。ＤＲ＝
バーＢＲは、シリアル・データが変化したことを示して
おり、これは、全てのビット・セルの最初に生じるか、
又は、データＤＴが１である時に常にビット・セルの中
間で生じる。復号データ・クロックを使用して復号デー
タがラッチされ、それにより、汎用同期・非同期送受信
装置内の下流側論理部に適当なデータが与えられる。
ックされる。その出力信号ＡＲはＤＰＬＬクロックとア
ンドされ、復号データ・クロックが発生する。すなわち
、ＤＲ＝ＢＲである場合、シリアル・ボー・データは変
化しておらず、このことは、データＤＴが０である時に
ビット・セル境界の中間でのみ生じる。これによりラッ
チＬ３が０に設定され、その再同期が行われる。ＤＲ＝
バーＢＲは、シリアル・データが変化したことを示して
おり、これは、全てのビット・セルの最初に生じるか、
又は、データＤＴが１である時に常にビット・セルの中
間で生じる。復号データ・クロックを使用して復号デー
タがラッチされ、それにより、汎用同期・非同期送受信
装置内の下流側論理部に適当なデータが与えられる。
【００３１】図５は、マンチェスター・シリアル・デー
タのためのタイミング・チャートを示している。回路は
、伝達データ・ビットに変化が生じる都度、それ自身を
ビット・セル境界に同期させる。図１の回路は以下のよ
うに作動する。
タのためのタイミング・チャートを示している。回路は
、伝達データ・ビットに変化が生じる都度、それ自身を
ビット・セル境界に同期させる。図１の回路は以下のよ
うに作動する。
【００３２】１．シリアル・データはラッチＬ１で同期
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われ、それにより生じたデータは
信号ＤＲと呼ばれる。
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われ、それにより生じたデータは
信号ＤＲと呼ばれる。
【００３３】２．信号ＤＲがラッチＬ２でラッチされて
信号ＤＲが１クロック・サイクルだけ遅延させられる。 それにより生じたデータは信号ＢＲと呼ばれる。すなわ
ち、信号ＢＲ（次）は信号ＤＲである。
信号ＤＲが１クロック・サイクルだけ遅延させられる。 それにより生じたデータは信号ＢＲと呼ばれる。すなわ
ち、信号ＢＲ（次）は信号ＤＲである。
【００３４】３．信号ＤＲは信号ＢＲと排他的オアされ
る。これにより生じた導体２４上の信号はブロックＡＯ
Ｒ１において信号（バーＡＲ）とアンドされ、ラッチＬ
３に対する信号ＡＲ（次）入力を発生させる。ブロック
ＡＯＲ１の第３入力は、この場合には０であるので、こ
の機能に影響を及ぼさない。
る。これにより生じた導体２４上の信号はブロックＡＯ
Ｒ１において信号（バーＡＲ）とアンドされ、ラッチＬ
３に対する信号ＡＲ（次）入力を発生させる。ブロック
ＡＯＲ１の第３入力は、この場合には０であるので、こ
の機能に影響を及ぼさない。
【００３５】４．回路ＡＯＲ２の第２入力が１で第４入
力が０であるので、信号ＤＲはＸＯＲ２を通して送られ
て復号データ信号が発生させられる。
力が０であるので、信号ＤＲはＸＯＲ２を通して送られ
て復号データ信号が発生させられる。
【００３６】５．ラッチＬ３はＤＰＬＬクロックでクロ
ックされる。その出力信号ＡＲはＤＰＬＬクロックとア
ンドされ、復号データ・クロックが発生する。すなわち
、ＤＲ＝ＢＲである場合、シリアル・ボー・データは変
化しておらず、このことは、データＤＴが値を変化させ
た時にビット・セル境界の最初でのみ生じる。これによ
りＡＲラッチが０に設定され、その再同期が行われる。 ＤＲ＝バーＢＲは、シリアル・データが変化したことを
示しており、これは、全てのビット・セルの中間で生じ
るか、又は、データＤＴが値を変化させない時に常にビ
ット・セルの最初で生じる。復号データ・クロックを使
用して復号データがラッチされ、それにより、汎用同期
・非同期送受信装置内の下流側論理部に適当なデータが
与えられる。
ックされる。その出力信号ＡＲはＤＰＬＬクロックとア
ンドされ、復号データ・クロックが発生する。すなわち
、ＤＲ＝ＢＲである場合、シリアル・ボー・データは変
化しておらず、このことは、データＤＴが値を変化させ
た時にビット・セル境界の最初でのみ生じる。これによ
りＡＲラッチが０に設定され、その再同期が行われる。 ＤＲ＝バーＢＲは、シリアル・データが変化したことを
示しており、これは、全てのビット・セルの中間で生じ
るか、又は、データＤＴが値を変化させない時に常にビ
ット・セルの最初で生じる。復号データ・クロックを使
用して復号データがラッチされ、それにより、汎用同期
・非同期送受信装置内の下流側論理部に適当なデータが
与えられる。
【００３７】ＮＲＺシリアル・データについては、図１
の回路は以下のように作動する。
の回路は以下のように作動する。
【００３８】１．シリアル・データはラッチＬ１で同期
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われ、それにより生じたデータは
信号ＤＲと呼ばれる。
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われ、それにより生じたデータは
信号ＤＲと呼ばれる。
【００３９】２．ブロックＡＯＲ１の第３入力を通過し
た１がラッチＬ３を通して送られて、アンド・ゲートが
連続的に可能化され、それにより、ＤＰＬＬクロックと
復号データ・クロックが等しくなり、このことは、ＮＲ
Ｚシリアル・データについてはボー及びビット率が等し
いので、必要である。３．ブロックＡＯＲ２への第２入
力が０で、第４入力が１であるので、信号ＤＲはブロッ
クＡＯＲ２を通して送られて、復号データ信号が発生さ
せられる。
た１がラッチＬ３を通して送られて、アンド・ゲートが
連続的に可能化され、それにより、ＤＰＬＬクロックと
復号データ・クロックが等しくなり、このことは、ＮＲ
Ｚシリアル・データについてはボー及びビット率が等し
いので、必要である。３．ブロックＡＯＲ２への第２入
力が０で、第４入力が１であるので、信号ＤＲはブロッ
クＡＯＲ２を通して送られて、復号データ信号が発生さ
せられる。
【００４０】ＮＲＺＩシリアル・データについては、図
１の回路は以下のように作動する。
１の回路は以下のように作動する。
【００４１】１．シリアル・データはラッチＬ１で同期
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われ、それにより生じたデータは
信号ＤＲと呼ばれる。
させられる。これは、シリアル・データをＤＰＬＬクロ
ックに揃えるために行われ、それにより生じたデータは
信号ＤＲと呼ばれる。
【００４２】２．ブロックＡＯＲ１の第３入力を通過し
た１がラッチＬ３を通して送られて、アンド・ゲートが
連続的に可能化され、それにより、ＤＰＬＬクロックと
復号データ・クロックが等しくなり、このことは、ＮＲ
ＺＩシリアル・データについてはボー及びビット率が等
しいので、必要である。３．信号ＤＲはブロックＸＯＲ
１４において信号ＢＲと排他的論理和され、ＸＮＯＲ１
８への第２入力が０であるからＸＮＯＲ１８で反転され
、またブロックＡＯＲ２への第２入力が０で、第４入力
が０であるので、ブロックＡＯＲ２を通して送られて、
復号データ信号が発生させられる。
た１がラッチＬ３を通して送られて、アンド・ゲートが
連続的に可能化され、それにより、ＤＰＬＬクロックと
復号データ・クロックが等しくなり、このことは、ＮＲ
ＺＩシリアル・データについてはボー及びビット率が等
しいので、必要である。３．信号ＤＲはブロックＸＯＲ
１４において信号ＢＲと排他的論理和され、ＸＮＯＲ１
８への第２入力が０であるからＸＮＯＲ１８で反転され
、またブロックＡＯＲ２への第２入力が０で、第４入力
が０であるので、ブロックＡＯＲ２を通して送られて、
復号データ信号が発生させられる。
【００４３】図６は図１のコード・フォーマット制御装
置のためのより詳細な回路図である。この回路の機能は
、出力を生じさせて、その出力を、受信データのコード
化フォーマットに応じて論理「０」又は「１」にするこ
とにある。
置のためのより詳細な回路図である。この回路の機能は
、出力を生じさせて、その出力を、受信データのコード
化フォーマットに応じて論理「０」又は「１」にするこ
とにある。
【００４４】図６は、コード・フォーマット制御装置の
ための論理回路図である。データ・フォーマットはレジ
スター又は揃え機能を実行できるチップへの主入力部か
ら与えられるビットＢ０、Ｂ１、Ｂ２の復号を行う。例
えば、表１は各データ・フォーマットについてのビット
の論理状態を定めた真理表である。すなわち、ＮＲＺフ
ォーマットの場合、ビットＢ０、Ｂ１、Ｂ２の全てが０
であり、その他の場合も表の通りである。
ための論理回路図である。データ・フォーマットはレジ
スター又は揃え機能を実行できるチップへの主入力部か
ら与えられるビットＢ０、Ｂ１、Ｂ２の復号を行う。例
えば、表１は各データ・フォーマットについてのビット
の論理状態を定めた真理表である。すなわち、ＮＲＺフ
ォーマットの場合、ビットＢ０、Ｂ１、Ｂ２の全てが０
であり、その他の場合も表の通りである。
【００４５】回路図からの状態信号は、大部分の場合、
この機能を実行するチップへの主入力部又はレジスター
からの３ビットＢ０、Ｂ１、Ｂ２の復号信号となる。こ
の復号が行われる方法の一例が図６に示されている。
この機能を実行するチップへの主入力部又はレジスター
からの３ビットＢ０、Ｂ１、Ｂ２の復号信号となる。こ
の復号が行われる方法の一例が図６に示されている。
【００４６】
コード
Ｂ０ Ｂ１ Ｂ２──
─
───────────
ＮＺＲ
０ ０
０ＮＺＲ１
０ ０
１ＦＭ０
０ １
０ＦＭ１
０ １
１マンチェスター
１ ０
０ディファレンシャル・マンチェスター １
０ １
Ｂ０ Ｂ１ Ｂ２──
─
───────────
ＮＺＲ
０ ０
０ＮＺＲ１
０ ０
１ＦＭ０
０ １
０ＦＭ１
０ １
１マンチェスター
１ ０
０ディファレンシャル・マンチェスター １
０ １
【００４７】ビットＢ０、Ｂ
１、Ｂ２がレジスターからきたものである場合、それら
は、あらゆるシリアル・データの変換前に与えられなけ
ればならない。
１、Ｂ２がレジスターからきたものである場合、それら
は、あらゆるシリアル・データの変換前に与えられなけ
ればならない。
【００４８】上述の自己訂正シリアル・ボー・ビット揃
え回路はＲＡＳを改善し、エラー回復時間を短くし、負
担の非常に大きいマイクロコードを不要にし、チップの
実際の製造価格に関してコストを大幅に低下させる。
え回路はＲＡＳを改善し、エラー回復時間を短くし、負
担の非常に大きいマイクロコードを不要にし、チップの
実際の製造価格に関してコストを大幅に低下させる。
【００４９】回路の動作は連続的である。従って、修正
は常に行われる。修正シーケンスは受信データの捕獲を
遅らせない。
は常に行われる。修正シーケンスは受信データの捕獲を
遅らせない。
【００５０】この回路を採用することにより、受信バッ
ファや、受信ステーションのオーバーラン、及び、その
ために、終了句切り文字の認識不良による後続のフレー
ムの損失を防止できる。
ファや、受信ステーションのオーバーラン、及び、その
ために、終了句切り文字の認識不良による後続のフレー
ムの損失を防止できる。
【００５１】回路は、ステーションがアイドル状態で始
動することを必要としない。
動することを必要としない。
【００５２】以上に本発明を図示の実施例に関連させて
説明したが、無論、本発明の概念及び範囲から逸脱する
ことなく、その形態や詳細技術については様々な変更が
可能である。
説明したが、無論、本発明の概念及び範囲から逸脱する
ことなく、その形態や詳細技術については様々な変更が
可能である。
【発明の効果】本発明によれば、効率の高い汎用同期・
非同期送受信装置を実現でき、特に、効果的にシリアル
・データ流を同期させることができる。
非同期送受信装置を実現でき、特に、効果的にシリアル
・データ流を同期させることができる。
【図１】本発明の教示による同期装置の回路略図である
。
。
【図２】ディファレンシャル・マンチェスター・シリア
ル・データの受信を示すタイミング線図である。
ル・データの受信を示すタイミング線図である。
【図３】ＦＭ０シリアル・データの受信を示すタイミン
グ線図である。
グ線図である。
【図４】ＦＭ１シリアル・データの受信を示すタイミン
グ線図である。
グ線図である。
【図５】マンチェスタ−・シリアル・データの受信を示
すタイミング線図である。
すタイミング線図である。
【図６】コード・フォーマット制御装置の詳細を示す図
である。１０ クロック発生装置 １２ クロック・ライン １４ 排他的ＯＲ回路 １６ コード・フォーマット制御装置１８ 排他的
ＮＯＲ回路 Ｌ１，Ｌ２，Ｌ３，Ｌ４ ラッチ
である。１０ クロック発生装置 １２ クロック・ライン １４ 排他的ＯＲ回路 １６ コード・フォーマット制御装置１８ 排他的
ＮＯＲ回路 Ｌ１，Ｌ２，Ｌ３，Ｌ４ ラッチ
Claims (9)
- 【請求項１】データ・レコードがシリアル・データ流と
して送信装置から通信媒体を介して受信装置へ伝達され
、該受信装置が、汎用非同期・同期型送受信装置（ＵＳ
ＡＲＴ）ユニットを含んでおり、該ユニットが上記シリ
アル・データ流を受け取ってそれをパラレル・データ流
に変更し、該データを上記受信装置のサブシステムに送
るようになっており、上記受信装置を受信データ流のビ
ット・セル境界に同期させるために上記汎用同期・非同
期送受信装置に回路装置が配置されているシリアル・デ
ータ通信装置において、所定周波数でクロック・パルス
を発生させる第１回路手段と、クロック・パルスに応答
して上記クロック・パルスをシリアル・データ記録に揃
えて、パルスＤＲ及びこのパルスＤＲが遅延されて発生
されるパルスＢＲを出力する第２回路手段と、上記パル
スＤＲとＢＲを相関させて制御信号を出力する第３回路
手段と、入力信号端子と、第１回路手段に接続するクロ
ック端子と、正及び負の出力部とを有する同期ラッチ手
段と、上記信号端子に接続する出力部と、第３回路手段
に接続する第１入力部と、同期ラッチ手段の負出力部に
接続する第２入力部とを備えた第４回路手段とを備えた
ことを特徴とする、シリアル・データ通信装置。 - 【請求項２】同期ラッチ手段の正出力部で発生した信号
をクロック・パルスでゲート処理して復号クロック信号
を発生させるための第５回路手段を含む請求項１記載の
回路装置。 - 【請求項３】第５回路手段がアンド・ゲートを含んでい
る請求項２記載の回路装置。 - 【請求項４】復号クロック信号が上記クロック・パルス
の周波数の１／２である請求項３記載の回路装置。 - 【請求項５】受信シリアル・データ流のコード化にその
状態が依存する状態信号を発生させるための論理回路手
段と、第３回路手段に接続されて、状態信号に応答して
復号データ信号を発生させるための第６回路手段とを含
む請求項２記載の回路装置。 - 【請求項６】復号データ信号と復号クロック信号とに応
答してラッチ・データ信号を出力するデータ・ラッチ手
段を更に含む請求項５記載の回路装置。 - 【請求項７】第２回路手段と遅延手段とがラッチを含ん
でいる請求項１記載の回路装置。 - 【請求項８】第３回路手段が論理オア回路を含んでいる
請求項１記載の回路装置。 - 【請求項９】データ記録がシリアル・データ流として送
信装置から通信媒体を介して受信装置へ送られ、該受信
装置がシリアル通信制御装置（ＳＣＣ）を含んでおり、
該制御装置が、上記シリアル・データ流を受け取ってそ
れを処理し、上記データを上記受信装置のサブシステム
へ送るようにしたシリアル・データ通信装置において、
回路装置が、上記受信装置をシリアル・データ流のビッ
ト・セル境界に迅速かつ連続的に同期させるラッチ手段
と、ビット流をモニターして、選択したビット・パター
ンが所定数のビットにわたって、又は、選択したビット
時間内において、変化しない場合にのみ、ラッチ手段を
論理的ゼロ状態にリセットする制御信号を発生させる回
路手段とを備えたことを特徴とする、シリアル・データ
通信装置
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US491918 | 1990-03-12 | ||
| US07/491,918 US5058140A (en) | 1990-03-12 | 1990-03-12 | Self-correcting serial baud/bit alignment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04220830A true JPH04220830A (ja) | 1992-08-11 |
| JP2559912B2 JP2559912B2 (ja) | 1996-12-04 |
Family
ID=23954210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042192A Expired - Lifetime JP2559912B2 (ja) | 1990-03-12 | 1991-02-15 | シリアル・データ通信装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5058140A (ja) |
| EP (1) | EP0447344A3 (ja) |
| JP (1) | JP2559912B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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