SU974590A1 - Триггерное устройство с устранением сбоев - Google Patents

Триггерное устройство с устранением сбоев Download PDF

Info

Publication number
SU974590A1
SU974590A1 SU813267905A SU3267905A SU974590A1 SU 974590 A1 SU974590 A1 SU 974590A1 SU 813267905 A SU813267905 A SU 813267905A SU 3267905 A SU3267905 A SU 3267905A SU 974590 A1 SU974590 A1 SU 974590A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
trigger
inputs
elements
output
Prior art date
Application number
SU813267905A
Other languages
English (en)
Inventor
Игорь Борисович Шубинский
Анатолий Степанович Цивинский
Евгений Александрович Ванин
Андрей Альбертович Пронюшкин
Original Assignee
Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны filed Critical Пушкинское Высшее Ордена Красной Звезды Училище Радиоэлектроники Противовоздушной Обороны
Priority to SU813267905A priority Critical patent/SU974590A1/ru
Application granted granted Critical
Publication of SU974590A1 publication Critical patent/SU974590A1/ru

Links

Landscapes

  • Electronic Switches (AREA)

Description

(Б ) ТРИГГЕРНОЕ УСТРОЙСТВО С УСТРАНЕНИЕМ СБОЕВ

Claims (2)

  1. Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  использовани  в дискретных устройствах. Известно триггерное устройство с устранением сбоев, содержащее триггер выходы которого через последовательно соединенные управл ющие элементы И, другие входы которых подключены к счетному входу, и элементы ИЛИ-НЕ, другие входы которых подключены к соответствующему установочному входу, соединены с первыми входами установоч ных элементов И, выходы которых через элементы задержки и элементы ИЛИ, другие входы которых подключены к счетному входу и соответствующему установочному, соединены со своими вторыми выходами 1 J. Недостатком известного устройства  вл етс  низка  надежность, зак/ючао (Ца с  в возможности возникновени  генерации наличи  сигнала на счетном входе, и возможности считывани  н записи ложной информации во врем  переключени  триггера по истинной информации . Наиболее близким к предлагаемому  вл етс  триггерное устройство с устранением сбоев, содержащее триггер, выходы которого через последовательно соединенные управл ющие элементы И, другие входы которых подключены к счетному входу, и элементы ИЛИ-НЕ другие входы которых подключены к соответствующим установочному входу, соединены с первыми входами устёиовочных элементов И, выходы которых через элементы задержки и элементы ИЛИ, другие входы которых подключены к счетному входу и соответствующему установочному входу, соединены со своими вторыми входами, входы триггера соединены с выходами соответствую щих элементов задержки 2j. . Недостатками известного устройст ва  вл ютс  низка  надежность, за ключающа с  в возможности считывани  3 . и записи ложной информации во врем  переключени  триггера по истинной ий-,формации , примем момент завершени  переключени  триггера не фиксируетс , наличии линийзадержки - элементов 5 с большим разбросом параметров и низким уррв ем интеграции и в значительных аппаратурных затратах, а также низкое быстродействие вследствие то го, что-сигнал на вход триггера по-/ to ступает через последовательно соединенные логические элементы ИЛИ, И и линию задержки. Цел изобретени  - повьаиение надежности триггера путем устранени  15 возможности считывани  и запис.и ложной информации во врем  переключени  триггера по истинной инфо(эмаиии,исключа  линии задержки, снижени  йппаратурных затрат и повышение быс родейто стви  устройства путем подачи входного сигнала на установочный вход триггера непосредственно через один элемент ИЛИ, Поставленна  цель достигаетс  тем,25 что в триггерное устройство с устранениемсбоев , содержащее триггер, первый и второй логические элементы ИЛИ, первые входы которых соединены со счетными входами устройства, вто- зо рые входы соединены соотеетственно с первымгй вторым устаноеЬьжыми вхойами триггерногоустройстйа, выходы первого и второго логических.элементов ИЛИ соединены с первыми входами . первого и второго элементов И, введёны первый и вторгой логические элементы И-НЁ; первые входы которых соединены с пр мым и инверсным выходами три гера , вторые входы соединёмм с выходами логических элементов ИЛИ и соотаётственмо с первым и вторым входами триггера, выходы логических э 1еменtOB И-НЕ соединены с вторыми входами логических элементов И. На чертеже приведена схема тригfepHorO устройства с устранением сбоев Устройство содержит триггер 1, элементы И-НЕ 2 и 3 элементы ИЛИ 4 и. 5 элементы И 6 и 7 счетный вход 8, .первый и второй установочмвй exoj 9 и 10. Устройство работает следующим обра1эом . В исходном состойнии с выхода триг- гера 1 на один вход элемента И-1Ш 2 поступает высокий уровень. Сле ова , тельно; с другого выхода rpwrepa 1 , 4 на один вход элемента И-НЕ 3 поступает низкий уровень. На первых и вторых входах элементов ИЛИ k и отсутствуют входные сигналы. Следовательно , на установочные входы триггера, на первые входы элементов и 5 подаетс  низкий уровень. При поступлении входного сигнала на счетный вход 8 на первых входах элементов ИЛИ k и 5 пб вл етс  высокий уровень. При этом на выходе элемента И-НЕ 2 по вл етс  низкий уровень, а на выходе элемента И-НЕ 3 и на первом входе элемента И 7 - высокий уровень. На второй вход элемента И 7 с выхода элемента ИЛИ 5 поступает высокий уровень , образуетс  ра Л1иритель входного сигнала по длительности. Высокий уровень с выхода .элемента ИЛИ 5 поступает на вход триггера 1 и на второй вход элемента И-НЕ 3. Как только происходит полное переключение триггера 1, на первый вход элемента И-НЕ 3 с выхода триггера 1 поступает высокий уровень. Вследствие совпадени  высоких уровней на обоих входах элемента И-НЕ 3 на выходе этого элемента образуетс  низкий уровень и прекращаетс  расширение входного сигнала. После полного перв«т)1ени  триггера 1 на первый вход элемента И-НЕ 2 с выхода триггера 1 поступает низкий уровень. На выходе это(-о элемента и на втором входе элемента И 9 вновь образуетс  вьюокий уровень, который не. состо ни  триггера 1, пЬелогИтК на выход элемента ИЛИ , а следовательно, на вход . гера 1 и на первый вход элемента И 6 постуггает низкий уровень. При поступланий входнсгго сигнала на устэновочный вход 9 на втором fexofte элемента ИЛИ Л по вл етс  высокий уровень. При этом на выход элемента ИЛИ 4, на Вход триггера 1 и на первый вход элемента И 6 поступает высокий уровень. Поскольку на обоих входах элемента И 6 присутствуют высокие уровни, образуетс  расширитель входного сигналапо длительности. Как только происходит полное переключение триггера.1, на первый вход элемента И-НЕ 2 с выхода триггера t поступает высокий уровень., Вследствие совпадени  вь«срких уровней на обоих входах элемента ИгНЕ 2 на выходе этого элемента образуетс  низкийуровень и прекращаетс  расширение входного сигнала. При этом с другого выхода триггера 1 на первый вход элемента И-НЕ 3 поступае низкий уровень. На выходе этого элемента вновь образуетс  высокий уровень , который не измен ет состо ни  триггера. Предположим, что в течение времени переключени  триггера по сигналу на одном установочном входе поступае высокий уровень, вызванный; импульсной помехой, на другой установочный вход устройства. В результате образуетс  высокий уровень на выходе соответствующего элемента ИЛИ и на обо их входах соответствующего элемента И-НЕ. Следовательно, на выходе данно го элемента И-НЕ и на втором входе соответствующего anewewtа И образует низкий уровень, и расширени  длитель ности помехи не прюисходит. Помеха не вли ет на результат перекшчени  триггера по сигналу. Аналогичное ) вление имеет место и в случае возник новени  помехи по ц1Ни питани , котора , напрмгмер вызывает высоксгй уро вень .на вЁлкоде ф-пемента И-НЕ при условии наличи  высокого уров-н  на первом входе этого э емё нтй. В результате этого, поступает высокий уровень на второй вход соответствую|дего элемента И, однако на перамй вход данного элемента с выхода соответствующего элемента ИЛИ продолжает поступать низкий и расширени  длительности помехи не происходит . Таким образом, в данном устройстве исключена возможность считывани  и записи ложной информации, а также требуё тс  на kOn меньше аппаратурных затрат. Кроме того, повышение быстродействи  6 предлагаемом устройстве дости гаётс  за счет того, что обе цепи прохождени  входных сигналов на установочные входы триггера содержат только по одному элементу ИЛИ тогда как в известном устройстве эти цепи содержат по три элемента, включа  линию задержки, относительно сигна- лов на установочных входах устройства и по четыре элеу(ента, включа  линию задержки, относителЬ;Но сигнала на счетжж входе устройства. Формула изобретени  Трргггерное устройство с устрвн ни«м сбоев, содержащее триггер, пер-вый и второй логические элементы ИЛИ, первые входы которых соединен со счетными входами.устройства, вторые входы соединены соответственно с j первмм-и вторым установочными входами триггерного устройства, выходы первого и второго логических элементов ИЛИ соединены с nepewiH входами первого и второго эле ентчзв И, о т л и ч а ю щ е е с   тем, что, с цепью повышени  на/;{ежжх:ти и быстродействи , в не го введены первый и второй логические элементы Н-НЕ, первые которых соединены с пр мым и инверсным выходами триггера, вторые входы соединены с выходами логических элементов ИШ и г соответственно с первым и вторым вхо дами тригТера, выходы логических элементов И-НЕ соединены с вторыми вхо дами логических элементов И. Ласточники информации, прин тые во ёнймание при экспер1-изе 1.Авторское свидетельство СССР ff 476686, кв. И 03 К 21/3. 1973. ,
  2. 2.Авторское свидетельство СССР If 645281, кл. Н 03 К 21/3, 1977 (прототип).
    S 8 IS
SU813267905A 1981-04-01 1981-04-01 Триггерное устройство с устранением сбоев SU974590A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813267905A SU974590A1 (ru) 1981-04-01 1981-04-01 Триггерное устройство с устранением сбоев

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813267905A SU974590A1 (ru) 1981-04-01 1981-04-01 Триггерное устройство с устранением сбоев

Publications (1)

Publication Number Publication Date
SU974590A1 true SU974590A1 (ru) 1982-11-15

Family

ID=20950483

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813267905A SU974590A1 (ru) 1981-04-01 1981-04-01 Триггерное устройство с устранением сбоев

Country Status (1)

Country Link
SU (1) SU974590A1 (ru)

Similar Documents

Publication Publication Date Title
US5469473A (en) Transceiver circuit with transition detection
US4148099A (en) Memory device having a minimum number of pins
KR19990086391A (ko) 동기식 메모리장치
EP0744749B1 (en) Data input circuit of semiconductor storage device
US5198708A (en) Transition detection circuit
US5198709A (en) Address transition detector circuit
SU974590A1 (ru) Триггерное устройство с устранением сбоев
EP0105757B1 (en) Asynchronous semiconductor memory device
US6226222B1 (en) Synchronous semiconductor memory device having a function for controlling sense amplifiers
US6016284A (en) Address transition detector for memory device
US5579271A (en) Automatic test circuit for a semiconductor memory device capable of generating internal ras and cas signals, and row and column address signals
US6178137B1 (en) Clock-synchronizing semiconductor memory device
SU1711202A1 (ru) Устройство дл считывани информации с перфоленты
SU1259272A1 (ru) Устройство дл сбора информации от дискретных датчиков
SU1449983A1 (ru) Устройство дл ввода информации
SU1228247A1 (ru) Устройство дл задержки сигнала
SU1418699A1 (ru) Устройство дл поиска информации на перфоленте
SU1332324A1 (ru) Устройство дл сопр жени вычислительной машины с каналом св зи
SU1187253A1 (ru) Устройство для временной привязки импульсов
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit
SU1765846A1 (ru) Формирователь тактирующих сигналов дл доменного запоминающего устройства
SU1387042A1 (ru) Буферное запоминающее устройство
SU559415A2 (ru) Устройство дл защиты от импульсных помех
SU580649A1 (ru) Устройство приема цифровой информации
SU595763A1 (ru) Устройство дл приема информации