SU953639A1 - Мажоритарно-резервированный интерфейс пам ти - Google Patents

Description

:5) МАЖОРИТАРНО-РЕЗЕРВИРОВАННЫЙ ИНТЕРФЕЙС ПАМЯТИ

1

Изобретение относитс  к вычис-: лительной технике и может найти применение при построении высоконадежных резервированных запоминающих устройств вычислительных машин.

Известны интерфейсы оперативного запоминающего устройства, содержащие магистрали (набор коллективных шин), к которым подключены ведущие и исполнительные устройства и+нтерфейса 1,

Известны такжеустройства сопр жени  ЦВМ и пам ти, содержащие адресные и информационные шины св зи ЦВМ и пам ти, а также управл ющие шины сигналов начала и конца обмена 2.

Недостатками данных интерфейсов пам ти  вл ютс , во-первых, низка  надежность, не позвол юща  системе нормально функционировать при наличии отказов и, во-вторых, отсутствие средств оперативного обнаружени  неисправности пам ти и автоматическоГО восстановлени  отказавшего оборудовани , за исключением устройств сопр жени  во втором примере, в котором обеспечиваетс - возможность оперативного определени  отказа хот  и незначительной, но важной части оборудовани  (блока местного управлени  пам ти), вли ющего на выдачу информации из пам ти по всем разр дам. Однако и в этом случае значительна  часть оборудовани  пам ти не охватываетс  контролем. При этом следует заметить, что введение контрол  на четность потребовало больших аппаратных затрат (схема свертки, дополнительный разр д пам ти по всему массиву пам ти и схема анализа четности ), чем затраты оборудовани  на межканальное сравнение.

Наиболее близкой по технической сущности  вл етс  систе;ма обработки данных с резервными блоками, содержаща  резервированные блоки пам ти, резервированные блоки обработки данных , соединенные между собой через мажоритарные элементы, между входами своего и соседнего каналов которы включены схемы сравнени  З. Недостатками данного устройства  вл ютс  не достаточно высока  надеж ность, так как не обеспечиваетс  пра вильное функционирование системы при отказах в двух и некоторых отказах в трех каналах пам ти и отсутствие информации о том, в какой части, оборудовани  пам ти произошел отказ, при этом сигнал об отказе пам ти поступает в блоки обработки данных только двух из трех каналов, что недостаточно . Общим недостатком известных устройств  вл етс  то, что они требуют больших затрат оборудовани  на выпол нение функции управлени - мажоритарны ми органами, функции фиксации отказо и функции блокировки контрол . Целью изобретени   вл етс  повыше ние надежности, контролепригодности и упрощени  устройства. Поставленна  цель достигаетс  тем что мажоритарно-резервированный интерфейс пам ти, содержащий в каждом канале мажоритарные блоки адреса, уп равлени , входной информации пам ти, выходной информации пам ти и блок сравнени , входы которых соединены между собой соответственно через меж канальные св зи, причем входы блока сравнени  соединены с входами мажоритарного блока выходной информации пам ти данного и последующего каналов , выходы мажоритарных блоков управлени , адреса, входной и выходной информации пам ти соединены с соответствующими выходами каналов, а входы мажоритарных блоков управлени  адреса и входной информации пам ти своего канала соединены соответственно с управл ющим, адресным и пер вым информационным входами канала, содержит в каждом канале блок элементов ИЛИ, индикатор брака, коммутатор пам ти, дешифратор-шифратор, блок реконфигурации и блок признака канала, входы которого соединены с управл ющими выходами блока реконфигурации , адресный вход которого соединен с выходом мажоритарного блока адреса, адресным входом индикатора брака и с адресным входом дешифратора-шифратора , выходы которого соединены с управл ющими входами коммутатора пам ти, информационные вхрды которого соединены с вторым, третьим и четвертым информационными входами канала. Дополнительный вход дешифратора-шифратора соединен с первым выходом блока признака канала, второй выход которого соединен с дополнительным информационным входом коммутатора пам ти, выход которого соединен с входом мажоритарного блока выходной информации пам ти своего канала и с соответствующим входом блока сравнени , выход которого соединен с входом блока элементов ИЛИ, выход которого соединен с входом результата сравнени  индикатора брака своего канала и с соответствующими входами индикаторов брака соседних каналов, при этом, первый, второй и третий входы результата сравнени  индикатора брака каждого канала соединены с выходами блоков элементов ИЛИ соответственно первого, второго и третьего каналов. Первый и второй входы конца обмена каждого канала соединены с входами конца обмена индикатора брака данного канала и с соответствующими входами конца обмена индикаторов брака соседних каналов, причем первый и второй входы конца обмена индикаторов брака каждого канала соединены с первым и вторым входами конца обмена первого канала, третий и четвертый входы конца обмена индикатора брака каждого канала соединены с первым и вторым входами конца обмена второго канала, п тый и шестой входы конца обмена индикатора брака каждого канала соединены с первым и вторым входами конца обмена третьего канала,-блокирующие выходы блока реконфигурации соединены с блокирующими входами индикатора брака, кодовый выход.и выход прерывани  которого соединены соответственно с кодовым выходом и выходом прерывани  канала, при этом индикатор брака содержит регистр неисправности пам ти, элемент ИЛИ и шесть элементов И, первые входы которых соединены между собой и с четвертым блокирующим входом индикатора брака, первый блокирующий вход которого соединен с вторыми входами первого и четвёртого элементов И, вторые входы второго и п того элементов И соединены с вторым блокирующим входом индикатора брака, третий блокирующий вход которого соединен с вторыми входами третьего и шестого элементов И, третий и четвертый входы первого элемента И соединены с первым и вторым входами конца обмена индикатора брака, третий и четвертый входы конца обмена которого соединены с третьим и четвертым входом второго элемента И, третий и четвертый входы третьего элемента И соединены с п тым и шестым входами конца обмен индикатора брака, первый вход резуль тата сравнени  которого соединен с третьими входами четвертого и шестого элементов И, причем четвертый вхо четвертого и третьий вход п того эле ментов И соединены с вторым входом результата сравнени  индикатора брака , третий вход результата сравнени  которого соединен с четвертыми входа ми п того и шестого элементов W, выходы элементов И соединены с входами первой и третьей зон регистра неисправности пам ти, вход второй зоны которого соединен с адресным входом индикатора брака, выход прерывани  которого соединен с выходом элемента ИЛИ, входы которого соединены с выходами первой и третьей зон регист ,ра неисправности пам ти, кодовый выход индикатора брака соединен с выходом регистра неисправности пам ти, синхронизирующий вход которого соединен с шиной строба. Блок реконфигурации содержит регистр состо ни , коммутаторы, мажоритарный элемент, элемент НЕ и три элемента И, выходы которых соединены с управл ющими выходами блока реконфигурации , адресный вход которого соединен с управл ющими входами коммутаторов , причем, выходы первых раз р дов всех зон регистра состо ни  |соединены с входами первого коммутатора , выходы ёторых разр дов всех :зон регистра состо ни  соединены с входами второго коммутатора, а выходы третьих разр дов всех зон регистра состо ни  соединены с входами третьего коммутатора, выходы комму таторов соединены с входами мажоритарного элемента и с первыми входами элементов И, вторые входы которых соединены между собой и с выходом эле мента НЕ, вход которого соединен с выходом мажоритарного элемента, выходы коммутаторов и мажоритарного элемента соединены с блокирующими выходами блока реконфигурации. Это позволило сохранить работоспособность вычислительных средств,, использующих предложенное устройство при одновременных отказах в двух каналах пам ти в стольких страницах пам ти сколько трехразр дных зон имеет регистр состо ни  в блоке реконфигурации . При этом перестройка на исправный канал при переходе от одной страницы пам ти к другой производитс  без снижени  быстродействи  работы устройства, с учетом того, что в разных страницахпам ти исправными могут оказатьс  разные каналы. Кроме того, сигнал об отказе какоголибо канала пам ти при обращении к любой зоне пам ти поступает в три канала, однозначно указыва  на канал (перва  и треть  зоны регистра неисправности пам ти) и на зону пам ти , при работе с которой получен брак (втора  зона регистра неисправности пам ти). При этом наличие сигналов о браке в первой и третьей зонах регистра неисправности пам ти указывает на отказ в устройстве управлени  пам ти; если на отказ указывает только треть  зона регистра неисправности пам ти то это значит, что устройство управлени  пам ти исправно . Если на отказ указывает только перва  зона регистра неисправности пам ти, то это указывает на обрыв св зи между пам тью и интерфейсом по входу конца обмена соответствующего канала интерфейса. На фиг. 1а, 1Ь дана блок-схема трёх каналов мажоритарне-резервированного интерфейса пам ти; на фиг. 2 - структурна  схема индикатора брака; на фиг. 3 - структурна  схема блока реконфигурации; на фиг. - структурна  схема блока признака канала дл  каждого канала; на фиг. 5 - структурна  схема дешифратора-шифратора; на фиг. 6 .- структурна  схема регистра нeиcпpaвнodти пам ти. Предлагаемый мажоритарно-резервированный интерфейс пам ти (фиг. 1аТЬ ) содержит три канала 1. Каждый канал 1 содержит коммутатор 2 пам ти , индикатор 3 брака, блок 4 реконфигурации , блок 5 признака канала, дешифратор-шифратор 6, блок 7 сравнени , блок элементов ИЛИ 8, мажо- ритарный блок 9 выходной информации пам ти, мажоритарный блок 10 входной информации пам ти, мажоритарный блок П адреса и мажоритарный блок 12 управлени , выход которого соединен с управл ющим выходом канала 1. Блок элементов ИЛИ 8 представл ет собой элемент ИЛИ, число входов которого равно разр дности информации . Названи  мажоритарный блок и блок сравнени  обозначают многоразр дные блоки, в каждом разр де которых задействован мажоритарный элемент и .элемент сравнени , соотретственно . Адресный вход канала 1 соединен г межканальным адресным выходом , о) и с входом мажоритарного блока 11 адреса, д|эугие входы кот рого соединены с межканальными адресными входами а и Оа ( 01 и Oi ; i)f а выход мажоритарного блок 11 адреса соединен с адресными входами индикатора 3 брака, блока k реконфигурации и дешифратора-шифратора бис адресным выходом канала 1. Пер вый и второй входы конца обмена соединены с первым и вторым (третьим и четвертым; п тым и шестым) входами конца обмена индикатора 3 брака и с межканальными выходами конца обмена Ь и Ь2 перва  цифра двухзначного индекса при Ъ обозначает номер выхода (входа), а втора  цифра индекса обозначает номер канала 1,  вл ющего с  источником сигнала (Ь иЬ22; иЪло) канала 1, межканальные входы конца обмена Ъ 2 22 Ь |з и Ъи nbji Ъ t bji ) и Ъ/22 ) которого соединены с трет им, четвертым, п тым и шестым (п тым шестым, первым и вторым; первым, вто рым, третьим и четвёртым) входами конца обмена индикатора 3 брака. При обозначени х используютс  межканаль- ные выходы и входы дл  первого канала 1, дл  второго и третьего каналов 1 обозначени  указываютс  в скобках. Входы конца обмена - это входы устройства , на которые из пам ти выдает с  сигнал об окончании цикла работы пам ти, т.е. о готовности информации Выход блока 7 сравнени  соединен с входом блока элементов ИЛИ 8, выход которого соединен с первым (вторым; третьим) входом результата сравнени  индикатора 3 брака и с межканальным . выходом 0(0 Cj) результата сравнени  канала 1, межканальные входы C,jC(C и С;,; С и С2) результата сравнени  которого соединены со вторым и третьим (третьим и первым; первым и вторым) входами результата сравнени  индикатора 3 брака, кодовой выход и выход прерывани  которого соединены соответственно с кодовым выходом и выходом прерывани  канала 1. Первый лнформационный вход канала 1 соединен с межканальным информационным выходом d ((3 2 3, первым входом мажоритарного блока 10 входной информации пам ти, другие входы которого соединены с межканальными информационными входами d-t исЗ,(/4. 1 1 1 - З и иd/2) канал 1, первый информационный выход которого соединен с выходом мажоритарного блока 9 вьг ходной информации пам ти, первый вход которого .соединен с первым входом блока 7 сравнени , с выходом коммутаTiopa 2 пам ти и с межканальным информационным выходом е ( Sjj 63 канала 1, межканальЯый-информационный входйзСе,,; е) которого соединен с вторым входом мажоритарного блока 9 выходной информации пам ти, третий вход которого соединен с вторым входом блока 7 сравнени  и с межканальным информационным входом 6( 63) канала 1. Управл ющий вход канала 1 соединен межканальнымвыходом (2 3 управлени  и с первым входом мажоритарного блока 12 управлени , другие входы которого соединены с межканальными входами 2 и{({ и , , { и f2) управлени . Первый, второй, третий и четвертый блокирующие выходы 13-16 блока t (фиг. 2) реконфигурации соединены с первым, вторым, третьим и четвертым блокирующими входами индикатора 3 брака. Первый , второй и третий управл ющие выходы 17-19 блока k реконфигурации соединёйы с первым, вторым и третьим входами блока 5 признака канала, первый выход 20 которого соединен с дополнит-ельным входом дешифратора-шифратора 6, выходы которого соединены с управл ющими входами коммутатора 2 пам ти. Второй выход 21 блока 5 признака канала соединен с дополнительным нформационным входом коммутатора 2 пам ти, первый, второй и третий информационные входы которого соединены с вторым, третьим и четвертым инфор-. мационными входами канала 1, второй информационный выход которого соединен с выходом мажоритарного блока 10 входной информации пам ти. Каналы 1 соедин ютс  таким образом межканальными св з ми, что одна и та же межка нальна  св зь указана одинаково, например , межканальный адресный выход а первого канала соединен с межканальными адресными входами а второго и третьего каналов 1, Буквенные обозначени  межканальных входов и выходов с одними и теми же индексами означают одни и те .же межканальные св зи, которые на чертеже не проложены, чтобы не затемн ть чертеж. Индикатор 3 брака (фиг. 2) содержит регистр 22 неисправности пам ти элемент ИЛИ 23 и шесть элементов И . Регистр 22 неисправности пам ти запоминает и выдает информацию о странице пам ти с неисправностью (втора  зона регистра 22) и об отказавших каналах в данной странице ,, причем перва  зона фиксирует отказы, привод щие к выдаче неверной информации по всем разр дам, а треть  зона фиксирует отказы от схем поразр дного сравнени . Элемент ЛИ 23 сигнализирует о наличии брака ,а элементы И 24-29 выдел ют канал в котором отказала пам ть. Выходы элементов И соединены с входами первой зоны регистра 22 неисправности пам ти, входы третьей зоны которого соединены с выходами элементов И 27-29. Адресный вход индикатора 3 брака соединен с входом второй зоны регистра 22 неисправности пам ти, синхронизирующий вход которого соединен с шиной 30 строба. Выходы всех трех зон регистра 22 неисправности пам ти соединены с кодовым выходом индикато ра 3 брака, выход прерывани  которого соединен с выходом элемента ИЛИ 23 входы которого соединены с выходами первой и третьей зон регистра 22 не .исправности пам ти. Первые входы эле ментов И 24-29 соединены с четвертым блокирующим входом индикатора 3 брака , первый блокирующий вход которого соединен со вторыми входами элемен- , тов И 24 и 27. Вторые входы элементов И 25 и 28 соединены с вторым бло кирующим входом индикатора 3 брака, третий блокирующий вход которого соединен с вторыми входами элементов И 2б и 29. Третий и четвертый входы элемента И 24 соединены с первым и вторым входами конца обмена индикато ра 3 брака, третий и четвертый входы конца обмена которого соединены с третьим и четвертым входами элемента И 25. Третий и четвертый входы элемента И 26 соединены с п тым и шестым входами обмена индикатора 3 брака , первый вход результата сравнени  которого соединен с третьими входами элементов И 27 и 29. Четвертый вход элемента И 27 соединен с третьим входом элемента И 28 и с вторым входом результата сравнени  индикатора 3 брака , третий вход результата сравнени  которого соединен с четвертыми входами элементов И 28 и 29. Блок 4 реконфигурации (фиг. 3) содержит регистр 31 состо ни , коммутаторы 32-34, мажоритарный элемент 35, элементы И 36-38 и элемент НЕ 39, выход которого соединен со вторыми входами элементов И 36-38, выходы которых соединены соответственно с первым , вторым и третьим управл щими выходами 17-19 блока 4 реконфигурации, Первый, второй и третий блокирующие выходы 13-15 которого соединены соответственно с выходами коммутаторов 32-34, с первыми входами элементов И 36-38 и с входами мажоритарного элемента 35, выход которого соединен с входом .элемента НЕ 39 и с четвертым блокирующим выходом 16 блока 4 реконфигурации, адресный вход которо-. го соединен с управл ющими входами коммутаторов 32-34. Регистр 31 состо ни  разбит на зоны по три разр да в каждой. Кажда  зона регистра 31 состо ни  приводитс  в соответствие группе адресов пам ти (назовем страницей пам ти). Выходы первых разр дов всех зон регистра 31 состо ни  соединены с входами первого коммутатора 32, который приводитс  в соответствие к работе от пам ти первого канала 1 интерфейса. Выходы вторых разр дов всех зон регистра 31 состо ни  соединены с входами второго коммутатора 33, который приводитс  -в соответствие к работе от пам ти второго канала 1 интерфейса. Выходы третьих разр дов всех зон регистра 31 состо ни  соединены с входами третьего коммутатора 34, который приработе от водитс  в соответствие к пам ти третьего канала 1 интерфейса, Соответствие регистра 31 состо ни  . адресуемомуполю пам ти показано в табл. 1.

Разр ды каждой зоны регистра

..I......L...

1-  зона

1-  страница 1-го канала

п-  зона

п-  страница 1-го канала

Блок k реконфигурации служит дл  запоминани  состо ни  об отказах в страницах пам ти, дл  блокировки запоминани  отказов существующих и уже известных, а также дл ) управлени  перестройкой пам ти на один канал, при необходимости.

Каждый блок 5 признака канала {фиг, k) содержит входные контакты tO- 2Jсоединенные соответственно с первыми, вторым и третьим входами блока 5 признака канала, выходные контакты 3 и f и элемент ИЛИ 5 выход которого соединен с первым выходом 20 блока 5 признака канала, второй выход 21 которого соединен с выходным контактом 3 и первым входом элемента ИЛИ j второй вход которого соединен с выходным контактом kk. Соединение входных контактов и выходных контактов «З и производитс  таким образом, что в первом канале 1 входной контакт О не задействован, входной контакт Ц} соединен с выходным контактом 3, входной контакт k2 соединен с выходным контактом . Во втором канале входной контакт 0 соединен с выходным контактом kk, входной контакт 1(1 не задействован,, а входной контакт А соединен с выходным контактом 43. В третьем канале 1 входной контакт соединен с выходным контактом 3, входной контакт 1 соединен с выходным контактом j, а входной контакт 2 не задействован.

Claims (3)

1. I

   страница1-  страница канала 3-го канала

   то

   (U

   о

   ,Ш

   о

   0)

   и

   а а 4

   страница

   п-  страница канала 3-го канала

   Дешифратор-шифратор 6 (фиг. 5) содержит дешифратор. 46 и шифратор ,. два выходакоторого соединены с выходами дешифратора-шифратора 6, адресный вход которого соединен с входом дешифратора «6, выходы которого соединены с входами шифратора 7, дополнительный вход которого соединен с дополнительным входом дешифраторашифратора 6. Дешифратор t6 распознает номер страницы пам ти, с которой происходит обмен, а шифратор Ц производит настройку соответствующим образом коммутатора 2 пам ти.

   Регистр 22 неисправности пам ти (фиг. 6) содержит п элементов И-ИЛИ 8, п элементов И-ИЛИ Ц и элементы НЕ 50 и 51 где п разр дность регистра 22 неисправности пам ти. Выходы элементов И-ИЛИ соединены с первыми своими входами и образуют выходы регистра 22 неисправности пам ти. Вторые входы элементов И-ИЛИ соединены между собой , с синхронизирующим входом регистра 22 неисправности пам ти и с входом элемента НЕ 50, выход которого соединен с четвертыми входами элементов И-ИЛИ ,, с вторыми входами элементов И-ИЛИ kЭf(Э и с входом элемента НЕ 51, выход которого соединен с четвертыми входами элементов И-ИЛИ 49 -А9пВыходы элементов И-ИЛИ соединены с первыми своими входами и третьими входами одноименных эле1 .3 -V ментов И-ИЛИ . Входы регистра 22 неисправнос.т-и пам ти соединен с третьими входами элементов . И-ИЛИ 49 -49„. Перед описанием работы устройства вцелом опишем принцип работы регист ра 22 неисправности пам ти (фиг.6). Запись информации в регистр 22 неисправности пам ти производитс  по заднему фронту строба, поступающего с шины 30 на синхронизирующий вход регистра 22 неисправности пам ти. При поступлении сигнала с шины 30 строба на вторые входы элементов И-ИЛИ ( (фиг. 6) на их выходах удерживаетс  предшествующее состо ние , так как наличие сигнала на вторых элементов И-ИЛИ замыкает обратную св зь с их первых ходов на выходы. На выходе элемента НЕ 50 сигнал пропадает и тем самым снимаетс  сигнал со вторых входов элементов И-ИЛИ 9;|- 9f,, что разрывает обратную св зь с первых входов элементов И-ИЛИ (1 на их выходы. На выходе элемента НЕ 51 по вл етс  сигнал , который поступает на четвертые входы элементов И-ИЛИ разреша  тем самым прохождению сигналов с входов регистра 22 неисправности пам ти на выходы соответствующих элементов И-ИЛИ По окончании сигнала на шине 30 строба по вл етс  сигнал на выходе элемента НЕ 50, а затем пропадает сигнал на выходе элемента НЕ 51. При этом на элементах И-ИЛИ Э, удерживаетс  состо ние их выходов на момент окончани  сигнала на шине 30 строба, а на выходе элементов И-ИЛИ , (выходы регистра 22 не исправности пам ти) подаетс  состо ние выходов элементов И-ИЛИ цТаким образом в регистре 22 неисправ ности пам ти запоминаетс  состо ние его выходов в момент наступлени  зад него фронта сигнала на шине 30 стробов . Следовательно,элементы пам ти регистра 22 неисправности пам ти переключаютс , аналогично JK-триггерам , по заднему фронту синхросигнала однако, не требует дл  правильного их срабатывани  по влени  истинного сигнала на их информационных входах до поступлени  синхросигнала, как по казано ниже. С другой строны, затраты логических элементов оборудовани  на реализацию элементов пам ти 39 регистра 22 неисправности пам ти меньше, чем на реализацию ЗК-тригге .ров. Временна  диаграмма работыЗК-триггера , где f - врем  переходных процессов в триггере: Синхронизирующий сигнал Входна  информаци  Временна  диаграмма работы триггеров , на.которых построен регистр 22 неисправности пам ти: Синхронизирующий сигнал Входна  информаци  Принцип работы предложенного устройствй заключаетс  в том, что оно, кроме передачи сигналов между пам тью и вычислительными блоками, обеспечивает фиксацию информации об отказах с выделением отказавших каналов и отказавших страниц пам ти в этих каналах. При этом отказы классифицируютс  на два типа и фиксируютс  в соответствующих зонах регистра 22 неисправности пам ти. В первую зону регистра 22 неисправности пам ти записываетс  информаци  об отказе оборудовани  пам ти, которое вли ет на выдачу информац ии по всем разр дам пам ти, а в третью зону регистра 22 неисправности пам ти записываетс  информаци  от схем поразр дного сравнени . Таким образом, наличие информации о браке в первой и третьей зонах регистра 22 неисправности пам ти говорит об отказе оборудова ЛГ ни  пам ти, вли ющего на выдачу информации по всем разр дам, наличие информации о браке только в третьей зоне регистра 22 неисправности пам ти гов.орит от отказе только в одномили в нескольких разр дах, а наличие информации о браке только в первой зоне регистра 22 неисправности пам ти говорит от отказе типа обрьш по входам конца обмена с пам тью. Кроме того, данный интерфейс пам ти позвол ет производить блокировку записи в регистр 22 неисправности 15 пам ти информации о браке уже известном и зафиксированном в регистре 31 состо ни  (нуль в соответствующем разр де соответствующей зоны регистра 31состо ни ), чтобы исключить выработку сигнала прерывани  от уже известных браков в пам ти. Предлагаемое устройство также позвол ет осуществить оперативное переключение с одного канала на другой при переходе от одной страницы пам тИ , исправной только в одном канале к другой странице пам ти, исправной только в одном (другом по отношению к предыдущей странице пам ти) канале Этим самым обеспечиваетс  перестройка на один исправный канал пам ти при двух других отказавших. Мажоритарно-резервированный интерфейх; пам ти работает следующим образом. Исходное состо ние регистра 22 не исправности пам ти перед началом работы нулевое, а регистра 31 состо  ни  в блоке k реконфигурации - единичное , при этом на выходе прерывани  каждого канала 1 сигнал отсутствует , сигналы отсутствуют и на управ л ющих выходах блока k реконфигурации . Сигналы с выходов регист ра 31 состо ни  поступают через ком мутаторы на выход мажоритарного элемента 35. При этом сигнал на выходе элемен та НЕ 39 отсутствует., что определ ет отсутствие сигналов на управл ющих выходах блока k реконфигу рации. На блокирующих выходах блока реконфигурации присутствуют сигналыукоторые по первым и вторым входам открывают элементы И 2k-2Э в индикаторах 3 брака. Отсутствие сигналов на входах бл ка 5 признака канала определ ет отсутствие сигнала на первом ее выход 20 и соответственно на дополнительном входе дешифратора-шифратора 6, который при этом работает следующим образом. На адресный вход дешифрато ра-шифратора 6 поступает старша  часть адреса, в которой закодированы номера страниц пам ти. Пам ть в общем случае состоит из ОЗУ, ПЗУ, и пам ти пульта управлени , разбитых на страницы и составл ющих полное поле пам ти. Дешифратор 6 деши рирует номера страниц. Примем кодировку выходов шифратора 7, управ:л 1бщего коммутаторов 2 пам ти дл  9 . .пропуска соответствующей информации следующим образом: отсутствие сигналов соответствует обращению к ОЗУ, наличие сигнала на одном выходе соответствует обращению к ПЗУ; наличие сигнала на другом выходе соответствует обращению к пам ти пульта, а наличие сигнала на двух выходах шифратора 7 соответствует настройке коммутатора 2 пам ти на пропускание информации с дополнительного информационного входа. При такой кодировке выходов шифратора 47 дешифратор 46 не вырабатывает сигналов на выходах при обращении к ОЗУ, а выработка сигналов на- двух выходах шифратора 47 происходит только при наличии сигнала на дополнительном входе дешифратора-шифратора 6. На входах конца обмена канала 1 присутствуют сигналы, при этом при обращении к ОЗУготовность ОЗУ сигнализируетс  сн тием сигнала по одним входам конца обмена канала 1, а при обращении к ПЗУ готовность ПЗУ сигнализируетс  сн тием сигнала по другим входам конца обмена каналов 1. Если в каком-либо канале 1 сигнал конца обмена по соответствующему входу канала, 1 не сниметс , это соответствует отказу устройства управлени  соответствующего вида пам ти. Необходимость введени  аналогичного сигнала дл  пам ти пульта управлени  отсутствует по двум причинам, во-первых , пульт управлени   вл етс  технологической сервисной аппаратурой, К которой не предъ вл ютс  жесткие требовани  по надежности и, во-вторых , в пульт управлени  можно встроить средства контрол  его оборудовани , не затрагива  основное оборудование вычислительных средств. Таким .образом, при работе с пам тью управл ющие сигналы (обращение ЗУ, запись ОЗУ) с управл ющих входов каналов Г через мажоритарные блоки 12 управлени  поступают на управл ющие выходы каналов 1, коды адресов с адресных входов каналов 1, через мажоритарные блоки 11 адреса поступают на адресные выходы каналов 1, а информаци , в случае записи в ОЗУ, с первых информационных входов каналов 1 через мажоритарные блоки 10 входной информации пам ти подаетс  на вторые информационные выходы каналов . При чтении информации из пам ти данна  информаци  через один из входов коммутатора 2 пам ти поступает н входы мажоритарных блоков 9 выходной информации пам ти и блоков 7 сравнени . С выхода мажоритарных блоков 9 вы ходной информации пам ти информаци  поступает на первые информационные выходы каналов 1. В конце обращени  к пам ти на шине 30 строба вырабатываетс  сигнал, по которому во вторую зону регистра 22 неисправности пам ти записываетс  старша  часть адреса (номер страницы в первую зону регистра 22 запишетс  единица в первый (второй; третий) разр д, если на соответствующем входе конца обмена первого (второго; третьего) канала 1 не сниметс  сигнал , а в третью зону регистра 22 запишетс  единица в тот разр д, который соответствует каналу 1, на выход коммутатора 2 пам ти которого поступает информаци  отлична  от информации в двух других каналах 1, и вызывающа  выработку сигнала на выходе блока элементов ИЛИ 8 в соответствующих каналах 1. Так, например , при браке в информации перво го канала 1 на выходах (в соответствующих разр дах) блоков 7 сравнени  первого и второго каналов 1 и на выходах блоков элементов ИЛИ 8 этих же каналов 1 выработаютс  сигна лы, при этом сработают толыЛ элемен ты И 27 во всех каналах 1 и. в регистров 22 всех каналов 1, соответствующий первому каналу 1, запишетс  едини ц. Наличие единицы хот  бы в одном из разр дов первой и третьей зон регистра 22, поступившей на вход элемента ИЛИ 23 обуславливает выработку сигнала на выходах прерывани  каналов 1, при этом на кодовые выходы ка налов 1 выдаетс  информаци  о канале имеющем брак (выходы первой и третьей зон регистра 22), и о бракованной странице пам ти (выход второй зоны регистра 22). Сигналы о браке из первой зоны ре гистра 22 при наличии сигнала о браке со второй зоны регистра 22 свидетельствуют об опасных видах отказов , так как в этом случае информаци  искажаетс  во всех разр дах в соответствующем канале 1. Наличие сигнала о браке в третьей зоне регистра 22, при отсутствии сигнала о браке в соответствующем канале 1 § первой зоне регистра 22, соответствует менее опасным типам отказов (например, отказ по какому-либо разр ду ) . Если же перва  зона регистра 22 сигнализирует о браке, а треть  зона регистра 22 находитс  в нулевом состо нии, то это указывает на отказ типа обрыБ по соответствующему входу |конца обмена (вход, по которому имеетс  обрыв определ етс  по коду в первой зоне регистра 22). Дл  того, чтобы.в дальнейшем, при обращении к странице, отказ которой раньше фиксировалс , не вырабатывалс  сигнал на выходах прерывани  каналов I, в соответствующий разр д соответствующей зоны регистра 31 со сто ни  в блоке реконфигурации за .писываетс  нуль. Тогда при обраще (нии к данной странице пам ти коммутаторы 32-3 настраиваютс  на пропускание содержимого соответствующей зоны регистра 31 состо ний, в одном из разр дов которого записан нуль. При этом на выходе мажоритарного элемента 35 по прежнему вырабатываетс  сигнал и на управл ющих выходах блока 4 реконфигурации сигналы отсутствуют . На одном из блокирующих выходах 13-15 соответствующем каналу 1 с отказавшей страницей пам ти, сигнал отсутствует, поэтому одна из пар элементов И 2 и 27, 25 и 28 или 26 и 29 будет закрыта по вторым входам и сигнал об отказе в соответствующем канале пам ти не запишетс  в регистр 22 неисправности пам ти. При отказах в других каналах этой же страницы пам ти сигналы о браке будут записыватьс  в регистр 22 неисправности пам ти. Если второй отказ про вл етс  только в отдельных разр дах выходной информации пам ти (наличие информации об отказе только в третьей зоне регистра 22 неисправности пам ти ), то существует веро тность того, что содержимое третьей зоны регистра 22 укажет на отказ в исправном, а не в неисправном канале 1 (этот случай возможен тогда, когда второй отказавимй канал пам ти будет иметь отказы в тех же разр дах и того же характера - ложна  единица или ложный нуль, - что и в первом отказавшем канале пам тиJ. Поэтому дл  локали-, зации неисправного канала пам ти в этом случае необходима проверка тестом .

   При отказах в двух каналах какой-либо страницы пам ти нормальна  работа обеспечиваетс  перестройкой на исправный канал в момент обращени  к данной странице пам ти. Дл  этого в соответствующую зону регистра 31 состо ни  записываетс  код с единицей в разр де, соответствующем исправному каналу пам ти, и нул ми в двух других .разр дах зоны. Тогда при обращении к данной странице пам ти этот код подаетс  на выходы коммутаторов 32-3 и на выходе мажоритарного элемента 35 сигнал будет отсутствовать, а элементы И 36-38 будут открыты по вторым входам и на выходе одного из них выработаетс  сигнал.

   Таким образом отсутствие сигнала на блокирующем выходе 16 блока k реконфигурации закроет элемент И в индикаторе 3 брака по первым вхдам , а на управл ющем выходе 17 (18 или 19), соответствующем исправному каналу, вырабатываетс  сигнал.

   Дл  примера рассмотрим случай, когда исправна страница пам ти первого канала 1 (сигнал вырабатываетс  на управл ющем выходе 17 блока t реконфигурации ) . При этом блок 5 признака канала в первом канале 1 не вырабатывает сигналов ни на первом ни на втором .выходах 20 и 21, так как входной контакт 40 не подключен к выходным контактам 43 и kk, во вто ром канале 1 блок 5 признака канала выработает сигнал только на первом выходе 20, так как входной контакт 0 соединен с выходным контактом kk, соединенным только с входом элемента ИЛИ 45, а в третьем канале 1 блок 5 признака канала вырабатывает си|- нал и на первом и на втором выходах 20 и 21, так как входной контакт 0 соединен с выходным контактом 43, соединенным со вторым выходом 21 и с входом элемента ИЛИ 45. Поэтому во втором и в третьем каналах 1 сигнал с выхода 20 блока 5 признака канала поступает на шифратор 47 и обес печиваетс  выработка сигналов на обоих выходах дешифратора-шифратора 6, которые в этих каналах настраивают коммутатор 2 пам ти на пропускание информации с дополнительного информационного входа, а в первом канале коммутатор 2 пам ти настраиваетс  в соответствии с кодом на адресном входе дешифратора-шифратора 6. Таким образом , на выходах коммутаторов 2 пам ти и на соответствующих входах мажоритарных блоков 9 выходной информации пам ти будут присутствовать в первом канале 1 информаци , прин та  из исправной страницы пам ти, во втором канале - нули (отсутствие сигнала на выходе 21 блока 5 признака канала), а в третьем канале - единицы (наличие сигнала на выходе 21 блока 5 признака канала).

   В этом случае на выходы мажоритарных блоков 9 выходной информации и соответственно на первые информационные выходы всех каналов 1 поступает информаци  из пам ти первого канала .

   Следует отметить, что при отказах разных разр дов выходной информации пам ти всех трех каналов работоспособность системы обеспечиваетс  интерфейсом, включающим режим работы без перестройки пам ти, а исключение выработки сигналов на выходе прерывани  индикатора 3 брака обеспечиваетс  посылкой в соответствующую зону регистра 31 состо ни  нулей во все разр ды. При этом на управл ющих выходах блока 4 реконфигурации при обращении к данной странице пам ти сигналы отсутствуют (элементы И Зб-38 закрыты по первым входам), а элементы И 24-29 закрыты по первым и вторым входам.

   Таким образом, предлагаемый мажоритарно-резервированный интерфейс пам ти обеспечивает автоматическую перестройку на работу от одного канала дл  любой страницы пам ти без дополнительных затрат времени на перестройку при переходе от одной страницы пам ти к другой, не снижа  быстродействие системы, при деградации пам ти. Наличие брака сигнализируетс  записью кодов в первую и третью зоны регистра 22 неисправности пам ти.

   В табл. 2 приведен пример возможной ситуации, при которой обеспечиваетс  работоспособность устройства с восемью страницами пам ти. 1 111 Норма Норма Но 2 1 1 О Норма Норма Бр 31 01НормаБрак 4011Брак 5001Брак 601 ОБрак 7 100 Норма Брак 000 Брак в разр дах i Как показал схемно-технический анализ, устройство обеспечивает выполнение задачи вычислительной системой при отказах более чем в одном канале , в том числе и дл  отдельной страницы пам ти. При по влении первого отказа дл  любой отдельной стра ница пам ти регистр 22 неисправности пам ти указывает отказавший канал паНорма Но Норма Бр Бр Брак в ра разр да дах j Работа по два из трех, контроль проводитс  по всем каналам. Работа по два из трех, контроль заблокирован по третьему каналу. Работа по два из трех, контроль заблокирован по второму каналу. Работа по два из трех, контроль заблокирован по первому каналу .Прием информации из третьего канала, контроль заблокирован по трем каналам Прием- информации из второго канала, контроль заблокирован по трем каналам. Прием информации из первого канала, контроль заблокирован по трем каналам. Брак в несовпадающих разр дах (), работа по два из трех, контроль заблокирован по трем каналам м ти и страницу пам ти с отказом. При по влении второго отказа в соответствующей странице пам ти существуют некоторые типы отказов,при которых отказавший канал необходимо определ ть тестом. Кроме того, следует отметить, что предлагаемое устройство позвол ет произвести увелн мие информационного объема пам ти ПЗУ без увеличени  разр дности адреса пам ти, при сниж нии требований к его надежности. Это обеспечиваетс  посылкой кодов 001 010 в соответствующую зону регистра 31 состо ний, и при каждом из этих кодов информаци  будет прини матьс  соответственно из первого, второго и третьего каналов пам ти (ПЗУ). Таким образом в разных канала ПЗУ может хранитьс  различна  информаци . Сокращение затрат оборудовани  .тл  парировани  многократных отказов в различных зонах пам ти разных каналов достигаетс  путем совмещени  регистром 31 состо ни  фунК|4ии упраапени  мажоритарными блоками, функ ции фиксации отказов пам ти и функции блокировки контрол , что позвол ет исключить дополнительные управл ющие регистры. Увеличение объема диагностичёской информации об отказах достигаетс  за счет организации одновременного анализа и фиксации регистрами 22 и 31 сигналов внутриканального контрол ; сигналов контрол  поразр дного сравнени  и сигналов отказа страниц пам ти что позвол ет определ ть место и тип отказа. изобретени  1. Мажоритарно-резервированный ин терфейс пам ти 5 содержащий в каждом канале мажоритарные блоки адреса, управлени f входной информации пам тм ,, выходной информации пам ти и блок сравнени , входы которыхсоединены между собой соответственно через межканальнУе св зи,причем входы блока сравнени  соединены с входами мажоритарного блока выходной информации пам ти данного и последующих каналов, выходы мажоритарных блоков управлени , адреса, входной и выходной информации пам ти соединены с соответствующими выходами каналов, а входы мажоритарных блоков управлени , адреса, входной информации пам ти своего канала соединены соответственно с управл ющим, адресным и первым информационным входами канала otли чающийс  тем, что, с целью повышени  надежности, контролепригодности и упрощени  устройства , он содержит в каждом канале блок элементов ИЛИ, индикатор брака, коммутатор пам ти, дешифратор-шифратор , блок реконфигурации и блок признака канала, входы которого соединены с управл ющими выходами блока реконфигурации, адресный вход которого соединен с выходом мажоритарного блока адреса, адресным входом индикатора браки и с адресным входом дешифратора-шифратора , выходы которого соединены с управл ющими входами коммутатора пам ти, информационные входы которого соединены с вторым, третьим и четвертым информационными входами канала, а дополнительный вход дешифратора-шифратора соединен с первым выходом блока признака канала , второй выход которого соединен с дополнительным информационным входом коммутатора пам ти, выход которого соединен с входом мажоритарного блока выходной информации пам ти своего канала и с соответствующим входом блока сравнени , выход которого соединен с входом блока элементов ИЛИ, выход котороно соединен с входом результата сравнени  индикатора брака своего канала и с соответствующими входами индикаторов брака соседних каналов, при этом первый, второй и третий входы результата сравнени  индикатора брака каждого канала соединены с выходами блоков элементов ИЛИ соответственно первого, второго и третьего каналов, первый и второй входы конца обмена каждого канала соединены с входами конца обмена индикатора брака данного канала и с соответствующими входами конца обмена индикаторов брака соседних каналов, причем первый и второй входы конца обмена индикаторов брака каждого канала соединены с первым и вторым входами конца обмена первого канала, третий и четвертый входы конца обмена индикаторов брака каждого канала соединены с первым и вторым входами конца обмена второго канала, п тый и шестой входы конца обмена индикатора брака каждого канала соединены с первым И вторым входами конца обмена третьего канала, блокирующие выходы блока реконфигурации соединены с блокирующими входами индикатора брака, кодовый выход и выход прерывани  которого соединены соответственно с кодовым выходом и выходом прерывани  канала.
2. 2. Интерфейс пам ти по п. 1, о т личающийс  тем, что в нем индикатор брака содержит регистр неисправности пам ти, элемент ИЛИ и шесть элементов И, первые входы которых соединены между собой и с четвертым блокирующим входом индикатора брака, первый блокирующий вход которого соединен с вторыми входами первого и четвертого элементов И, вторые входы второго и п того элементов И соединены с вторым блокирующим входом индикатора брака, третий блокирующий вход которого соединен с вторыми .входами третьего и шестого элементов И, третий и четвертый входы первого элемента И соединены с первым и вторым входами конца обмена индикатора брака, третий и четвертый входы конца обмена которого соединены с третьим и четвертым входами второго элемента И, третий и четвертый входы третьего элемента И соединены с п тым и шестым входами конца обмена индикатора брака, первый вход результата сравнени  которого соединен с третьими входами четвертого и шестого элементов И, причем четвертый вход четвертого и третий вход п то .го элементов И соединены с вторым входом результата сравнени  индикатс ра брака, третий вход результата сравнени  которого соединен с четвертыми входами п того и шестог;о элементов И, выходы элементов И соединены с входами первой и третьей зон регистра неисправности -пам ти, вход второй зоны которого соединен с адресным входом индикатора брака, выход прерывани  которого соединен с выходом элемента ИЛИ, входы которого соединены с выходами первой и третьей зон регистра неисправности пам ти, кодовый выход индикатора брака соединен с выходом регистра неисправности пам ти, синхронизирующий вход которого соединен с шиной строба .
3. 3. Интерфейс пам ти по п. 1, о т 5 личающийс  тем, что в нем блок реконфигурации содержит регистр состо ни , коммутаторы, мажоритарный элемент, элемент НЕ и три элемента И, выходы которых соединены

   0 с управл ющими выходами блока реконфигурации , .адресный вход которого соединен с управл ющими входами коммутаторов , причем выходы первых разр дов всех зон регистра состо ни 

   5 соединены с входами первого коммута . тора, выходы вторых разр дов всех зон регистра состо ни  соединены с входами второго коммутатора, а выходы третьих разр дов всех зон регистра

   0 состо ни  соединены с входами третьего коммутатора, выходы коммутаторов соединены с входами мажоритарного элемента и с первыми входами элементов И, вторые входы которых соединены между собой и с выходом элемента НЕ, вход которого соединен с выходом мажоритарного элемента, выходы коммутаторов и мажоритарного элемента соединены с блокирующими выходами блока реконфигурации.

   Источники информации, прин тые во внимание при экспертизе

   1.Каган В.М. и Каневский М.М. Цифровые вычислительные машины и системы. М., Энерги , 1973, с. 5 05«6 .

   2.Самофалов К.Г., Корнейчук В.И. и Городний А.В, Структурно-логические методы повышени  надежности запоминающих устройств, М., Машиностроение , 1976, с. 5, 57 и 101, рис. 1, 21 и 43.

   3.Патент Франции № 2.163.284,

   кл. G Об F 11/20, опублик. 1973 (прототип ) .

   ejjj; С« « eVrJjaSXS

   -ff С J

   «k

   .

   «k-

   Ч

   « S

   «ГчУ.

   u«

   kC

   tN|

   &

   / IfiV

   Фи9.3

   Фиг.6