SU1755400A1 - Резервированна вычислительна система - Google Patents

Abstract

Использование: в отказоустойчивых многопроцессорных вычислительных системах дл  обеспечени  перекрестной коммутации резервируемых узлов. Сущность изобретени : система содержит 1 группу резервируемых процессоров (1). 1 группу коммутаторов ввода-вывода (2), 1 группу модулей пам ти (3), 1 блок управлени  резервированием (4), 1 группу шинных формирователей (7), 1 коммутатор сравнени  (5), 1 блок сравнени  (6); блок управлени  резервированием (4) содержит 1 группу выходов управлени  коммутацией (8), 1 группу выходов состо ни  процессоров (9), 1 выход строба (10), 1 выход адреса сравнени  (11), 1 выход синхронизации (12). 1 выход готовности (13), 1 группу входов готовности (14), 1 вход сравнени  (15). 8-2-7- 5-6-15, 10-1-14, 1-2-3. 1-7, 9-7, 12-6, 11-5. 1 з.п.ф-лы, 2 табл. ь Ё

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении отказоустойчивых многопроцессорных вычислительных систем (ВС).

Известна резервированна  ВС, содержаща  первый и второй резервируемые процессоры, первый и второй коммутаторы вывода инфс рмации, первый и второй модули пам ти, устройство управлени , первый и второй входы устройства управлени , первый и второй коммутаторы ввода информации , первый - четвертый входы устройства управлени , третий резервируемый процессор , третий коммутатор вывода информации и третий коммутатор ввода информации, п тый выход и третий вход устройства управлени , четвертый коммутатор вывода информации, шестой выход устройства управлени , блок сравнени , седьмой выход устройства управлени  В такой В С имеющийс  резерв времени раздел етс  на такты . В каждом такте параллельно работает пара процессоров, что позвол ет путем сравнени  результатов их работы вы вить наличие отказа одного из этих других процессоров Номер отказавшего процессора оп- редел етс  в следующем такте путем анализа параллельной работы следующей пары процессоров. Если снова результаты насовпали, то отказал тот процессор, который работал в предыдущей паре и текущей паре.

Недостатком данной ВС  вл етс  ограниченна  область применени  по количеству одновременно решаемых задач, она содержит лишь два модул  пам ти и три процессора.

Известна резервированна  ВС, содержаща  т+1 резервируемых процессоров, т коммутаторов вывода информации, m модуХ|

СП СП Јь О О

пей пам ти, устройство управлени , группа входов которого подключена к контрольным выходам т+1 резервируемых процессоров, т коммутаторов ввода информации, первый и второй входы которых соединены соответственно с выходами первого и второго, и

третьегоm-1-ro и т-го, т-го и первого

модул  пам ти, информационные входы второго, третьего, ..... т-го. т+1-го процессоров соединены с выходами соответственно первого, второго m-1-ro и т-го

коммутаторов ввода информации, а информационный вход первого процессора соединен непосредственно с выходом первого модул  пам ти, информационные выходы второго, третьегоm-ro, m+1-ro резервируемых процессоров соединены соответственно с входами первого, второго

m-1-ro, m-ro коммутаторов вывода информации , первый и второй выходы которых соединены соответственно с входами первого

и второго, второго и третьего m-1-ro и

т-го, т-го и первого модулей пам ти, а информационный выход первого процессора соединен непосредственно с входами первого модул  пам ти, управл ющие входы резервируемых процессоров подключены к первой группе выходов устройства управлени , втора  группа выходов которого подключена к управл ющим входам коммутатора ввода и вывода информации, коммутатор сравнени , информационные входы которого соединены с информационными выходами процессоров, управл ющий вход - с выходом устройства управлени , блок сравнени , выходы которого подключены к выходам коммутатора сравнени , а выход блока сравнени  соединен с входом устройства управлени .

В данной системе отказ резервируемых процессоров фиксируетс  внешним контролем , а также встроенным контролем, если он позвол ет обнаружить этот отказ. Внешний контроль правильности функционировани  процессоров осуществл етс  посредством устройства управлени  путем реконфигурации ВС в каждом такте контрол . Устройство управлени  обеспечивает назначени  пары провер емых процессоров на очередной такт контрол . В результате реконфигурации В С эти процессоры подключаютс  к одному модулю пам ти и параллельно обрабатывают данные задачи этого модул . В конце такта контрол  результаты работы процессоров сравниваютс  в блок сравнени , В следующем такте назначаетс  нова  пара провер емых процессоров . Если в двух тактах подр д произошло несравнение результатов работы пары провер емых процессоров, то принимаетс  решение о неисправности процессора , который контролировалс  в обеих парах. При обнаружении неисправного процессора внешний контроль прекращаетс , неисправный процессор восстанавливаетс , а исправные mпроцессоров на это врем  подключаютс  только к соответствующим m модул м пам ти.

Недостатком ВС  вл етс  низка  достоверность контрол , так как в случае отказа процессора в момент назначени  его в пару контролируемых врем  обнаружени  его отказа составит 2 или (т+1) тактов.

Целью изобретени   вл етс  повышение надежности функционировани  резервированной ВС путем обеспечени  перекрестной коммутации резервируемых процессоров и модулей пам ти.

Поставленна  цель достигаетс  тем, что

в резервированную вычислительную систему , содержащую группу резервируемых процессоров, группу коммутаторов ввода- вывода, группу модулей пам ти, коммутатор сравнени , блок сравнени  и блок управлени  резерви ровайием, вход сравнени  которого подключен к выходу блока сравнени , первый и второй информационные входы которого соединены с одноименными выходами коммутатора сравнени , вход управлени  которого соединен с выходом адреса сравнени  блока управлени  резервированием группа входов готовности процессоров которого подключена соответтсвенно к первым выходам готовности резервируемых процессоров группы, а группа выходов управлени  коммутацией которого подключена к входам управлени  соответствующих коммутаторов ввода-вывода группы, первые информационные входы-выходы которых

соединены с информационными входами- выходами соответствующих модулей пам ти группы, дополнительно содержит группу шинных формирователей, первые информационные входы-выходы которых соединены

с информационными входами-выходами соответствующих резервируемых процессоров группы, вторые информационные входы-выходы шинных формирователей группы соединены с одноименными выходами-входами соответствующих коммутаторов ввода-вывода группы, входы строба которых соединены с одноименными входами соответствующих шинных формирователей группы и подключены к вторым выходам

готовности соответствующих резервируемых процессоров группы, выходы информационных входов-выходов которых подключены к соответствующим информационным входам коммутатора сравнени , а

выходы строба резервируемых процессоров

группы подключены к выходу строба блока управлени  резервированием, выход синхронизации контрол  которого подключен к входу синхронизации блска сравнени , а выход состо ни  процессоров - к входам разрешени  соответствующих шинных формирователей группы, информационный выход каждого К коммутатора ввода-вывода группы соединен с информационным входом К+1-го коммутатора ввода-вывода труппы , информационный выход последнего из которых подключен к информационному входу первого коммутатора ввода-вывода группы, а выход готовности блока управлени  резервированием  вл етс  одноимен- ным выходом системы

На фиг.1 представлена схема резервированной вычислительной системы; на фиг.2 - структурна  схема блока управлени  резервированием; на фиг 3 - коммутатор ввода-вывода; на фиг 4 - коммутатор св зей , на фиг.5 - временные диаграммы работы устройства; на фиг 6 - организаци  возможных каналов св зи между процессорами и модул ми пам ти ВС, на фиг.7 - возможные направлени  коммутации коммутатора ввода-вывода

Резервированна  вычислительна  система (иг 1) содержит группу резервируемых процессоров 1. коммутаторов 2 ввода-вывода, модулей 3 пам ти, блок 4 управлени  резервированием, коммутатор 5 сравнени , блок б сравнени , группу шинных формирователей 7 Блок управлени  резервированием содержит группу выходов 8 управлени  коммутаци ми, группу выходов 9 состо ни  процессоров, выход 10 строба блока управлени  резервированием, выход 11 адреса сравнени  блока управлени  резервированием , выход 12 синхронизации блока сравнени , выход 13 готовности блока управлени  резервированием, первую группу 14 входов готовности блока управлени , вход 15 сравнени  Группа выходов 8 управлени  коммутацией подключена к од- поименным управл ющим входам коммутаторов ввода-вывода группы 2, которые содержат также вход строба 16 первый 17 и второй 18 информационные входы-выхо- ды, информационный вход 19 и выход 20.

Блок управлени  (фиг,2) содержит регистр 21 готовности, первый - третий регистры 22, 23 и 24 сдвига, триггер 25, первый 26, второй 27 и третий 28 элементы И, эле- мент ИЛ И 29, первый 30, второй 31 и третий 32 элементы задержки, элемент 33 ИСКЛЮЧАЮЩЕЕ ИЛИ, первую 34, вторую 35, третью 36, четвертую 37 и п тую 38 группы элементов ИЛИ, первую 39 и вторую 40

группы элементов И и группу элементов НЕ 41

Коммутатор в вода-вывода (фиг 3)содео жит первый 42 и второй 43 коммутатор1 св зей, группу элементов запрета 44, четвертый элемент И 45

Коммутатор св зей (фиг.4) содержит п одинаковых коммутаторов 46 разр дов - по числу разр дов шины данных, каждый ит которых содержит первый 47, второй 48 элементы запрета, п тый 49, шестой 50, седьмой 51, восьмой 52, дев тый 53 и дес тый 54 элементы И.

На временных диаграммах (фиг.5) обозначены1 55 - сигнал на выходе первого эле мента 30 задержки; 21i,..,21m - состо ние регистра готоВнбетТГгТрЪцессо роё1; 56Ь 57| 58i - сигналы управлни  коммутаторами ввода-вывода с управлени  коммутацией группы блока 4 управлени 

Регистр 21 готовности процессоров содержит информацию о состо нии процессо- ров (исправен или неисправен), что определ етс  состо нием )4bf регистра 2 если 1-й разр д в нулевом состо нии 1-1 процессор исправен, если в единичном - неисправен

Первый 22 второй 30 регистры сдвига показывают местоположение первого и второго контролируемых процессоров, работающих в паре с одним МОП. Единичное состо ние 1-го разр да первого 22 (второго 30) регистра сдвига указывает на то, что 1-й процессор в данном такте  вл етс  первым (вторым) в паре параллельно работающих процессоров

Перва  группа элементов И 39 предназначена дл  обнаружени  ситуации назначени  неисправного процеёсора как второго дл  пары контролируемых. Втора  группа 40 элементов И позвол ет выводить в ремонт неисправные процессоры, т.е переводить в единичное состо ние разр ды регистра 21 готовности процессоров

Регистр 21 сдвига предназначен дл  вы влени  момента прекращени  работы ВС Это произойдет когда останетс  один исправный процессор

Контроль правильности функционировани  процессоров ВС состоит в следующем Врем  выполнени  задачи разбиваетс  на такты, при этом в каждом такте назначаетс  пара параллельно работающих (провер емых) процессоров, которые подключаютс  к одному модулю пам ти и выполн ют одни и те же инструкции над одинаковыми исходными данными (фиг.6) При этом в каждом такте один МОП остаетс  необслуженным Результаты работы процессоров в конце каждого такта сравниваютс  На следующий такт назначаетс  нова  пара провер емых процессоров Отказавший процессор определ етс  по результатам его работы в двух смежных тактах Если при работе в двух тактах подр д произошло иесравнение результатов, то процессор учавствовавший в работе в двух тактах подр д считаетс  неисправным и выводитс  в ремонтную конфигурацию, а соответствующий ему по номеру МОП в дальнейшем остаетс  необслуженным Если было несравнение в первой паре, а во второй результаты работы совпали то это значит, что имен место однотактный сбой либо отказал первый из провер емых процессоров группы который будет вы влен в следующем цикле контрол  Резервированна  ВС остаетс  работоспособной пока имеетс  два исправных процессора

Подключение процессоров к соответствующим модул м пам ти осуществл етс  с помощью группы коммутаторов 2 ввода-вывода управление которыми осуществл етс  сигналами с блока 4 управлени  в соответствии с содержимым регистра 22 сдвига и регистра 21 состо ни  процессоров

Возможные каналы св зи между процессорами и МОП показаны на фиг бив табл 1

Резервированна  ВС работает следующим образом

В исходном состо нии группа 1 процессоров исправна, в МОП группы 3 наход тс  даные, необходимые дл  обработки, во всех разр дах регистра 21 готовности записаны нули, в первом 22 и третьем 24 регистрах сдвига записан код 10...00, во втором регистре сдвига - код 01 00 В этом состо нии будут контролироватьс  процессоры 1i, 12 (фиг.б.а). Это осуществл етс  путем коммутации этих процессоров к первому 3i модулю пам ти группы Через шинные формирователи 7з ,7m i группы процессоры 1з,...,1т-1 группы будут подключены соответственно к 32 ,3m i МОП группы Шинные формирователи группы 7 управл ютс  процессорами В исходном состо нии они обеспечивают передачу даных дл  обработки из МОП в процессоры После обработ- ки данных процессорами, последние переводит шинные формирователи в состо ние , обеспечивающее передачу обработанных данных из процессора в МОП Как только все обработанные даные будут выданы , шинные формирователи будут переведены процессорами в исходное состо ние Таким образом осуществл етс  св зь между процессорами и МОП.

Пор док подключени  процессоров к модул м показан в табл 2

Така  коммутаци  процессоров осуще- ствл етс  следующим образом и она по сн етс  с помощью временных диаграмм (фиг 4) выдачи управл ющих сигналов на

коммутаторы 2 ввода-вывода группы

В первом такте контрол  контролируютс  11 и 12 процессоры группы С выхода первого регистра 22 сдвига единичный сигнал поступает на первый вход первого эле0 мента ИЛИ 35 второй группы а также через первый элемент НЕ группы 41 - на второй вход первого элемента ИЛИ 35 второй группы В результате на выходе 56 первого элемента ИЛИ второй группы 35 формируетс 

5 единичный сигнал который поступает на первый вход первого элемента ИЛИ четвертой 37 группы, создава  на его выходе 57 высокий потенциал На вторые входы первых элементов ИЛИ второй группы 35 и пер0 вые входы первых элементов ИЛИ п той группы 38 поступает сигнал с первого разр да регистра 21 готовности процессоров Так как в исходном состо нии все процессоры исправны то во всех разр дах регистра

5 21 готовности будут записаны нули На выходе 58i первого элемента ИЛИ 36 четвертой группы будет сформирован нулевой сигнал На первый коммутатор 2i ввода- вывода группы по входам 56ч, 57i 58( ши0 ны 8 поступит код 110 С выходов 2, m первого регистра 22 сдвига нулевые сигналы поступ т на первые входы элементов 352 35т второй группы ИЛИ и проинвер- тированные на элементах НЕ 412, .,42т

5 групплы поступ т на элементы 362, ..,3бт третьей группы ИЛИ. В результате на выходах элементов 352, ,35т ИЛИ, 582 58m и соответственно на выходах 572, ,57т элементов 372, ,37т четвертой группы ИЛИ

0 сформируютс  единичный потенциалы, на выходах 562 .. ,56т - нулевые потенциалы. На коммутаторы 2а, . ,1т группы по входам 56. 57 и 58 шины 8 поступает код 011.

На коммутаторы ввода-вывода по вто5 рым управл ющим входам 16 с процессоров поступают нулевые сигналы, свидетельствующие о готовности процессоров прин ть данные Так как на выходах 56, 57, 58 не все единицы, то на выходе четвертого элемента

0 И 45 нулевой потенциал, который открывает по запрещающему входу элементы группы запрета 44, разреша  прохождение управл ющих сигналов 56 на первый коммутатор 42 св зей, 57 - на второй коммутатора 43

5 св зей, 58 - на первый коммутатор 42 св зей На 21 коммутаторе ввода-вывода будет осуществлена следующа  коммутаци . Код 10 на входах 56, 58 обеспечивает соединение входа 17 и выхода 18 коммутатора ввода-вывода , что показано на фиг 7а Код Юна

входе 57 и выходе четвертого 45 элемента И обеспечивает соединение входа 17 и выхода 20 коммутатора ввода-вывода (фиг.7,6).

Рассмотрим коммутацию первого разр да в первом 461, коммутаторе разр да коммутатора 42 св зи прм подаче по шинам 16, 56, 58 кода 010, Нулевой сигнал по шине 16 открыт по инверсному входу первй 47 и второй 48 элементы запрета и закрывает по первому входу п тый 49 и шестой 50 элементы И, таким образом запрещаетс  выдача каких-либо данных по шинам 17, 19 со стороны коммутатора разр да 46 (. Единичный сигнал на шине 56 открывает по первому входу седьмой 51 и дев тый 53 элементы И, а нулевой сигнал на шине 58 закрывает rto первому входу восьмой 52 и дес тый 54 элементы И и с выхода первого элемента запрета 47 через открытый по первому входу седьмой элемент И 50 поступает на выход 18 Осуществл етс  коммутаци  первого разр да шины 17 с первым разр дом шины 18 Аналогично коммутируютс  остальные п разр дов шины данных (фиг 7,а)

В случае прихода по шинам 16, 56, 58 кода 001 производитс  коммутаци  шины 20 и 18 (фиг.7,в) за счет того, что единичный сигнал на входе 58 открывает восьмые элементы И 52 всех коммутаторов разр дов 46

На коммутаторы ввода-вывода 22,...,2гп группы по входам 56, 58 поступит код 01, обеспечивающий соединение входа 19 и выхода 18 (фиг 7,в), а с входа 57 и выхода четвертого элемента И 45 код 10 обеспечивает соединение входа 17 и выхода 20 коммутатора св зей (фиг 7,6) Таким образом осуществл етс  коммутаци  процессоров группы 1, изображенна  на фиг 6а.

После обработки данных процессоры переключают свои шинные формирователи и коммутаторы ввода-вывода в обратное направление , причем переключени  выполн - юс  асинхронно, т.е каждый процессор после обработки своих данных самосто тельно производит переключение Выдача обработанных данных осуществл етс  процессорами в те МОП, откуда были получены данные дл  обработки за исключением второго контролируемого процессора, у которого блокируетс  шинный формирователь в направлении от процессора к МОП единичным сигналом по шине 9 состо ни  процессоров с выхода второго регистра 23 сдвига дл  того, чтобы разнесенные во времени данные не искажались при записи в МОП.

Результаты работы всех процессоров поступают в коммутатор 5 сравнени , где в соответствии с управл ющими сигналами,

поступающими с выхода 11 адреса сравнени  блока 4 управлени  производитс  выбор данных обработки контролируемыми процессорами Формирование управл ющих сигналов 11 в блоке управлени  осуществл етс  на п той группе элементов 38 ИЛИ, ьз первые входы которых заведены выходь1 первого 22 регистра сдвига, а на вторые входы - выходы второго 23 регистра

0 сдвига. В первом такте на выходе первого и второго элементов ИЛИ п той группы 38 будут единичные уровни и в коммутаторе 5 сравнени  будут скоммутированы данные от 11 и 12 прочессоров, во втором такте - от

5 12 и 13 и тд По единичному сигналу с 12 выхода синхронизации блока сравнени  блока управлени  разрешаетс  работа блока сравнени  Этот сигнал формируете по окончании обработки данных всеми рабочи0 ми процессорам котэрые заведены на вторые входы первой группы 34 элементов ИЛИ, первые входы соединены с выходом регистра готовности 21 Выходы первой группы 34 элементов ИЛИ  вл ютс  входа5 ми первого 26 элемента И 8 результате не происходит анализа сигнал 14 если i-й процессор неисправен т е. в i-м разр де регистра готовности 1 записана единица.

Работа коммутаторов р зр дов заклю0 чаетс  в следующем. Код поступающий на седьмой 51, аосьмой 52 также поступает чз дев тый 53 и дес тый 54 элементы И и открывает по первым входам либо седьмой 51 и дев тый 53, либо восьмой и дес тый 54

5 элементы И. Единичный сигнал на входе 16 открывает п тый 49 и шестой 50 элементы И, разреша  выставление сигналов на шины 17 и 19 в зависимости от кода на входах 56 58 Таким образом осуществл етс  включе0 ние коммутатора св зей 42 и соответственно коммутатора ввода-вывода в обратное направление, т.е. от МОП к процессору

Переназначение пары контролируемых процессоров осуществл етс  следующим

5 образом

Происходит выдача всеми процессорами на первый вход готовности 14 группы блока 4 управлени  потенциальных сигналов , свидетельствующих об окончании обра0 ботки данных, которые поступают на вторые входы первой группы элементов ИЛИ 34, или если процессор нерабочий, то выдача с соответетвукЭщего ейу разр да регистра готовности единичного сигнала на первый

5 вход аналогичного по номеру разр да элементу ИЛИ первой группы 34. Единичный сигнал на выходе первого элемента 26 И свидетельствует об окончании работы всех процессоров. Далее сигнал 12 задерживаетс  на врем  срабатывани  схем, работающйх по результатам контрол , и поступает на первый 22 регистр сдвига - на вход, разрешающий запись кода, содержащегос  во втором 23 регистре сдвига, а также единичный сигнал с выхода первого элемента 30 задержки 10  вл етс  выходом строба блока 4 управлени , он осуществл ет установку процессоров в исходное состо ние.

Сигнал 10 задержанный на третьем элементе 31 задержки на врем  этой перезаписи , поступает через элемент ИЛИ 29 на сдвиговый вход второго регистра 23 сдвига. В случае если перва  группа элементов И 39 обнаруживает, что произошло назначение неисправного процессора как второго из пары контролируемых, на ее выходе формируетс  единичный сигнал, который через элемент ИЛИ 29 дополнительно сдвигает содержимое второго регистра 23 сдвига, если оп ть наверное назначение, то оп ть сдвиг и т.п. пока не будет найден исправный процессор. В случае, если остаетс  один исправный процессор, то содержимое первого 22 и второго 23 регистров будет одинаковым , Шинный формирователь этого единственного процессора будет блокирован с выхода состо ни  процессоров 9 и обработанные данные в МОП не поступ т, В этом случае резервированна  ВС Явл етс  неработоспособной.

Во втором такте обеспечиваетс  назначение в пару контролируемых 2-го и 3-го процесора группы 1. Это осуществл етс  следующим образом.

Единичный сигнал с второго разр да первого регистра 22 сдвига поступает на первый вход второго элемента ИЛИ второй группы 35 и после инвертировани  на втором элементе НЕ группы 41 на второй вход второго элемента ИЛИ третьей группы 36, формиру  на выходах 562, 572, 582 код 110.

На выходах 56i, 57i, 58i и 56з56m.

57з57щ. 58з58m формируетс  код 011.

Второй коммутатр ввода-вывода группы обеспечивает коммутацию входа 17 и выхода 18{фиг.6,а), а также входа 17 и выхода 29 (фиг.6,6). Остальные коммутаторы ввода-вывода обеспечивают коммутацию входа 19 и выхода 18 (фиг.б,в), входа 18 и выхода 20 (фиг.2,6). Коммутаци  процессоров во втором такте контрол  иллюстрируетс  на фиг.5,6.

Отказ процессора определ етс  по результатам двух тактов контрол , т е. в первом также нельз  определить отказ первого процессора. Сигнап несравнени  по шине 15 с выхода схемы сравнени  6 поступает на блок управлени  резерированием. Высокий уровень этого сигнала означает несовпадение результатов работы пары контролируемых процессоров, обрабатывающих одни и те же входные данные.

Рассмотрим механизм вывода из стро  неисправного процессора. При наличии одного нерабочего процессора врем  его обнаружени  может доходить до m тактов контрол . Вообще, вы вление отказавшего процессора происходит за врем  от двух до m-k тактов, где k - число уже вы вленных

0 неисправных процессоров.

Совокупность элементов: второго Л 27, третьего И 28, ИСКЛЮЧАЮЩЕГО ИЛИ 33, второго задержки 31, триггера 25 обепечи- вает формирование единичного сигнала на

5 выходе второго элемента И 27 в случае прихода сигнала несравнени  подр д в двух тактах контрол . В случае прихода только одного сигнала несравнени  в двух тактах контрол  считаетс , что был однотактный

0 сбой, который никак не вли ет на работу блока 4 управлени  резервированием Единичный сигнал на выходе второго элемента И 27 свидетельствует о том, что обнаружен неисправный процессор

5 Пусть в (i - 1)-м также пришел первый сигнал несравнени , этот сигнал поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 33 и третьего элемента И 28 Формирование этого сигнала синхронизируетс 

0 сигналом с выхода 12 первого элемента И 26, свидетельствующим об окончании обработки и поступающим на вторые входы третьего элемента И 28 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 33 С выхода третьего эле5 мента И 28 единичный сигнал поступает на первый вход триггера 25 и переводит его в единичное состо ние. С выхода триггера 25 единичный потенциал открывает второй элемент И 27 по второму входу. В случае

0 прихода в 1-м такте второго импульса несравнени  он проходит на выход второго элемента И 27. В случае если в 1-м также импульс несравнени  не пришел, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 33

5 формируетс  высокий потенциал, который поступает на второй вход триггера 25 и переводит его в исходное нулевое состо ние. Единичный сигнал с выхода второго элемента И 27 задерживаетс  на врем  обработки

0 второй группы элементов И 40 на втором элементе 27 задержки и поступает на второй вход триггера 25, перевод т его в исходное состо ние.

Единичный сигнал на выходе второго

5 элемента И 27 свидетельствует о выходе из стро  первого из пары контролируемых процессоров , который отслеживаетс  позици- онно в первом регистре 22 сдвига. Единичный сигнал с выхода второго элемен- 27 открывает по второму входу вторую

группу элементов И 40 и разрешает запись единицы с 1-го разр да первого регистра 22 сдвига в i-й разр д регистра 21 готовности процессоров. Теперь i-й процессор считаетс  неисправным. Коммутаци  i-ro коммутатора ввода-вывода измен етс  следующим образом., ;

Как только по вл етс  единичный уровень на выходе 1-го разр да регистра готовности он поступает на вторые входы 1-х элементов ИЛИ второй 35 и третьей 36 группы , формиру  на их выходах 56i, 681 и соответственно на выходе 57i i-ro элемента ИЛИ четвертой группы 37 высокие уровни, т.е. на 1-й коммутатор ввода-вывода по входам 56ь 57,, 58i поступит код 111. Он сформирует единичный уровень на выходе четвертого элемента И 45, который закроет по запрещающему входу элементы запрета группы 44, а также осуществл ют коммутацию второго коммутатора 43 св зей, соедин   вход 19 и выход 20 (фиг б,г), коммутаци  первого коммутатора 42 не происходит. Коммутаци  процессоров в m+(i - 1) и m+i тактах изображена на фиг 6 в,г, а также по сн етс  временной диаграммой фиг.5. Коммутаци  неисравного процессора не происходит и его МОП остае с  необслужепным

Отказ резервированной ВС наступает в случае, если остаетс  один рабочий процессор , об этом сигнализирует единичный сигнал на чевсртом выходе 13 готовности блока 4 управлени  резервированием.-Он формируетс  на гл-м разр де регистра 24 сдвига, сдвиговый вход которого соединен с выходом второго элемента И 27. После прихода m -1 таких сигналов на гл-м разр де регистра сдвига по вл етс  единица, резервированна  ВС неработоспособна. Таким образом, в предлагаемой В С осуществл етс  последовательный контроль работоспособности всех процессоров, пока в конфигурации ВС не останетс  один исправный процессор, что обеспечивает повышение надежности ВС по сравнению с прототипом.

Claims (2)

1. Резервированна  вычислительна  система, содержаща  группу резервируемых процессоров, группу коммутаторов вво- да-в-ывода, группу модулей пам ти, коммутатор сравнени , блок сравнени  и блок управлени  резервированием, вход сравнени  которого подключен к выходу блока сравнени , первый и второй информационные входы которого соединены с одноименными выходами коммутатор сравнени , вход управлени  которого соединен с выходом адреса сравнени  блока

управлени  резервированием, группа вхо дов готовности процессоров которого подключена соответственно к первым выходим готовности резервируемых процесссорсп

группы, а группа выходов управлени  коммутацией которого подключена к входам управлени  соответствующих коммутаторов ввода-вывода группы, первые информзци онные входы-выходы которых соединены с

0 информациоными входами выходами соответствующих модулей пам ти группы, отличающа с  тем что, с целью повышени  надежности устройства путем обеспечени  перекрестной коммутаций резервируемых

5 процессов и модупей пам ти, в систему вве дена группа шинных формирователей, первые информационные входы-выходы которых соединены с информационными входами-выходами соовтетствующйх резср0 вируемых процессоров группы, вторые информационные входы-выходы шинных формирователей группы соединены с одноименными выходами-входами соответствующих коммутаторов ввода-вывода группы

5 входы стробз которых соединены с одноименными входами соответствующих шинных формирователей группы и подключены к вторым выходам готовности соответстау- ющих резервируемых процессоров группы,

0 выходы информационных входов-выходов которых подключены к соответствующим информационным входам коммутатора сравнени , а выходы строба резервируемых процессоров группы подключены к выходу

5 строба блока управлени  резервированием, выход синхронизации контрол  которого подключен к входу синхронизации блока сравнени , а выходы состо ни  процессоров - к входам разрешени  соответствую0 щих шинных формирователей группы, информационный выход каждого К коммутатора ввода-вывода группы соединен с ин формационным входом К+1-го коммутатора ввода-вывода группы, информационный вы5 ход последнего из которых подключен к информационному входу первого коммутатора ввода-вывода группы, а выход готовности блока управлени  резервированием  вл етс  одноименным выходом системны.

0

2. Система по п. 1,отличающа с  тем, что блок управлени  резервированием содержит регистр гбтбв йости, первый - третий регистры сдвига, триггер, три элемента И, элемент ИЛИ, три элемента задержки,

5 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ. п ть групп элементов ИЛИ, две группы элементов И и группу элементов НЕ, причем выход регистра готовности подключен к первым входам элементов И первой группы и элементов ИЛИ первой группы, вторые входы которых

подключены к соответствующим входам группы входов готовности процесоров блока , а выходы - к соответствующим входам первого элемента И, выход которого  вл етс  выходом синхронизации контрол  блока и подключен к первым входам второго элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, через первый элемент задержки - с выходом строба и выходом сдвига первого регистра сдвига и через первый и второй элементы задержки выход первого элемента И подключен к первому входу элемента ИЛИ, остальные входы которого подключены к выходам элементов И первой гругГпы. вторе входы которых подключены к инфор- мацйонному входу второго регистра сдвига, вход сдвига которого подключен к выходу элемента ИЛИ, выхбд триггера соединен с первым входом третьего элемента И, выход кбторого подключен к первым входам эле- ментов И второй группы и входу сдв ига третьего регистра сдвига, а также через третий элемент задержки - к входу установки тригера, вход сравнени  блока соединен с вторыми входами второго и третьего эле- ментов И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и второго элемента И подключены к входу установки и входу сбоса триггера соответственно , выход готовности блока  вл -

етс  выходом старшего разр да третьего регистра сдвига, соответствующие разр ды информационного выхода регистра готовности подключены к первым входам элементов ИЛИ второй и третьей групп, а информационного выхода - к выходам элементов И второй группы, вторые входы которых соединены с соответствующими разр дами информационного выхода первого регистра сдвига, соединенных также с первыми входами соответствующих элементов ИЛИ п той группы, с вторыми входами соответствующих элементов ИЛИ второй группы и через соответствующие элементы НЕ группы с вторыми входами соответствующих элементов ИЛИ третьей группы, информационный выход второго регистра сдвига  вл етс  выходом состо ни  процессоров блока, подключен к информационному входу первого регистра сдвига и соединен с вторыми входами элементов ИЛИ п той группы, выходы которых образуют выход адреса сравнени  блока, выход элементов ИЛИ второй и третьей групп подключены к первому и второму входам соответствующих элементов ИЛИ четвертой группы, выходы которых и выходы соответствующих элементов ИЛИ второй и третьей групп составл ют группу выходов управлени  коммутацией блока,

Таблица1

35

Таблицз2

v

f

s

Ljr

№:)

)

;

tf

.iu/ f

« j

3J«3

,Г IJL I e

Т /У 1 ---

ТШ / /Ытff Of

47

У5

tt

«

Фиг. 3

/s

56

58

16

57

го

Риг. А

Фиг 5 (лист /У

сри&5 (па cm 2)

T)-i-uu МОП ; /l -t-tiun 0itescoi - нео5е  емий Wfyjfj - неиеамвни /rr&teeeat.

-КОММУТ

О

Фиг. б

Q -О

а)

As, A

S) ФиГ. 7

1}

-КОММУТАТОР e&fsfn

9

6)

г)