SU1038933A1 - Устройство дл сопр жени - Google Patents

Description

тий и четвертый элементы НЕ и элемент ИЛИ, причем п тые входы и выходы каждого блока согласовани  интерфейсов соединены с соотзетствустдими вторыми управл ющими входами и выходами устройства , 3 каждом коммутирующем блоке второй регистр -адреса выходом соединен с первым входом второй схемы сравнени , второй вход которой подключен к первому входу второго элемента И, выход второй схемы сравнени  соединен с первым входом шестого элемента И, кыход которого соединен с единичным аходом второго триггера запроса, единичный выхо,ц которого соединен с первым входом седьмого элемента И, нулевой выход второго триггера запроса соединен с первым входом Bocaworo элемента И, выход которого соединен через третий элемент НЕ с втор1,|м входом шестого элемента И, третий вход которого соедмнен через четвертый элемент НЕ с нулевым входом второго триггера запросаS выходы четвертого и седьмого э 1аментов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с вторыми входами первого и второго элементов И, третий вход шестого элемента И и выход седьмого элемента И коммутирующего блока i-й строки и j-ro столбца матрицы подключены соответственно к шестым вы .ходу и входу i-ro блока согласовани  интерфейсов первой группы, единичный выход второго триггера запросов коммутирующего блока i-й строки и j-ro столбца матрицы подключен к шестому входу j-ro блока согласовани  интерфейсов второй группы, выход восьмого элемента И коммутирующего блока i-й строки и столбца матрицы подключен к вторым входам седьмого и восьмого элементов И коммутирующего блока (i-1)-й строки и J-ro столбца мат (рицы, шестой выход j-ro блока согласовани  интерфейсов второй группы соединен с вторыми входами седьмого и восьмого элементов И коммутирующего блока М-й строки и j-ro столбца матрицы.

Изобретение относитс  к вычислительной технике и может быть исползовано дл  построени  систем обмена информацией между различными устройствами вычислительных комплексов.

Известно устройство дл  сопр жени , содержаиГее две группы блоков согласовани  интерфейсов, узел настройкк , содержащий блок управлени  и блоки приоритетов, а также матрицу коммутирующих элементов t 1

Недостатками данного устройства  вл ютс  большие аппаратурные затраты , обусловленные наличием узла настройки и формировател  управл ющих си налов в коммутирующих элементах,а также низка  надежность(Обусловленна  тем, что отказ узла настройки может привести к отказу всего устройства ,

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  сопр жени , содержащее дав группы блоков согласовани  интерфейсов и матрицу коммутирующих

2

узлов, каждый из которых включает регистр адреса, схему сравнени , п ть элементов И, триггер запроса,два элемента НЕ, причем первые и вторые входы и выходы каждого блока согласовани  интерфейсов соединены с соответствующими информационными и управл ющими входами и выходами устройства , в каждом коммутирующем узле регистр адреса выходом соединен с первым входом схемы сравнени , второй вход которой подключен к первому входу первого элемента И, третьи выход и вход i-ro (i iT М) блока Согласовани  интерфейсов первой группь1, третьи выход и вход j-ro (j 1,N) блока согласовани  интерфейсов второй группы соединены соответственно с первым входом второго элемента И, выходом и входом первого элемента И и выходом второго элемента И коммутирующего узла i-й строки и j-ro столбца матрицы, единичный выход триггера запроса которого подклчен к четвертому -входу i-ro блока согласовани  интерфейсов первой группы. в каждом коммутирующем узле выход схе мы сравнени  -соединен с первым входом третьего элемента И, выход которого соединен с единичным входом триггера запроса, единичный выход которого соединен с первым входом чет вертого элемента И,нулевой выход триг гера, запроса соединен с первым входом п того элемента И, выход которого соединен через первый элемент НЕ с вт рым входом третьего элемента И,третий вход которого соединен через второй элемент НЕ с нулевым входом три1- гера запроса, выход четвертого элемента И соединен с вторыми входами первого и второго элементов И, третий входтретьего элемента И и выход четвертого элемента И коммутирующего узла i-й строки и j-ro столбца матрицы подключены соответственно к четвер тым выходу и входу j-ro блока согласовани  интерфейсов второй группы,выхсд п того элемента.И коммутирующего узла i-й строки и j-ro столбца матрицы подключен к вторым входам чет вертого и п того элементов И коммутирующего узла i-й строки и (j-l)-ro столбца матрицы, четвертый выход i-ro блока согласовани  интерфейсов первой группы соединен с вторыми входами че вертого и п того элементов И коммутирующего узла i-й строки и N-ro стол бца матрицы, 8 указанном устройстве обмен информацией между,например, вычислитель ными машинами (ВМ) и внешними абонентами (ВА) осуществл етс  через устрой ство сопр жени  по интерфейсу, обеспе чивающему передачу информационных и управл ющих сигналов от ВМ к ВА и от ВА и ВМ по раздельным лини м .Интерфейс ВМ проходит по столбцам, а интер фейс ВА - по строкам матрицы коммутирующих узлов. Обмен информацией, например,между j-й ВМ и i-м ВА через блоки coi- ласовани  интерфейсов начинаетс  с выдачи j-й ВМ адреса коммутирующего узла.и управл ющего сигнала выборки, которые воспринимаютс  всеми коммутирующими узлами j-ro столбца коммутациЬнной матрицы. При этом код адреса сравниваетс  с содержимым регистра адреса на схеме сравнени . При сраанении адресов в одном из коммутирующих узлов j-ro столбца матрицы сигнал с триггера запроса выдаетс  к I-му ВА. В ответ на сигнал запроса

ки от УВВ, выставл   требование на обслуживание (ТРБ-А). Не обеспечиваетс  также работа с различными пункi-й ВА выдает сигнал разрешени ,который , пройд  через 1-и блок.согласовани  интерфейсов, последовательно проходит все коммутирующие узлы i-й строки матрицы, опрашива  в каждом из них состо ние триггера запроса. . Таким образом, приоритет коммутирующих узлов в i-й строке матрицы определ етс  их местонахождением, чем ближе к i-й строке матрицы коммутирующий узел расположен к i-му блоку согласовани  интерфейсов,тем выше его приоритет, а следовательно , и приоритет соответствующей ВМ. Если триггер запроса в коммутирующем узле на пересечении j-ro столбца и i-й строки матрицы находитс  в единичном состо нии, то формируетс  сигнал готовности дл  выдачи в j-ю ВМ и открываютс  два элемента И дл  обмена / информацией между j-й ВМ и i-м ВА.По сигналу готовности j-  ВМ начинает обмен информацией с i-м ВА. Сигналы на управл ющих шинах выборки , запроса, разрешени  и готовности остаютс  в течение всего времени обмена. После окончани  обмена j-  ВМ снимает сигнал выборки, что приводит к сн тию сигнала запроса, поступающего на 1-й ВА, в свою очередь ВА снимает сигнал разрешени , что приводит к закрыванию элементов И выдачи информации и сн ти  сигнала готовности , поступающего с выбранного коммутирующего узла на j-ю ВМ. При необходимости обращени  к нескольким ВА из одной ВМ последн   осуществл ет последовательное подключение ВА за счет поочередной выдачи адресов необходимых ВА и вьтолнени  соответствующих обменов C2l. Недостатком известного устройства  вл етс  ограниченна  область его применени , так как оно не обеспечивает работу с вычислительными машинами по инициативе внешних абонентов . Так, например,не обеспечиваетс  работа с внешними .устройствами ЕС ЭВМ, которые дл  передачи второго байта состо ни  при монопольном режиме работы , а также дл  передачи очередного байта данных или первого и второго байта состо ни  при мультиплексном режиме начинают по своей инициативе последовательность сигналов выбортами управлени , автоматизированными рабочими местами, удаленными терминалами и абонентами вычислительных сетей. Цель изобретени  - расширение области применени  устройства за счет работы с вычислительной машиной по инициативе внешних абонентов. Поставленна  цель достигаетс  тем что в устройство дл  сопр жени ,содержащем две группы блоков согласовани  интерфейсов и матрицу коммутирующих блоков, каждый из которых вкл чает первый регистр адреса, первую схему сравнени , п ть элементов И, n вый триггер запроса и два элемента НЕ, причем первые и вторые входы и выходы каждого блока согласовани  ин терфейсов соединены с соответствую1цими информационными и первыми управ л ющими входами и выходами устройства , в каждом коммутирующем блоке пер вый регистр адреса выходом соединен первым входом первой схемы сравнени  второй вход кото.рой подключен к первому входу первого элемента И, трет выход и вход i-ro (i ,Н) блока со ласовани  интерфейсов первой группы третьи выход и вход J-ro ( ,N) бло ка согласовани  интерфейсов второй группы соединены соответственно с первым входом второго элемента И. выходом и входом первого элемента И и Bfa xofiOM второго элемента И коммутирующего блока i-й строки и j-ro столбца матрицы, единичный выход первого триггера запроса которого по ключен к четвертому входу j-ro блока согласовани  интерфейсов первой группы, в каждом коммутирующем блоке выход первой схемы сравнени  соединен с первым входом третьего элемента И, выход которого соединен с единичным входом первого-три1- гера запроса, единичный выход которо го соединен с первым входом четвертого элемента И, нулевой выход первого триггера запроса соединен с пер вым входом п того элемента И, выход которого соединен через первый элемент НЕ с вторым входом третьего элемента. И, третий вход которого сое динен через второй элемент НЕ с ну левым входом первого триггера запроса , третий вход третьего элемента И И выход четвертого элемента И к мутирующего блока i-й строки и j-ro столбца матрицы подключены соответственно к четвертым выходу и входу 3 j-ro блока согласовани  интерфейсов второй группы, выход п того элемента И коммутирующего блока i-й строки и j-ro столбца матрицы подключен к вторым входам четвертого и п того элементов И коммутирующего блока 1-й строки и (j-l)-ro столбца матрицы, четвертый выход i-ro блока согласовани  интерфейсов первой группы соединен с вторыми входами четвертого и п того элементов И коммутирующего блока i-й строки и N-ro столбца матрицы , в каждый коммутирующий блок устройства введены второй регистр адреса , втора  схема сравнени , шестой седьмой и восьмой элементы И,второй триггер запроса, третий и четвертый элементы НЕ и элемент ИЛИ, причем п тые входы и выходы каждого блока согласовани  интерфейсов соединены с соответствующими вторыми управл ощими входами и выходами устройства, в каждом коммутирующем блоке второй регистр адреса выходом соединен с первым входом второй схемы сравнени , второй вход которой подключен к первому входу второго элемента Mj выход второй схемы сравнени  соединен с первым входом шее-того элемента И, выход которого соединен с единичным входом второго триггера запроса, единичный выход которого соединен с первым входом седьмого элемента И,нулевой выход второго триггера запроса соединен с первым входом восьмого элемента И,выход которого соединен через третий элемент НЕ с вторым входом шестогочэлемента И, третий вход которого соединен через четвертый элемент НЕ с нулевым входом второго триггера запроса , выходы четвертого и седьмого элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с вторыми входами первого и второго элементов И, третий вход шестого элемента И и выход седьмого элемента И коммутирующего блока i-й строки и j-ro столбца матрицы подключены соответственно к шестым выходу и входу I-го блока согласовани  интерфейсов первой группы , единичный выход второго триггера запросов коммутирующего блока i-й строки и j-ro столбца матрицы подклю g шестому входу j-ro блока согласовани  интерфейса второй группы,выход восьмого элемента И коммутирующего блока i-й строки и j-ro столбца матрицы подключен к вторым входам седьмого и восьмого элементов И коммутирующего блока (-1)-й строки и j-ro столбца матрицы, шестой выход j-ro блока согласовани  интерфейсов второй группы соединен с вторыми входами сед мого и восьмого элементов И коммутирующего блока М-й строки и j-ro столб ца матрицы. IНа фиг. 1 представлена блок-схема предлагаемого устройства; на фиг.2 функциональна  схема коммутирующего блока. Устройство содержит (фиг.1) блоки 1 согласовани  интерфейсов и коммутирующие блоки 2,объединенные в матрицу , причем коммутирующие блоки 2 каждой строки матрицы подключены к соответствующему блоку 1 первой группы , а коммутирующие блоки 2 каждого столбца - к соответствующему блоку 1 второй группы. Каждый коммутирующий блок 2 состоит из регистров 3 и k адреса, схем 5 и 6 сравнени , первого и второго элементов И 7 и В.три.ггеров 9 и 10 запроса, третьего, четвертого и п того элементов И 11-13 первого и второго элементов НЕ и 15 седьмого и восьмого элементов И 16-18, третьего и четвертого элемен тов НЕ 19 и 20 и элемента ИЛИ 21.Первые , вторые и п тые входы и выходы каждого блока 1 согласовани  интерфейсов  вл ютс  соответствующими информационными и первыми и вторыми управл ющими выходами устройства,причем блоки 1 первой группы соедин ютс  с внешними обонентами (ВА), а блоки 2 второй группы - с вычислительными машинами (ВМ), третьи вход и выход четвертый вход и шестые вход и выход блока 1 согласовани  интерфейсов первой группы .соединены соответственно с выходом элементов И 7 входами элементов И В, единичными выходами триггеров 9 запроса,(Выходами элементов И 17 и входами элементов И 16 все коммутирующих блоков 2 i-и строки матрицы . Четвертый выход i-ro блока 1 со единен с входом элемента И 13 коммути рующего блока i-й строки и первого столбца. Выход элемента И 13 коммутирующего блока 2 .i-й строки и j-ro столбца матрицы соединен с входом эг( мента И 13 коммутирующего блока 2 i-й строки и (j-l)-ro столбца.Третьи вход и выход, четвертый вход и выход и шестой вход j-ro блока 1 согласовани  интерфейсов второй группы соединены соответственно с выходами элементов И 8, входами элементов И 7 выходами элементов И 12, входами элементов И П и единичными выходами триггеров 10 запроса всех коммутирующих блоков 2 j-й строки матрицы. Шее той выход j-ro блока 2 соединен с входом элемента И 18 коммутирующего блока 2 первой строки и j-ro столбца матрицы . Выход элемента И 18 коммутирующего блока 2 1-й строки и j-ro столбца соединен с входом элемента И 18 коммутирующего блока 2 (ftl )-й стро-. ки и j-ro столбца. Блоки I представл ют собой совокупность формирователей, число ROTO-, рых определ етс  числом информационных и управл ющих линий, необходимых дл  св зи с соответствующими,например, вычислительными машинами и внешними абонентами. Устройство работает следующим образом . В случае инициативы ВМ обмен инфорг мацией,например, между j-и ВМ и i-M ВА начинаетс  с выдачи j-й ВМ адреса коммутирующего блока 2 и управл ющего сигнала выборки на третий вход элемента И 13 которые воспринимаютс  всеми коммутирующими Блоками 2 j-ro столб4а матрицы. При этом код адреса, поступающий по информационным лини м на первый вход элемента И 7, сравниваетс  с содержанием регистра 3 адреса на со схеме 5 сравнени . Если сравнение произошло (высокий уровень на первом входе элемента И 11),то сигналом с выхода элемента И 11 в единичное состо ние ус-. танавливаетс  триггер 9 сигнал с выхода которого поступает на четвертый вход I-го блока 1 согласовани  интерфейсов и далее выдаетс  i-му ВА. В случае несравнени  адресов или же при их сравнении, но при наличии уровн  на втором входе элемента И 11, триггер 9 в единичное состо ние не устанавливаетс .Тем самым исключаетс  возможность перехвата i-ro ВА вычислительной машиной с более высоким приоритетом до тех пор, пока не завершитс  уже начатый обмен между i-м ВА и ВМ с более низким приоритетом. В ответ на сигнал запроса i-й ВА выдает с четвертого выхода сигнал разрешени , который,пройд  через блок 1, последовательно проходит все коммутирующие блоки 2 1-й строки матрицы , опрашива  в каждом из них состо  ние триггера 9. Если триггер 9 например , в коммутирующем блоке 2, расположенном на пересечении j-ro столб ца и строки матрицы, находитс  в единичном состо нии, то формируетс  сигнал на выходе элемента И 12,поступающий на первый вход элемента ИЛИ 21, выход которого откры&ает эле менты И 7, и 8 дл  обмема информацией J-BM и i-м ВА, Кроме того, сигнал с выхода элемента И 12 поступает на четвертый вход блока I и далее выдаетс  в -ю ВМ как сигнал готовности, по которому j-  ВМ начинает обмен информацией с i-м ВА. Если триггер 9 запроса находитс  нулевом состо нии, то на выходе эле мента И 13 формируетс  сигнал, котор через элемент НЕ 1 закрывает элемент И 11, а также поступает на втор входы элементов И 12 и 13 следующего коммутирующего блока 2 1-й строки матрицы, Сигналы на управл ющих лини х выб ки,запроса .разрещени  и готовности остаютс  в течение всего времени обмена до тех пор, пока J-  ВМ не снимет сигнал выборки, что приводит к сн тию остальных управл ющих сигнало 8--.случае обращений к i-му ВА несколь ких ВМ одновременно за счет последовательного прохождени  сигнала разрешени  осуществл етс  последователь ное их подключение к ВА, В случае инициативы ВА устэновлеьи св зи, например, между i-м ВА -й ВМ начинаетс  с выдачи J-м ВА адреса коммутирующего блока 2 и сигнала выборки , которые воспринимаютс  всеми коммутирующими блоками 2 i-й строки матриць, В каждом коммутирующем блоке 2 осуществл етс  сравнение содержимого регистра k адреса с кодом адреса, поступающим на первый вход элемента И 8, на схеме .6 сравнени . Если сравнение произошло (высокий уровень на первом входе элемента И 1б )( то сигнал с выхода элемента И 1б устанавливает в единичное состо ние триггер 10 запроса, выход которо го поступает на шестой вход .го блока 1 и далее выдаетс  в j-ю ВМ.Если сравнение адресов не произошло или же произошло, но имеетс  низкий уровень на втором входе элемента И 1б, триггер 10 запроса в единичное состо ние не устанавливаетс . Тем самым исключаетс  возможность перехвата j-й ВМ внешним абонентом с более высоким приоритетом до окончани  уже начатого обмена между j-й ВМ и i-м ВА с более низким приоритетом. В ответ на запрос j-  ВМ .рыдает на шестой выход сигнал разрешени , который последовательно проходит все коммутирующие блоки 2 j-ro столбца матрицы, опрашива  в каждом из них состо ние триггера 10.Если триггер 10, например, в коммутирующем блоке 2, расположенном на пересечении столбца и строки матрицы, находитс  в единичном состо нии,то на выходе элемента И 17 формируетс  сигнал, поступающий на второй вход элемента ИЛИ 21, выход которого открывает элементы И 7 и 8 дл  коммутации потоков информации между i-м ВА и j-й ВМ.Кроме того, сигнал с выхода элемента И 17 поступает на шестой вход i-ro блока 1 и далее выдаетс  1-му ВА как сигнал готовности, по которому i-й ВА начинает обмен информацией с j-й ВМ. Если триггер 10 запроса находитс  в нулевом состо нии, то формируетс  cигнvaл с выхода элемента И 18 как сигнал разрешени , который поступает на следующий коммутирующий блок 2 I-и строки. По окончании обмена 1-й ВА снимает сигнал выборки, что приводит к сн тию остальных управл ющих си1- налов. В случае обращений к j-й ВМ нескольких ВА одновременно за счет последовательного прохождени  сигнала разрешени  осуществл етс  последовательное их подключение к j-й ВМ, При одновременной установке в единичное состо ние триггеров 9 и 10 запроса в коммутирующем блоке 2, например , расположенном на пересечении -го столбца и i-й строки матрицы, предпочтение отдаетс  установлению коммутации по инициативе j-й ВМ. В этом случае i-й ВА снимает сигнал выборки, что приводит к сбросу ЕЗ нулевое состо ние триггера 10. В то же зрем  по сигналу Запрос, поступающему на четвертый вход i-ro блока 1, ВА выдает сигнал разрешени , который в коммутирующем блоке 2, расположенном на пересечении j-ro столбца и 1-й строки матрицы, открывает элементы И 7 и 8 дл  коммутации потоков информации между j-й ВН и -м ВА,

Таким образом, предлагаемое устройство обеспечивает обмен информацией между вычислительными машинами и внешними абонентами по инициативе

ntiii niiii

1038933

8М или ВА. Это позвол ет примен ть устройство дл  сопр жени  в системах , решающих более широкие классы задач.

mill

Mill

(pus.i

Claims (1)

1. кл. G Об F 3/04,. 1981 (прототип). (54 )(57 ) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ, содержащее две группы блоков согласования интерфейсов и матрицу коммутирующих блоков, каждый из которых включает первый регистр адреса, первую схему сравнения, пять элементов И, первый триггер запроса и два элемента НЕ, причем первые и вторые входы и выходы каждого блока согласования интерфейсов соединены с соответствующими информационными и первыми управляющими входами и выходами устройства, в каждом коммутирующем блоке первый регистр адреса выходом соединен с первым входом первой схемы сравнения, второй вход которой подключен к первому входу первого элемента И, третьи выход и вход'Ϊ-го (1= 1,М) блока согласования интерфейсов первой группы, третьи выход и вход j-ro (j = Ί,Ν) блока согласования интерфейсов второй группы соединены соответственно с первым входом второго элемента И, выходом и входом первого элемента И и выходом второго элемента И коммутирующего блока i-й строки и j-ro столбца матрицы, единичный выход первого триггера запроса которого подключен к четвертому входу i-ro блока согласования интерфейсов первой группы, в каждом коммутирующем блоке выход первой схемы сравнения соединен с первым входом третьего Элементу И, выход которого соединен с единичным входом первого триггера запроса, единичный выход которого соединен с первым входом четвертого элемента И, нулевой выход первого триггера запроса соединен с первым входом пятого элемента И, выход которого соединен через первый элемент НЕ с вторым входом третьего элемента И, третий вход которого соединен через второй элемент НЕ с нулевым входом первого триггера запроса , третий вход третьего элемента И и выход четвертого элемента И © коммутирующего блока ί-й строки и jiro столбца матрицы подключены соответственно к четвертым выходу и входу j-ro блока согласования интерфейсов второй группы, выход пятого элемента И коммутируюещго блока i-й строки и j-ro столбца матрицы подключен к вторым входам четвертого и -пятого элементов И коммутирующего блока i-й строки и (j-l)-ro столбца матрицы, четвертый выход ί-го блока согласования интерфейсов первой группы 'Соединен с вторыми входами четвертого и пятого элементов И коммутирующего блока i-й строки и N-го столбца матрицы, отличающееся тем, что, с целью расширения области применения устройства за счет работы с вычислительной машиной по инициативе внешних абонентов, в каждый коммутирующий блок устройства введены второй регистр адреса, вторая схема сравнения, шестой, седьмой и восьмой элементы И, второй триггер запроса,тре- тий и четвертый элементы НЕ и элемент ИЛИ, причем пятые входы и выходы каждого блока согласования интерфейсов соединены с соответствующими вторыми управляющими входами и выходами устройства, в каждом коммутирующем блоке второй регистр -адреса выходом соединен с первым входом второй схемы сравнения, второй вход которой подключен к первому входу второго элемента И, выход второй схемы сравнения соединен с первым входом шестого элемента И, выход которого соединен с единичным входом второго триггера запроса, единичный выход которого соединен с первым входом седьмого элемента И, нулевой выход второго триггера запроса соединен с первым входом восьмого элемента И, выход которого соединен через третий элемент НЕ с вторым входом шестого элемента И, третий вход которого соединен через четвертый элемент НЕ с нулевым входом второго триггера запроса, выходы четвертого и седьмого элементов И соединены соот ветственно с первым и вторым входами элемента ИЛИ, выход которого соединен с вторыми входами первого и второго элементов И, третий вход шестого элемента И и выход седьмого элемента И коммутирующего блока i-й строки и j-ro столбца матрицы подключены соответственно к шестым вы.ходу и входу i-ro блока согласования интерфейсов первой группы, единичный выход второго триггера запросов коммутирующего блока ί-й строки и j-ro столбца матрицы подключен к шестому входу j-ro блока согласования интерфейсов второй группы, выход восьмого элемента И коммутирующего блока 1-й строки и j-ro столбца матрицы подключен к вторым входам седьмого и восьмого элементов И коммутирующего блока (1-1)-й строки и j-ro столбца матрицы, шестой выход j-ro блока согласования интерфейсов второй группы соединен с вторыми входами седьмого й восьмого элементов И коммутирующего блока М--й строки и j-ro столбца матрицы.