SU951316A1 - Устройство диспетчеризации вычислительной системы - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении устройств диспетчеризации высокопроизводительных многомашинных вычислительных систем.

Известны устройства диспетчеризации , содержащие регистр приращений, хоммутатор, регистр управлени , дешифратор , по числу управл емых вычислительных машин в системе группы элементов И 1.

Недостатком известного устройства  вл етс  отсутствие возможности обеспечени  оперативного обмена информацпел по инициативе управл емых вычислительных машин, из-за чего в .системе могут возникать потери машинного времени.

Наиболее близким по технической сущности к- изобретению  вл етс  устройство, содержащее регистр приращений, регистр управлени , первый дешифратор, первый элемент ИЛИ, группу элементов ИЛИ и N узлов |op шpoвaни  сигнгшов состо ни  (N - число управл емых вычислительных машин), содержащих триггер запроса , регистр состо ни , регистр приоритета, схему сравнени  и группу элементов И, причем вход регистра приращений подключен к входу кода настройки устройства, выход регистра приращений соединен с информационным входом коммутатора, управл ющий вход которого подключен к стробирующему входу устройства, выход коммутатора соединен с информационным входом регистра управлени , управл ющий вход которого под10 к.пючен к управл ющему, входу устройства , выход регистра управлени  соединен с входом первого дешифратора , выход которого  вл етс  первым выходом устройства, входы регистров

15 состо ни  соединены с первой группой кодовых входов устройства, единичт ные входы триггеров запросов  вл ютс  устаковочными входами устройства, нулевые входы триггеров запросов

20 соединены с выходами йоответствующих схем сравнени , входы регистров приоритета  вл ютс  второй группой кодовых входов устройства, выходы регистров приоритета соединены с

25 первыми входами схем сравнени  и первыми-.входами элементов И групп, вторые и управл ющие входы которых соединены соответственно с выходами регистров состо ни  и выходами схем

Claims (3)

1. 30 сравнени , а выходы - с входами элементов ИЛИ группы, выходы которалх подключены к группе управл ю1дих выходов устройства, выходы триггер запросов соединены с yпpaвл ющи ш входами схем сравнени , входы перво го элемента ИЛИ соединены с выходам ( Триггеров запросов
2. 2. Недостаток этого устройства сос тоит в том,что дл  идентификации вычислительной машины - инициатора запроса на обмен информацией - необходимо Машинное врем  управл ющей вычислительной машины, что в свою очередь ведет к снижению эффективного быстродействи  вычислительной системы. Цель изобретени  - расширение функциональных возможностей устройства за счет исключени  временных потерь в вычислительной системе на идентификацию вычислительной машины - инициатора обмена информацией Поставленна  цель достигаетс  тем, что в устройство введены управ л ющий триггер, генератор тактовых импульсов, элемент И, счетчик импульсов , второй дешифратор и второй элемент ИЛИ, причем выход первого элемента ИЛИ соединен с единичным входом управл ющего триггера, нулев вход которого соединен с выходом второго элемента ИЛИ, выход управл ющего триггера соединен с управл ющим входом элемента И, информационный вход которого соединен с выходом генерато1 а тактовых импульсов , а выход - с входом счетчика им пульсов, выход которого соединен с входом второго дешифратора и с втор ми входами схем сравнени , выходы которых соединены с входами второго элемента ИЛИ, выход второго дешифратора  вл етс  вторым выходом устройства , управл ющий вход второго дешифратора подключен к командному входу устройства. Введение дополнительных узлов позвол ет расширить функциональные возможности устройства за счет исключени  потерь времени управл ющей вычислительной машины, св занных с идентификацией вычислительной машины - инициатора обмена информацией , что в свою очередь существенно повышает эффективное быстродейст вие вычислительной системы. На чертеже приведена структурна  схема устройства диспетчеризации вычислительной системы. Устройство содержит регистр приращений 1, коммутатор 2, регистр уп равл,ени  3, первый дешифратор 4, N узлов 8 формировани  сигналов сое то ни , каждый из которых включает триггер запроса 9, регистр состо ни 10, регистр 11 приоритета 11, схему сравнени  12 и группу элементов И первый элемент ИЛИ 14, управл ющий триггер 15, генератор тактовых импульсов 16, элемент И 17, счетчик импульсов 18, второй дешифратор 19, второй элемент ИЛИ 21, группу элементов ИЛИ 22 и группу элементов И 23. Кроме того на схеме показаны N групп элементов И 5 (индексы обозначают номера управл емых вычислительных машин 6), управл юща  ВМ 7, элементы ИЛИ 20. Работа устройства диспетчеризации вычислительной системы происходит следующим образом, В исходном положении триггеры 9 и 15, триггеры регистра 10 и счетчика 13 наход тс  в нулевом состо нии, что свидетельствует об отсутствии запросов на обмен информацией со стороны управл емых ВМ, На регистрах 11 наход тс  коды номеров ВМ, эти коды указывают на приоритетность ВМ, причем при функционировании вычислительной системы приоритетность ВМ может мен тьс . Обмен информацией между управл ющей ВМ 7 и управл емыми ВМ 6 поинициативе управл ющей ВМ 7 осуществл етс  путем занесени  команд настройки в регистр приращений 1. Состо ние регистра 1 определ ет режим работы УВМ 7 по обращению к оперативной пам ти ВМ б. Регистр 1 содержит несколько характерных участков, число которых зависит от количества различных причин обращени  к пам ти: чтение операндов, запись результатов и других обращений к оперативной пам ти ВМ 6, Информаци  о состо нии регистра 1 через коммутатор 2 в промежутки времени, определ емые работой УВМ 7, поступает на вход регистра 3, По состо нию регистра 3 дешифратор 4 на одном из своих выходов вырабатывает управл ющий сигнал, который подаетс  на управл емые входы элементов 5 соответствующей ВМ - 6 . Код адреса обращени  через вторые элементы И 5 поступает в регистр адреса оперативной пам ти соответствующей ВМ 6, Первые элементы И 5 обеспечивают обмен информацией при обращении УВМ 7 к оперативной пам ти ВМ 6, а третьи элементы И 5 осуществл ют передачу синхронизирующих и управЛЯЮ1ЦИХ сигналов между УВМ 7 и ВМ 6 дл  перехода на системный режим работы без нарушени  процесса вычислений в них. Обмен информацией по инициативе одной из ВМ 6 с УВМ 7 осуществл етс  следующим образом. При окончании решени  очередной задачи или при другом виде запроса на обмен информацией сигнал о необходимости такого обмена посылаетс  ВМ б на единичный вход триггера 9, который устанавливаетс  в единичное состо ние. Кроме того, на регистр 10, от этой же вм поступает код операции обмена: рейена очередна  задача, требование ввода-вывода информации, сигналы от системы контрол  ВМ и др. Далее сиг нал о наличии запроса с выхода триг гера 9 поступает на управл ющий вхо схемы сравнени  12 и через элемент ИЛИ 14 на единичный вход триггера 1 Переход триггера 15 в единичное состо ние обеспечивает по вление .высокого потенциала на управл ющем входе элемента 17, после чего импул сы с выхода генератора 16.тактовых импульсов поступают через элемент 1 на вход счетчика 18. Код с выхода счетчика поступает на вход дешифратора 19 и первые входы схем сравнени  12, на вторые входы которых поступают коды с регистров 11 приоритета (например, пор дковый номер ВМ в вычислительной системе). При наличии запроса на обмен с данной ВМ 6 и при достижении на выходе счетчика 18 соответствующего кода на выходе одной из схем сравнени  12 по вл етс  высокий потенциал, который поступает на нулевой вход триггера 9 и Через элемент ИЛИ 21 на нулевой вход триггера 15, а такж на управл ющий вход группы элементов и 13, в результате чего через элементы 13 и 22 информаци  с выход регистров 11 приоритета и регистра состо ни  10 поступает на вход упра л ющей ВМ 7. Одновременно с переходом триггера 15 в нулевое состо ние прекращаетс  подача счетных импульсов с выхода генератора 16 через элемент 17 на вход счетчика 18. УВМ 7 анализирует прин тую информацию и принимает решение об изменении программы работы вычислительной системы, записанной в регистре 1. Дл  этого УВМ 7 подает разрешающий сигнал на управл ющий вход дешифратора 19 (в случае немедленной реакции на требование обмена информацией со стороны ВМ 6) в результате чего обеспечиваетс  оперативна  св зь ВМ 6 и УВМ 7 чере элементы И 5. в том случае, если немедленный обмен информацией между УВМ 7 и ВМ 6 .по инициативе ВМ 6 нецелесообразен, УВМ 7 подает управ л ющий сигнал на элемент 23, в результате чего информаци  с выхода элемента 22 через элемент 23 записываетс  на регистр управлени 
3. 3. По этому коду в дальнейшем обеспечиваетс  обмен информацией между ВМ 6 и УВМ 7 по инициативе ВМ 6. По ле обслуживани  запроса на обмен информацией по инициативе ВМ 6 управл юща  вычислительна  машина 7 сбрасывает в нулевое (исходное), сос то ние счетчик импульсов 18. Таким образом, устройство диспетчеризации обеспечивает параллельную работу ВМ 6 при гибкой оперативной организации управлени , котора  достигаетс  за счет исключени  потерь машинного времени, св занного с организацией двухстороннего обмена информацией. При этом устройство обеспечивает повышение эффективного быстродействи  ЕС при незначительных дополнительных аппаратурных затратах . Указанные качества устройства диспетчеризации вычислительной системы способствуют эффективному его применению при решении совокупности задач управлени  объектами и технологическими процессами. Формула изобретени  Устройство диспетчеризации вычислительной системы, содержащее регистр приращений, коммутатор, регистр управлени , первый дешифратор, первый элемент ИЛИ, группу, элементов ИЛИ и N узлов формировани  сигналов состо ни  (N - число управл емых вычислительных машин), содержащих триггер запроса, регистр состо ни , регистр приоритета, схему сравнени  и группу элементов И, причем вход регистра приращений подключен к входу кода настройки устройства, выход регистра приращений соединен с информационным входом коммутатора, управл ющий вход которого подключен к стробирующему входу устройства,выход коммутатора соединен с информационным входом регистра управлени , управл ющий вход которого подключен к управл ющему входу устройства, выход регистра управлени  соединен со входом первого дешифратора, выход которого  вл етс  первым выходом устройства, входы регистров состо ни  соединены с первой группой кодовых входов устройства, единичные входы триггеров запросов  вл ютс  установочными входами устройства, нулевые входы триггеров запросов соединены с выходами соответствующих схем сравнени , входы регистров iприоритета  вл ютс  второй группой кодовых входов устройства, выходы регистров приоритета соединены с первыми входами схем сравнени  и первыми входами элементов И групп, вторые и управл ющие входы которых соединены соответственно с выходами регистров состо ни  и выходами схем сравнени , а выходы - со входами элементов ИЛИ группы, выходы которых подключены к группе управл ющих выходов устройства , выходы триггеров запросов соединены с управл ющими входами схем сравнени , входы первого.элемента ИЛИ соединены с выходами триг