SU781803A1 - Устройство ввода-вывода - Google Patents

Description

(54) УСТРОЙСТВО ВВОДА-ВЫВОДА 1 .. .. .Изобретение относитс  к вычислительной технике и может быть исполь зовано при конструировании селекторных каналов ввода-вывода. Каналы осуществл ют обмен данньрс с внешними устройствами. Пе15едача данных между внешними устройствами и каналом выполн етс  параллельными кодами, которые далее называютс  бай тами и содержат в типичном случае 8 двоичных разр дов. В операции чтени  канал принимает данные из внешне го устройства по входным информацион ньм шинам интерфейса и из полученных байтов формирует единицу информации, пригодную дл  записи в оперативную пгм ть и называемую далее словом.Раз мер слова определ етс  разр дностью оперативной пам ти и обычно сОставл  ет 2,4 или 8 байтов. После фЬрмирова ни  каждого очередного слова кангш посылает в процессор запрос на передачу этого слова в оперативную пам ть . В операции записи канал формирует запросы на считывание слов из оперативной пам ти и побайтно передает эти слова во внешнее устройство по выходным информационным шинам интерфейса . Канал содержит также средства , позвол гогцие распознать услови 

Г окончани  передачи данных и сообщить об этом процессору и внешнему устройству. Процессор осуществл ет иннциироваиие операций ввода-вывода, передачу данных между каналами и оперативной пшл тью. Известно устройство дл  ввода-вывода , содержащее главный канал, в состав которого входит информационный регистр, соединенный по входу и выходу с сумматором, блоком местной пам ти, информационной магистралью оперативной пам ти и регистрами данных подканалов содержгицих счетчик номерй байта с дешифратором , выход которого подключен к управл кадему входу регистра данных, и узел управлени , первый выход которого соединен со входам блока управлени  главного канала l. Недостаток этого устройства низка  скорость передачи массивов, св занных цепочкой данных. Этот недостаток обусловлен тем, что расположение байта данных в буферном регистре подканала определ етс  позицией этого байта в слове. Указанный недостаток существенно снижает быстродействие канала при передаче массивов с использованием цепочек данных . пусть, к примеру, требуетс  прочитать зону с магнитной ленты, причем этот массив надо записать в две п смежные области оперативной пам ти . Программа канала в этом случае состоит из двух управл ющих слов, св занных цепочкой данных. Первое управл ющее слово содержит начальный адрес первой области оперативной пам ти и число байтов, которое в эту область надо поместить, второе управл ющее слово содержит аналогичную информацию о второй облас ти пам ти. Передача данных начинаетс  с использованием информации в первом управл ющем слове. Как только прин т последний байт из числа относ щихс  к первой области пам ти,обмен с внешним устройством временно приостанавливаетс , так как подканал не знает, в какое место поместить следук йий байт данных. Обмен возобновл ет .с  лишь после выполнени  всех действий , св занных с переходом по цепочк данных (записи последнего слова данных в первую область оперативной пам ти , считывани  из оперативной пам  ти и размещени  из местной пам ти второго управл ющего слова, заполнени  счётчика и регистра информацией из второго управл ющего слова).Врем  перехода по цепочке данных во много раз (примерно на пор док) превышает период следовани  байтов, не св занных цепочкой, и, следовательно, во столько же раз уменьшаетс  скорость Оомена с синхронными и нё буЛеризован ными внешними устройствами (типа маг нитных дисков и лент). Недостатком устройства  вл етс  также сложность алгоритма формировани  остаточного счета, обусловленна  прин тым способом подсчета количества переданных байтов, при котором требуютс  дополнительный регистр специальные микрооперации сумматора значительные затраты времени главным каналом и усложнение блока управлени . Наиболее близкое к предлагаемому техническое решение - устройство вво да-вывода, содержащее регистр данных первый и второй счетчики, первый и второй дешифраторы, блок управлени  блок буферных регистров, причем пер вый, второй и третий выходы блока у равлени   вл ютс  соответственно пе вым, вторым и третьим выходами устройства , первый, второй, третий и четвертый выходы устройства соедине ны со входом первого счетчика, с пе вым информационным входом регистра Данных, со входом второго счетчика и с первым выходом блока управлени , выход первого счетчика соединен со Входом первого дешифратора, выход к орого соединен с управл ющим входом егистра данных, первый выход региста данных  вл етс  четвертым выходом стройства, выход второго счетчика оединен со входом второго дешифраора , со вторым входом блока управени  и с третьим выходом устройства. Недостаток этого устройства - низа  скорость передачи данных, обусовленна  тем, что каждый передаваеый байт последовательно проходит ерез всё буферные регистры. Другим недостатком  вл етс  больой расход оборудовани  на построеие узла счета байтов - содержащего олноразр дный счетчик с дешифратоом и св зи с выходовэтого счетчиа на вход сумматора. Разр дность четчика равна длине пол  счета в упавл ющем слове. От длины этого пол  ависит величина массива, который ожно передать в одной операции ввоа-вывода . Поэтому поле счета обыгчно остаточно большое. Цель изобретени  - повышение прозводительности и сокращение аппараурных затрат. Поставленна  цель достигаетс  тем, что в устройство введены первый и второй элементы ИЛИ, третий дешифратор , элемент НЕ элемент И/ первый и второй триггеры/ причем п тый и вюстой входы устройства соединены соответственно со входом первого элемента ИЛИ и со входом третьего дешифратора , выход которого соединен с единичным входом первого триггера и со входом элемента НЕ, выход которого соединен с нулевым входом первого триггера и с единичным входом второго триггера, нулевоЧ выход второго триггера  вл етс  п тым выходом устройства , единичный выход первого триггера соединен с третьим входом блока управлени  и первым входом элемента И, выход второго де111иАратора соединен со вторым входом элемента И, выход которого соединен с четвертым входом блока управлени , четвертый выход блока управлени  соединен СО ВХОДОМ второго элемента ИЛИ и с управл ющим входом блока буферных регистров , выходы которого соединены соответственно со входами второго элемента ИЛИ, выход второго элемента ИЛИ соединен со вторым информационным входом регистра данных и  вл етс  шестым выходом устройства, выход первого дешифратора соединен со входом первого элемента ИЛИ, выход которого соединен с информационным входом блока буферных регистров, вторые информационные выходы регистра данных соединены соответственно со входами первого элемента ИЛИ. На чертеже изображена блок-схема устЕ ойств ввода-вывода. Устройство содержит процессор 1, информационный регистр 2, регистр 3 данных, первый счетчик 4, первый дешифратор 5, блок б управлени , блок 7 буферных регистров,в котох лЯ вход т п буферных регистров, входную 3 и выходную 9 линии управлени  интерфейсом ввода-вывода, инфор 1аци онную магистраль 10 оперативной пам ти , первый элемент ИЛИ 11, второй элемент ИЛИ 12, элемент НЕ 13, второй счетчик 14, второй дешифратор 15, первый триггер 16, второй триггер 17, третий дешифратор 18, элемен ты И 19, входную 20 и выходную 21 шины информационного регистра,входную 22, и выходную 23 информационные шины интерфейса ввода-вывода. Устройство работает следующим образом . Процессор 1, воспринима  команду ввода-вывода, подключаетс  к указанному в команде каналу и считывает из оперативной пам ти управл ющее слово которое через регистр 2 записываетс  в пам ть подканёшов (предполагаетс  что обмен с оперативной пам тью выполн етс  4-байтовыми слоьами,- такую же разр дность имеют магистрали 10, 20-22 и регистры 2 и 3,другой размер слова не противоречит существу изобретени ) . Два младших разр да пол  данных в управл ющем слове, определ ющие позицию байта дгшных в слове, передаютс  из регистра 2 в первый счетчик 4. Несколько младших разр дов пол  счета в управл ющем слове передаютс  из регистра 2 во второй счетчик 14, число этих разр дов и соответственно разр дность счетчика 14 завис т от суммарной емкости регистров данных 3 и блока 7 буферных регистров. Максимальный код в счетчике 14 должен быть не меньше количества байтов в блоке буферных регистров {если, как показано на чер теже, счетчик 14 - четырехразр дный то при 4-байтоврм регистре 3 данных блок буферных регистров содержит 411 буферных регистров). Одновременно с заполнением счетчика 14 включаетс  третий деши-Ъратор 18. Этот Дешифратор - общий дл  всех кангшов, подключенных к процессору. Он анализирует стар иУю часть пол  счета. Если этот код отличен от нулевого, воз буждаетс  сигнал на инверсном выходе дешифратора, который по линии устанавливает второй триггер 17 и сбрасы вает первый триггер 16. Затем младша  часть, пол  счета обнул етс  и в таком виде счет записываетс  в пам ть подканалов процессора. Далее канал устанавливает св зь с внешним устройством и начинает передачу данных. Прием и выдача байтов сопровождаютс  обменом сигналами управлени  по лини м 8 и 9. Если выпО:Лн е1с  операци  чтени , байт данных принимаетс  с шин 22 на соответствунадий вход первого элемента ИЛИ 11 и затем помещаетс  в блок 7 буферных регистров, следующий байт помещаетс  в регистр 7 и т.д. Буферные регистры используютс  по кольцевому принципу - после заполнени  регистра 7 вновь используетс  регистр 7 , если он к этому времени освобождаетс . Параллельно с накоплением в буферных регистрах данные через второй элемент ИЛИ 12 передаютс  дальше в регистр 3, где формируетс  слово дл  записи в оперативную пам ть . байтов из блока 7 буферйых регистров происходит в пор дке их посту|глени  из внешнего устройства (сначала считываетс  первый байт из регистра 1 и т.д.). Блок 6 управлени  следит за расположением данных в блоке 7 буферных регистров и управл ет приемом и выдачей информации. Блок 6 управлени  содержит , в частности, счетчик буфера, который указывает, сколько байтов находитс  в буферных регистрах, при приеме в буферные регистры каждого байта к содержимому счетчика прибавл етс  единица, при вьщаче - вычитываетс . С выхода второгоэлемента ИЛИ 12 данные записываютс  в тот байт регистра 3, который указан кодом в перэом счетчике 4. Затем к содержимому счётчика 4 прибавл етс  единица, и очередна  передача выполн етс  в следующий байт регистра 3. Во врем  каждой передачи в регистр 3 происходит также вычитание единицы из содержимого второго счетчика 14. После того как заполнитс  последний байт регистра 3, блок б управлени  посылает запрос на передачу слова в оперативную пам ть и пооцессор 1 переключаетс  на обслуживание данного канала. Из пам ти подканала считываетс  адрес данных, который помещаетс  в регистр 2и оттуда по шинам 21 передаетс  на магистргшь 10 оперативной пам ти и в сумматор. Последний увеличивает адрес на 4 (при 4-байтовом слове), и новое значение адреса возвращаетс  в пам тъ подканалов. Затем данные из регистра 3 через гайку 20, регистр 2, шины 21 и 10 передаютс  в оперативную пам ть. Регистр 3 освобождаетс  и возобновл ет прием данных из буферных регистров. По мере Формировани  в регистре 3 каждого следующего слова обращени  к оперативной пам ти повтор ютс . В ходе передачи байтов в регистр 3содержимое второго счетчика 14 уменьшаетс  и в какой-то момент становитс  нулевым. После следующего вычитани  в счетчике образуетс  максимашьный код и формируетс  сигнал , заема, который срабатывает второй

триггер 17. Нулевое состо ние этого триггера воспринимаетс  процессором и во врем  ближайшего обращени  к оперативной пам ти происходит модификаци  счета и анализ его значени . Счет считываетс  из пам ти подканалов и через регистр 2 подаетс  в сумматор , где он уменьшаетс  на 16 (при 4-разр дном счетчике байтов 14). Новое значение счета помещаетс  в регистр 2, анализируетс  третьим дешифратором 18 и возвращаетс  в пам ть подканалов. Если счет отличен от нулевого, то сигнал на ин1версном ВБкодё дешифратора вновь устанавливает второй триггер 17 и подтверждает нулевое состо ние первого триггера 16.

Когда счет после очередной модификации становитс  нулевым, срабатывает третий дешифратор 18, выходной сигнал которого устанавливает первый триггер 16. С этого момента блок б управлени  анализирует на равенство текущее содержимое второго счетчика 14 и счетчика буфера. Совпадение этих кодов Означает, что в буферные регистры прин т последний байт данных начального управл ющего слова. Тогда блок б управлени  анализирует услови  перехода по цепочке данных и, если они отсутствуют, посылает внешнему устройству по линии 9 сигнал окончани  передачи данных. Затем в оперативную пам ть передаютс  данные,имеющиес  еще в регистре 3 и блоке 7 буферных регистров. Сигнал с первого выхода блока 6 управлени , как сигнал окончани  передачи данных, поступает в процессор. Если услови  перехода по цепочке данных существуют,то вырабатываетс  соответствующий скгаал процессор считывает из оперативной па.м ти следующее управл нвдее слово и заполн ет  чейки местной пам ти подканалов , счетчики 4 и 14 и триггеры 16 и 17 новой информацией. Во врем  выполнени  этого процесса переход по цепочке прием данных из внешнего устройства продолжаетс  без перерыва и в прежнем темпе. Байты данных, св занные с новым управл ющим словом/накапливаютс  в блоке 7 буферных регистров и, когда переход завершаетс  передаютс  дальше в регистр 3 и в оперативную пам ть. Таким образом,если количество регистров 7 -7ц блока буферных регистров достаточно дл  буферизации всех байтов, поступающих за врем  выполнени  перехода п6 цепочке данных, то этот переход выполн етс  с максимальной скоростью канала . ..

В операции записи данные передаютс  в противоположном направлении. Слово считываетс  из оперативной пам ти через шины 10 и 20, регистр 2, шину 21, записываетс  в регистр 3 и затем побайтно передаетс  в блок 7

буферных регистров чере.з первый элемент 11, управл емый выходом первого дешифратора 5. После каждой выдачи из блока буферных регистров регистра 7 происходит прибавление единицы к содержимому первого дешифратора 5 и содержимому первого счетчика 4/ а также вычитание единицы из содержимого второго счетчика 14. Из блока 7 буферных регистров данные поступают . на .шину 23 через второй элемент ИЛИ 12. Таким образом, независимо от объема буфера байты в подканале последовательно проход т толико через два регистра. После освобождени  регистра 3 обргццение к оперативной па5 м тй повтор етс . На каждом таком обращении выполн етс , как и в опера .ции чтени , модификаци  адреса данных и, если второй триггер 17 сброшен , - модификаци  счета с последую0 вдим анализом результата. Когда устанавливаетс  первый триггер 16, потенциал на его выходе подготавливает элемент И 19 к приему выходного сигнала второго дешифратора 15. Последний анализирует на нуль содержимое счетчика 14. Когда дешифратор срабатывает, на выходе элемента И , 19 вырабатываетс  сигнал, воспринимаемый блоком б управлени . По вление этого сигнала означает, что из 0 регистра 3 выдан последний байт из числа указанных в поле счета начального управл к цего слова. Далее анализируютс  услови  перехода по цепочке данных и в процессор посылаетс  5 сигнал окончани  передачи данных либо сигнал перехода. Если необходимо, переход выполн етс  одновременно с вьщачей из блока 7 буферных регистров последних байтов старого массива. Если цепочки данных нет, то после выдачи этих байтов внешнему устройству посылаетс  по линии 9 сигнал окончани  передачи данных.

г Передача данных может завершитьс  до исчерпани  счета. Происходит это по инициативе канала либо внешнего устройства вследствие обнаружени  необычной ситуации или зо-- ны на носителе.

По сигналу окончани  передачи данных процессор 1 формирует информацию , характеризую 4УЮ завершившуюс  операцию и содержащую, в частности, остаточный счет. Последний образуетс  следующим образом. Счет из пам ти подканалов через регистр 2 подаетс  в сумматор, где он логически суммируетс  с содержимым счетчика 14 байтов. Результат и  вл етс  остаgQ точным счетом дл  операции чтени . Если выполн лась операци  записи,к этому результату прибавл етс  содержимое счетчика буфера, соединенного с сумматором, как и счетчик 14, рез, группу разр дов регистра 2.

В предлагаемой структуре буфера г.анных отсутствуют непосредственные передачи из одного буферного регистра в другой и в каждый момент времени обращение выпопн етс  только к одному буферному регистру. Благодар  этим свойствам буфер может быть построен на элементах современной полупроводниковой пам ти. Такой буфер,облада  большой емкостью, имеет простую схему и содержит мало элементов.

Claims (2)

1. Авторское свидетельство СССР № 312254, кл. G 06 F.

.

2. Хассон С. Микропрограммное управление . М., Мир, 1974, т.2, гл. 7, 8 (прототип) . I I I I 113 .HI 1 %г: У :j f. I