SU734649A1 - Встроенный мультиплексный канал - Google Patents

Description

(54) ВСТРОЕННЫЙ МУЛЬТИПЛЕКСНЫЙ КАНАЛ

I

Изобретение относитс  к вычислительной технике и может быть использовано при конструировании мультиплексных каналов ввода-вывода встроенного типа, использующих в своей работе оборудование процессора.

Известен встроенный канал, содержащий регистр данных, регистр управл ющего слова , соединенные по входу и выходу с информационной магистралью оперативной пам ти, блок управлени , соединенный с регистрами данных и управл ющего слова 1.

Недостатком этого канала  вл етс  загрузка процессора на все врем  логического подключени  устройства к каналу.

Известен также мультиплексный канал, содержащий информационный регистр, блок управлени , -ключи, элемент И причем первые входы ключей подключены к выходам информационного регистра, вторые входы ключей подключены к блоку управлени , вход элемента И подключен к блоку управлени  2.

Недостатком этого канала  вл етс  также загрузка процессора на все врем  логического подключени  устройства к каналу.

Цель изобретени  - расширение функциональных возможностей канала.

Указанна  цель достигаетс  тем, что в канал, содержащий информационный регистр , блок управлени , ключи, первые входы которых подключены к первой группе выходов информационного регистра, вторые входы ключей подключены к блоку управлени , первый элемент И, первый вход которого подключен к блоку управлени , а

10 второй вход первого элемента И подключен к шине управлени  интерфейса, втора  группа выходов информационного регистра и перва  группа его входов  вл ютс  соответственно входами и выходами канала, подключенными к информационной магистрали процессора, втора  группа входов информационного регистра  вл етс  входами устройства, а выходы ключей - выходной информационной щиной интерфейса, управл ющие входы информационного регистра и

2Q управл ющие входы блока управлени   вл ютс  входными шинами микроопераций процессора, дополнительно введены триггер, второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, первый и

второй инверторы, элемент задержки, причем первый вход первого элемента ИЛИ и вход элемента задержки объединены с управл юн1ими входами блока унравлени , второй вход нервого элемента ИЛИ подключен к блоку управлени , входы нервого и второго инверторов подключены к шинам управлени  интерфейса, первый вход второго элемента И объединен ео входом первого инвертора, а его второй и третий входы подключены соответственно к выходу элемента задержки и выходу второго инвертора , единичный вход триггера подключен к выходу второго элемента И, а его нулевой вход - к выходу первого элемента ИЛИ, первый вход третьего элемента И подключен к единичному выходу триггера, а его второй вход подключен к шине управлени  интерфейса, первый вход четвертого элемента И подключен к единичному выходу триггера, а его второй вход подк.чючен к пыходу nepBOio инвертора, входы второго элемента ИЛИ подключены к выходу третьего элемента И и первого элемента И.

На фиг. I и 2 приведена блок-схема. Схема устройства, содержит информационный регистр 1, ключи 2, блок 3 управлени , нервый элемент 4 И, второй элемент 5 И, третий элемент 6 И, четвертый элемент 7 И, нервый эле.ме т 8 ИЛИ, второй элемент 9 ИЛИ, первый п.нвертор 10, второй инвертор 11, элемент задержки 12, триггер 13, триггер 14 уиранлени  передачей, триггер 15 зан тости канала, информационна  ма1истраль 16 процессора, входные шины 17 микроопераций процессора, линии 18 условий ветвлени  процессора, лини  19 микропрерываний процессора, выходна  информационна  шина 20 интерфейса, в.ходы 21 устройств , выходные линии 22 управлени  интерфейса , лини  23 подтверждени  приема-выдачи байта, входные шины 24-27 (линии унравлени  интерфейса, линии 28-29 .микроопераций процессора.

Устройство работает следующим образом Когда канал свободен, триггер 15 находитс  в нулево.м состо нии и блок 3 управлени  вырабатывает сигнал выборки, который ноступает в одну из линий 22 и носледовате.тьно опрашивает подключенные к интерфейсу внешние устройства (ВУ). То из них, которое готовое прин ть из канала либо передать в канал данные, устанавливает на Н1инах 21 свой адрес и вырабатывает сигнал унравлени  установлением св зи , который поступает в канал по линии 26. От этого сигнала срабатывает первый элемент 4 ti, ())ормирующий первый сигнал микропрерывани , который проходит через второй элемент 9 ИЛИ ;i по линии 19 поступает в процессор. Последит, находившийс  до этого момента в режиме счета, переключаетСИ в режим ввод-вывода, и в работу вызываетс  микропрограмма обслуживани  канала . В местной пам ти сохран етс  содержимое регистров процессора, используемых этой микропрограммой. Микропрограмма устанавливает триггер 15, который, остава сь в единичном состо нии до момента прекращени  св зи с данными БУ, блокирует на это. врем  формирование сигнала выборки и новторное возбуждение первого сигнала микропрерывани . Затем в регистр 1 принимаетс  с шин 21 адрес ВУ, который далее ноступает по шинам 16 в процессор и используетс  там дл  формировани  адреса управл ющего слова устройства (УСУ) в пам ти подканалов. УСУ содержит код операции (чтение или запись), а также адрес и счет, определ ющие расположение данных в оперативной пам ти. УСУ считываетс  из пам ти подканалов и размещаетс  в регистрах процессора. Блок 3 вырабатывает и устанавливает на одной из линий 22 сигнал подтверждени  приема адреса ВУ.

Далее микропрограмма анализирует входной сигнал управлени  передачей данных по линии 25. С по влением этого сигнала производитс  прием либо выдача байта данных. Если выполн етс  операци  чтени , байт данных с шин 21 принимаетс  в регистр 1 и далее по магистрали 16 передаетс  в оперативную па.м ть дл  зап-иси. Если выполн етс  операци  записи, байт данных считываетс  из оперативной пам ти, помещаетс  в регистр I и через открытые ключи 2 устанавливаетс  на шинах 20. Затем сигналом микрооперации на линии 28 устанавливаетс  триггер 14, фор.мирующий выходной сигнал управлени  передачей данных . Этот сигнал поступает в интерфейс по линии 23 и уведомл ет внешнее устройство, что байт данных прин т либо выдан канало.м. Одновременно производитс  коррекци  на единицу адреса и счета в УСУ. Скорректированное УСУ возвращаетс  в пам ть подканалов , в регистрах нроцессора остаетс  его копи . После этого микропрограмма оп ть анализирует сигнал на линии 25. Когда он исчезнет, сигналом микрооперации на линии 29 сбрасываетс  триггер 14, сигнал на линии 23 снимаетс , (игнал микрооперации на линии 29 поступает также через за.т,ержку 12 на вход второго элемента 5 И, формирчюшего сигналы установки триггера 13.

Далее микропрограмма анализирует сигР1алы на лини х 26, 27 и 25. Если БУ установило св зь (. каналом дл  передачи одного байта, на линии 26 сни.маетс . Задержка, вп.си.;а  элементо.м 12, имеет такую величину, что сигнал на линии 26 снимаетс  до тою, как по витс  сигнал на выходе заде|)жки. Следовательно, на входе элемента 5 И совпаденп  Ciiriia.i не возникает и триггер 13 остаетс;: нулевом состо нии . Микро 1рограмма iio отс егв1:ю сигнала на линии 26 ipoii-UisMHr сброс тршгера 15 и восстановление .ч рег ;стр;;х npoiieccopa информации, хранившейс  там в момент микропрерывани . Процессор возвращаетс  в режим счета дл  пpoдOv жeни  вычислений , канал освобождаетс .

Если сигнал на линии 26 не успевает сброситьс  до по влени  сигнала на выходе задержки 1, срабатывает элемент 5 И и устанавливаетс  триггер 13. По сигналу на линии 27 микропрограмма восстанавливает информацию в регистрах процессора, но не сбрасывает триггер 15. Процессор возвращаетс  в режим счета, канал остаетс  зан тым . Когда сигнал на линии 26 снимаетс , сработает элемент 7 И, выходной сигнал которого сбрасывает триггер 15. Сигнал с нулевого выхода последнего проходит через элемент 8 ИЛИ и сбрасывает триггер 15. Канал освобождаетс  и устанавливаетс  в исходное состо ние.

Если ВУ установило св зь с каналом дл  передачи в монопольном режиме группы байтов, сигнал на линии 26 сохран етс . Сигнал на линии 25, которым запрашиваетс  прием либо выдача следующего байта, может по витьс  до либо после возникновени  сигнала на выходе задержки 12. Первый случай характерен дл  работы с относительно высокоскоростными ВУ. у которых период следовани  запросов соизмерим с временем, затрачиваемым каналом на передачу байта. В этом случае передача данных происходит без возврата процессора в режим счета. Срабатывание элемента 5 И блокируетс  нулевым уровнем на выходе второго инвертора 11, триггер 13 остаетс  в нулевом состо нии. Восприн в сигнал на линии 25, микропрограмма выполн ет передачу байта и сопутствующие действи .

Если быстродействие ВУ существенно ниже скорости канала в монопольном режиме, сигнал на выходе задержки 12 по вл етс  до возникновени  запроса на линии 25. В этом случае передача данных происходит с возвратом процессора в режим счета на врем  ожидани  запроса. От сигнала на выходе задержки 12 срабатывает элемент 5 И и устанавливаетс  триггер 13. По сигналу на линии 27 микропрограмма восстанавливает информацию в регистрах процессора , но не сбрасывает триггер 15. Микропрограмма также сохран ет в местной пам ти текущее значение УСУ либо адрес пам ти подканалов, где она хранитс . Процессор возвращаетс  в режим счета, канал остаетс  зан тым. Когда возникает сигнал на линии 25, сработает третий элемент 6 И, формирующий второй сигнал микропрерывани , который проходит через элемент 9 ИЛИ и по линии 19 поступает в процессор. Процессор вновь переключаетс  в режим ввода-вывода , микропрограмма обслуживани  канала сохран ет содержимое регистров и далее , разветвивщись по наличию сигнала на линии 27, выходит на продолжение монопольной передачи данных. На основании инфор ,мации, хран щейс  в местноГ пам т;;, отыс киваетс  и помещаетс  в регистры УС.. Затем выполн етс  передача байта и св занные с этим действи . Попутно сигналом микрооперации на линии 28 сбрасываетс  5 триггер 13.

Величиной задержки определ етс  граница диапазонов скоростей ВУ, которым соответствует монопольна  работа с возвратом либо без возврата процессора в режим счета. В частности, при нулевой задержке

0 всегда имеет место возврат. Конкретное значение задержки устанавливаетс  в зависимости от скоростей передачи данных реальными ВУ с учетом времени, затрачиваемого каналом на передачу байта и

j сохранение-восстановление регистров и УСУ. Предложенный канал обеспечивает экономию машинного времени при выполнении монопольпой передачи данных с внешними устройствами, что достигаетс  переключением процессора в режим счета на врем 

0 ожидани  каждого очередного вопроса. Так. при быстродействии внешнего устройства 64 тыс. байтов в секунду и пропускной способности канала 300 тыс. байтов в секун.ту экономитс  79% времени выполнени  операции ввода-вывода.

Предложенное техническое решение создает экономию машинного времени и в мультиплексном режиме работы в тех случа х, когда внешнее устройство разрывает св зь с каналом с больщим запаздыванием по отнощению к моменту передачи байта данных .

Claims (2)

1.Каналы ввода-вывода ЕС-1020, М., «Статистика, 1976.

2.Патент Великобритании № 1108804. кл. G 06 F 1971 (прототип).

Фаг.2