SU1005018A1 - Устройство дл сопр жени вычислительных машин - Google Patents

Description

Изобретение относитс  к вычисли тельной технике и может быть использовано в высоконадежных вычислительных комплексах с резервированием на уровне вычислительных машин (ВМ) дл  сопр жени  последних между собой через интерфейс ввода-вывода.

Известны устройства дл  сопр жени  ВМ, содержащие блок прерываний, коммутатор , приемный регистр, дешифратор, блок обмена, селектор, блок выдачи управл ющих сигналов и блоки усилени  первого и второго интерфейсов til.

Недостаток этих устройст.в состоит в ограниченной области применени , так как они позвол ют сопр гать только по одной ВМ на каждом интерфейсе.

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  сопр жени  ВМ, солержацее входной и выходной буферные регистры, элемент И, три элемента И-ИЛИ, узел коммутацией, узлы управлени  первым и вторым интерфейсами, два триггера и два элемента НЕ, причем первый и второй информационные входы устройства соединены соответственно с первым и третьим Входами первого элемента ИИЛИ , вызсрд которого через входной буферный регистру соединен с ннформационным входом элемента И, выход и управл ющий вход которого соответственно соединены со входом выходного буферного регистра и первым выходом узла коммутации, второй выход которого соединен с п тым и шестым входами первого элемента И-ИЛИ, а третий выход - со вторыми входами второго и третьего элементов И-ИЛИ, третьи вхо10 ды которых соединены соответственно с выходом первого элемента НЕ и первым , входхс узла коммутации, и с выходом вторЬго элемента НЕ и вторым входом узла коммутации, первый выход ко15 торого соединен с четвертыми входами второго и третьего элементов И-ИЛИ, выходы которых соединены с первыми входами первого и второго триггеров, выходы которых соединены с соответ20 ствующими выходами первой и второй групп управл ющих входов и выходов устройства Г2.

Однако недостаток и этого устрой25 ства состоит в ограниченной области применени .

Цель изобретени  - расширение области применени  устройстба за счет обеспечени  возможности сопр жени 

30 междусобой двух групп ВМ.

Посгавленна  цель достигаетс  тем, что в устройство дл  сопр жени  ВМ, содержащее входной буферный регистр и выходной буферный регистр, выход которого  вл ётс  информационным вы- кодом устройства, элемент И,три элемента И-ИЛИ, блок коммутации, два триггера и два элемента НЕ, причем первый и второй входы первого элемента И-ИЛИ соединены соответственно с первым и вторым информационными входами устройства, а выход - через входной буферный регистр с информационным входом элемента И, выход и управл ющий вход которого соответственно соединены со входом выходного буферного регистра и первым выходом блока коммутации, второй выход которого соединен с вторым и третьим входами первого элемента И-ИЛИ, а третий выход - с первыми входами второго и третьего элементов И-ИЛИ, вторые входы которых соединены соответственно с выходами первого и второго элементов НЕ и с первьом и вторым входами блока коммутации, второй выход которого соединен с третьим и четвертым входами первого элемента И-ИЛИ, а третий выход - с первыми входами второго и третьего элементов И-ИЛИ, вторые входы которых соединены соответственно с выходами первого и второго элементов НЕ и первым и вторым входами блока коммутации, первый выход которого соединен с третьими входами второго и третьего элементов И-ИЛИ, выходы которых соединены соответственно с первыми входами первого и второго триггеров,, выходы которых соединены с соответствующими выходами первой

и второй групп управл ющих выходов

устройства, введены блок обработки запросов и два блока св зи, причем первые группы входов первого и второго блоков св зи соответственно соединены с соответствующими входами первой и второй групп управл ющих входов устройства, первые входы - соответственно с выходами первого и второго триггеров, а выходы - соответственно со вторыми входами первого и второго триггеров, входами первого и второго элементов НЕ и третьим и четвертым входами блока коммутации, первый и второй, входы блока обработки запросов соединены соответственно с первым и .вторым информационными входами устройства, первый выход - с п тым входом 5 первого элемента И-ИЛИ. п тым входом блока коммутации ,четвертыми входами второго итретьегр элементов И-ИЛИ и вторым входом первого блока св зи, второй выход - с шестым входом первого элемента И-ИЛИ, шестым входом блока коммутации, п тыми входами второго и третьего элементов И- ИЛИ и вторым входом второго блока

св зи, а первые и вторые группы входов и выходов - с соответствующими входами и выходами первой и второй групп управл ющих входов и выходов устройства, а также тем, что блок обработки запросов содержит узел приоритета , регистр команд, счетчик байтов , схему сравнени , регистр фиксации запросов, коммутатор, элемент И- НЕ, элемент ИЛИ-НЕ, два элемента ИЛИ и четыре элемента И, причем первые и вторые группы входов узла приоритета и коммутатора соединены соответственно с первой и второй группами входов блока,выход и вход узла приоритета сое;динены соответственно с выходом элемента ИЛИ-НЕ и входом регистра фиксации запросов, перва  и втора  группы выходов которого подключены соответственно к группам входов первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами коммутатора и с первыми входами первого, третьего и второго , четвертого элементов И, третий и четвертый входы коммутатора соединены соответственно с первым и вторым входами блока,выход - через счетчик байтов с первым входом схемы сравнени , а группа выходов - с группой входов регистра команд, первый выход которого подключен ко второму входу схемы сравнени , второй выход - ко вторым входам третьего и четвертого элементов И, третьи входы которых соединены с выходом элемента И-НЕ, а выходы соответственно с первым и вторым выходами блока, перва  и втора  группы выходов регистра фиксации запросов, выходы первого и второго элементов И и схемы сравнени  соединены соответственно с первой и второй группами выходов блока, и тем, что блок св зи содержит счетчик времени, элемент ИЛИ четыре элемента И и два элемента НЕ, причем группа входов первого элемента И Явл етс  группой входов блока, а выход - соединен с первым входом элемента ИЛИ и через первый элемент НЕ с первым входом второго элемента И, второй вход и выход которого подключены соответственно к выходу счетчика времени и второму входу элемента ИЛИJ выход которого соединен с выходом блока и первым входом третьего элементна И, первый вход четвертого элемента И соединен с первым входом блока, входы счетчика времени подключены соответственно к выходам третьего и четвертого элементов И, вторые входы которых через второй элемент НЕ соединены со вторым входом блока.

Claims (3)

1. На фиг.1 представлена блок-схема предложенного устройства на фиг.2 функциональна  схема блока обработки запросов. Устройство содержит (фиг.1) выход ной буферный регистр 1, входной буферный регистр 2, блок 3 коммутации, триггеры 4 и 5, элементы И-ИЛИ 6,7 и 8, элементы НЕ 9 и 10, элемент, И 11 блок 12 обработки запросов, блоки 13 и 14 св зи, включающие счетчики времени (таймеры) 15 и 16, элементы И 1 24, элементы ИЛИ 25 и 26, элементы НЕ 27-30. На фиг.1 также обозначены информационные входы 31 и 32 устройства , информационные выходы 33 и 34 устройства (шины 32 и 33 - от каналов и абонента первого интерфейса, шины 32 и 34 - от каналов и абонента вто. рого интерфейса), группы управл ющих выходов 35 и 36 и входов 37 и 38 (ши на 35 управлени  - от абонента перво Ьо интерфейса, шина 36 - от абонента второго интерфейса, шина 37 управлени  - от каналов первого интерфейса, в том числе шина 39 - информаци  о каналов, а также шина 38 управлени  - от каналов второго интерфейса, в том числе шина 40 - информаци  от каналов, лини  41 сигнала управлени  передачей данных из первого интерфейса во второй, лини  42 сигнала управлени  передачей данных из второго интерфейса в первый), управл ющие выходы 43j44 и 45 блока 3 коммутации (выход 43 - запись информации в выходной буферный регистр, выход 44 запись информации во входной буферный регистр, выход 45 - входной буферный регистр свободен). Блок 12 обработки запросов содержит узел 46 приоритета, регистр 47 фиксации запросов, элементы ИЛИ 48 и 49, элемент ИЛИ-НЕ 50, элементы И- ИЛИ 51-54 коммутатора, регистр 55 команд , состо щий из, трех частей 56,57 и 58, счетчик 59 байтов, схему 60 сравнени , элемент ИЛИ-НЕ 61, э лементы И 62-65, входы 66-71 групп входов блока, коммутатор 72. устройство работает следующим образом . . С каждой стороны к устройству могут быть подключены группы вычислительных машин, причем одновременно .могут быть .сопр жены одна передающа  ВМ и п принимающих ВМ. Инициатором начала работы устройства  вл етс  передающа  ВМ. Запросы на передачу данных от любой из ВМ поступают по шинам 37 и 38 в блок 12 на группу входов узла 46, на вход которого .прдаеТс  сигнал блокировки при выделении запроса высшего приоритета, формирующийс  на выходе элемента ИЛИ- НЕ 50. . После выделени  запроса высшего приоритета последний заноситс  в соответствующий разрез регистра 47 и поступает оттуда по шинам 35 и 36 в соответствующую ВМ в качестве сигнала лодключе.ни  данной ВМ к устройству дл  передачи данных. Выходы разр дов регистра 47, соответствующих группе каналов первого интерфейса, подключены- ко входам элемента ИЛИ 48, а выходы разр дов, соответствующих группе каналов второх-о интерфейса - ко входам элемента ИЛИ 49. Пусть, например, передающа  ВМ относитс  к группе каналов первого интерфейса . Тогда на выходе элемента ИЛИ 48 по вл етс  разрешающий потенциал , и блок 12 настраиваетс  на работу с первым интерфейсом. По шине 31 с передающей ВМ в блок 12 поступает команда записи, сопровождаема  сигналом на шине 70, разрешающим запись этой команды в регистр 55, который, имеет три пол : поле 56 содержит один разр д, отводимый под код операции (команда записи кодируетс  единицей), поле 57 - группу из п разр дов (единица в i-том разр де этой группы означает , что i-та  ВМ второго интерфейса  вл етс  принимающей), и поле 58 - группу разр дов, содержащих информацию о количестве байт, подлежащих передаче. Разр ды пол  57 поступают по шине 36 во второй интерфейс в качестве запросов в соответствующие канашы на подготовку к приему данных. Последние подтверждают готовность к приему данных сигналами по шине 69, которые гас т соответствующие единичные разр ды пол 57. . После того, как все принимающие ВМ подтвердили готовность к приему данных, значени  всех разр дов в поле 57 нулевые, на выходе 41 устанавливаетс  разрешающий потенциал, на выходе 42 - запрещгиощий потенциал, на выходе 45 блока 3 - разрешающий потенциал. Таким образом, ко входу блока 13 дл  выдачи информации подключаетс  только одна ВМ, на остальных лини х шины 39, соответствующих неподключенным ВМ, устанавливаютс  разрешающие потенциал которые сохран ютс  до конца операции. Ко второму интерфейсу дл  приема информации одновременно может подключитьс  группа ВМ, причем на лини х шины 40, .тствующих неподключенным ВМ, на;входе бло-ка 14 устанавливаютс  разрешающие потенциалы . Перед началом передачи данных триггеры 4 и 5 сброшены, на выходах элементов НЕ 9 и 10 - разрешающие потенциалы . От потенциалов на лини х 41 и 45 срабатывает элемент И-ИЛИ 6 и устанавливаетс  триггер 4. Выходной сигнал этого триггера поступает в первый интерфейс в качестве запроса на выдачу байуа данных. В ответ на этот сиг нал канал ввода-вывода передающей ВМ устанавливает на шинах 31 байт данных , сопровожда  его сигналом на со;ответствующем рходе шины 39. Этот же сигнал поступает на вход 66 блока 12 и -увеличивает содержимое счетчика 59 на единицу. В схеме 60 сравнени  содержимое счетчика 59 сравниваетс  со значением разр дов пол  58, равным ЧИСЛУ байт, подлежащих передаче. В случае их равенства схема 60 сравнени  вырабатывает сигнал окончани  пе редачи данных, который поступает в передающую и принимающие ВМ и приводит устройство в исходное состо ние (цепи установки не показаны). Сигнал на шине 39, сопровождающий байт данных, проходит через элемент И 17 и элемент ИЛИ 25 блока 13 и сбра .сывает триггер 4. Этот же сигнал поступает на вход блока 3, вследстви . чего на выходе 44 вырабатываетс  сигнал записи байта с шины 31 в регистр 2 через элемент И-ИЛИ 8, на выходе 45 устанавливаетс  запрещающий потенциал, означающий, что входной буферный регистр зан т. Через некоторое врем  в ответ на сброс триггера 4 сигнал на входе соответствующей передающей ВМ снимаетс . После этого на выходе 43 вырабатываетс  сигнал, который -производит перепись байта из регистра 2 в регистр 1 через элемент И 11, а также через элемент И-ИЛИ 7 устанавливает триггер 5. Выходной сигнал этого триггера поступает в каналы ввода-вы вода принимающих ВМ, в качестве .запроса на прием байта данных, который устанавливаетс  на шине 34 с выхода регистра 1. Этот же сигнал проходит через элемент И 24 и запускает таймер 16. Сразу же после выработки сигнала на выходе 43 и на выходе 45 устанавливаетс  разрешающий потенциал, озна чающий, что регистр 2 свободен и, следовательно, можно запрашивать сле дующий байт данных. Когда снимаетс  сигнал на выходе шины 39 соответству ющей передающей ВМ и устанавливаетс  разрешающий потенциал на выходе эл мента НЕ 9, от потенциала на выходе 45 срабатывает элемент Иг-ИЛИ 6 и устанавливаетс  триггер 4. Реагиру  на выходной сигнал триггера 5, канал ввода-вывода каждой из принимающих ВМ считывает байт с шины 34 и подтверждает прием сигналов на соответствующем входе шины 40. По еле подтверждени  приема байта всеми работающими ВМ сигнал с выхода элемента И 18 через элемент ИЛИ 26 сбра сывает триггер 5 и поступает в . блок 3. , Этот же сигнал, проход  через эле мент И 22, останавливает и обнул ел таймер 16. Если же через некоторое врем , достаточное дл  приема байта данных каждой из принимающих ВМ, от какой-либо ВМ сигнала подтверждени  приема не последовало, то таймер 16 вырабатывает сигнал,, который выполн ет те же функции, что и сигнал на выходе элемента И 18. сигнал, поступающий в блок 3 с выхода элемента ИЛИ 26, указывает на то, что регистр. 1 освободилс  и туда можно поместить следующий байт. Когда этот байт получен, то как описано выше , он запишетс  в регистр 2, на выходе 45 .установитс  запрещающий потенциал , вырабатываетс  сигнал на выходе 43, и байт будет передан во второй интерфейс. Аналогично производ тс  прием и выдача всех последующих байтов. Передача данных в противоположном направлении производитс  аналогичным образом. При этом на линии 42 устанавливаетс  разрешающий потенциал, на линии 41 - запрещающий, к соответствующему входу второго интерфейса подключаетс  одна передающм  ВМ, а к соответствующим входам первого интерфейса подключаютс  принимающие ВМ. На входах, соответству рщих неработающим ВМ, устанавливаютс  разрешающие потенциалы. Таким образом, предложенное уст- ройство позвол ет расширить область применени  известного устройства, так как обеспечивает возможность сопр гать группы ВМ со стороны каждого интерфейса. Использование устройства в вычислительных комплексах, в которых , например, необходимо осуществл ть обмен одинаковой информацией . между несколькими машинами, приводит к значительному увеличению производительности комплекса. Примерами таких систем  вл ютс  высоконадежные многомашинные комплексы с резирвированием на уровне ВМ, где кажда  ВМ выполн ет одинаковые вычислени  и перед выдачей обработанной информации осуществл ет обмен результатами счета со всеми ВМ комплекса с их последующим сравнением. Формула изобретени  1. Устройство дл  сопр жени  вычислительных машин, содержащее входной буферный регистр,выходной буферный регистр, выход которого  вл етс  информационным выходом устройства, элемент И, три элемента И-ИЛИ, блок коммутации, два триггера и два элемента НЕ, причем первый и второй входы первого элемента И-ИЛИ соединены соответственно с первым и вторым информационными входами ус±ройства, а выход - через буферный регистр с информационным вход bin элемента И, выход и управл ющий вход которого соответственно соединены со входом выходного буферного регистра и первым выходом блока коммутации, второй выход которого соединен со вторым и третьим входами первого элемента ИИЛИ , а третий выход - с первыми входами второго и третьего элементов ИИЛИ , вторые входы которых соединены соответственно с выходами первого и второго элементов .НЕ и с первым и вторым входами блока коммутации, второй выход которого соединен с третьим и четвертым входами первого элемента И-ИЛИ, а третий выход - с первыми входами второго и третьего элементов И-ИЛИ, вторые входы которых соединены соответственно с выходами первого и второго элементов НЕ и первым и вторым входами блока коммутации , первый выход которого соединен с третьими входами второго и третьего элементов выходы которых соединены соответственно с первыми входами первого и второго триггеров, iвыходы которых соединены с соответствующими выходами первой и второй групп управл ющих выходов устройства о тли ч ающее с   тем, что, с целью расширени  области применени  устройства, в него введены блок обработки запросов и два блока св зи, причем первые входы-.первого и второго блоков св зи соединены соответственно с соответствующими входами первой и второй групп управл ющих входов устройства, первые входы - соответственно с выходами первого и второго триггеров, а выходы - соответственно со вторыми входами первог и второго триггеров, входами первого и второго элементов НЕ и третьим и четвертым входами блока коммутации, первый и второй входы блока oбpaбoтk запросов соединены соответственно с. первым и вторым информационными входами устройства, первый выход - с п тым входом первого элемента И-ИЛИ, п тым входом блока коммутаци , четвертыми входами второго и третьего элементов И-ИЛИ и вторьм в ;одом первого блока св зи, второй выход - с шестым входом первого элемента шестым входом блока коммутации, п тыми входами второго и третьего элементов И-ИЛИ и вторым входом второго

   блока св зи, а первые и вторые групп входов и выходов - с соответствукицим входами и выхода ш первой и второй групп управл ющих входов и выходов устройства.
2. 2. Устройство попЛ, отлич а ю щ е е с   тем, что блок обработки запросов содержит узел..приоритета.

   регистр команд, счетчик байтов, схем сравнени , регистр фиксации запросов коммутатор, элемент И-НЕ, элемент ИЛНЕ , два элемента ИЛИ и четыре элемента И, причем первые и вторые группы входов узла приоритета и коммутатора соединены соответственно с первой и второй группами входов блока, выход и вход узла приоритета соединены соответственно с выходом элемента ИЛИ- НЕ и входом регистра фиксации запросов , перва  и втора  группы выходов которого подключены соответственно к группам входов первого и второго элементов, -выходы которых соединены соответствённо с первым и вторым вх6да ми коммутатора и с первыми входами первого, третьего и второго, четвертого элементов И, третий и четвертый входы коммутатора соединены соответственно с первым и вторым входами блока, выход - через счетчик байтов с первым входом схемы сравнени , а группа выходов -.с группой входов регистра команд , первый выход которого подключен ко йч-орому входу схемы сравнени ,второй выход - ко вторым входам третьего и четвертого элементов И, третьи входы которых соединены с выходом элемента И-НЕ, а выходы - соответственно с первым и вторым выходами блогка , перва  и втора  группы выходов регистра фиксации запросов, выходы первого и второго элементов И и схемы сравнени  соединены соответственно с первой и второй группами выходов блока
3. 3. Устройство по п. 1, отличающеес  тем, что блок св зи содержит счетчик времени, элемент ИЛИ четыре элемента И и два элемента НЕ, причем группа входов первого элемента И  вл етс  группой входов блока, а выход - соединен с первым входом элемента ИЛИ и через первый элемент НЕ с первым входом второго элемента И, второй вход и выход которого, подключены соответственно к выходу счетчика времени и второму входу элемента ИЛИ, выход которого соединен с выходом блока и первым, входом третьего элемента И, первый, вход четвертого элемента И соединен с первым входом блока, входы счетчика времени подключены соответственно к выходам третьего и четвертого элементов И, вторые выходы которых через второй элемент НЕ соединены со вторым входом блока.

   Источники информации, прин тые во внимайие экспертизе

   1.Авторское свидетельство СССР :№ 554534, кл. G 06 F 3/04, 1975. .

   2.Авторское свидетельство СССР

   748401, кл. U 06 F 3/04, 1980 (прототип ) .

   632