SU1605250A1 - Устройство дл распределени заданий по процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  распределени  заданий в многопроцессорных вычислительных системах. Целью изобретени   вл етс  повышение достоверности функционировани . Устройство содержит блок 1 управлени , регистры 2, 3, регистр 4 сдвига, блок 5 определени  загрузки процессоров, элементы 6, 7 задержки, элемент И 8, элемент ИЛИ 9, блок 10 элементов И, группу 11 блоков элементов И, блок 12 определени  номера процессора с минимальной загрузкой, элементы И 13 - 15, элемент ИЛИ 16, триггер 17, блок 18 элементов И, блок 19 запоминани  информации, блок 20 элементов И, элемент ИЛИ 21, входы 22 числа задач в задании, 23 задани  времени выполнени  задач, 24 номера распредел емого задани , выход 25 номера задани  устройства, вход 26 режима коррекции загрузки устройства, формирователи 27, 30, 33 импульсов, триггеры 28, 31, элементы И 29, 32, элемент ИЛИ 34, генератор 35 импульсов. Цель достигаетс  введением новых элементов и св зей. 3 з.п. ф-лы, 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  распределени  заданий в многопроцессорных вычислительных си- стемах.

Цель изобретени  - повышение достоверности функционировани .

На фиг. 1 представлена функцио- нальпа  схема устройства; на фиг. 2 функциональна  схема блока йпределе- ки  загрузки процессоров; па фиг. 3 функциональна  схема блока определени  номера процессора с минимальной загрузкой; на фиг. 4-f Функциональна   схема блока запоминани  информации.

Устройство содержит блок 1 управлени , регистры 2 и 3, регистр 4 сдв га, блок 5 определени  загрузки процессоров , элементы 6 и 7 задержки, элемент И 8, элемент ИЛИ 9, блок 10 элементов И, группу 11 блоков элементов И, блок 12 определени  номера процессора с М1 нимальной заг руз- кой, элементы И 13-15, элемент ИЛИ 1 триггер 17, блок 18 элементов И, блок 19 запоминани  информации, блок 20 элементов И, элемент ИЛИ 21, входы 22 - числа задач в задании, 23 - задани  времени выполнени  задач,. 24 - номера распредел емого задани  устройства, выход 25 номера задани  устройства, вход 26 режима коррекции загрузки устройства,формирователь 27 импульсов, триггер 28, элемент И 29, формирователь 30 импульсов, триггер 31, элемент И 32, формирователь 33 импульсов, элемент ИЛИ 34, генератор 35. имцульсов, элемент И-НЕ 36, формирователь 37 импульсов, элемент НЕ 38, блок 39 элементов НЕ, блок 40 элементов И, генератор 41 импульсов, блок 42 элементов задержки, блок 43 счетчиков, группу 44 блоков элементов И, группу 45 блоков элементов ИЛИ, блок 46 сумматоров, группу 47 блоков элементов И, блок 48 регистров , регистр, состо щий из триггеров 49, блок элементов И 50, блок элементов И-НЕ 51, группы блоков элементов И 52-54, блоки элементов ИЛИ 55-57, элемент И 58, входы 59 - информационный , 60 - установки, 61 - сброса, 62 - разрешени  работы блока определени  экстремального числа, группу блоков элементов И 63, группу элементов ИЛИ 64, группу блоков элементов ИЛИ 65, группу регистров

5

0

5

5

0

5 5

0

5

0

66, группу элементов 67 задержки, входы 68 - информационный, 69 - записи , 70 - циклической перезаписи, 71 - начальной установки блока запоминани  информации.

Устройство работает следующим образом .

Если устройство готово дл  распределени , то на выходе триггера 17 будет сформирован единичный сигнал, который разрешит запись через входы 22-24 устройства кодов числа необходимых процессоров, времени выполнени  каждой задачи и номера задани  соответственно в регистр 4, блок 19 и регистр 2. При этом на выходе элемента ИЛИ 9 по витс  единичный сигнал, который установит триггер 17 в нулевое состо ние, чем будет запрещена запись информации в устройство. В это же врем  на вход пуска блока 1 будет подан единичный сигнал, который разрешит работу блока 1. Триггер 28 переводитс  в единичное состо ние, единичный сигнал с выхода триггера 28 разрешает прохождение импульсов с генератора 35 через элемент И 29 на первый выход ; блока 1. Единичные . с первого выхода блока 1 по- .стукают на вход блока 12 и разрешают его работу. Единичные импульсы с выхода блока 1 через элемент 7 поступают на вход регистра 3 и разрешают запись в него кодов номеров процессоров, выбранных в блоке 12. Коды номеров, выбранных дл  распределени  проце ссоров, с инверсного выхода регистра 3 поступают на вход блока 10 элементов И и через вход блока 1 на вход элемента ИЛИ 34. По единичному сигналу с выхода элемента ИЛИ 34 формирователем 33 будет сформирован единичный импульс, который сбросит в О триггер 28 и установит в 1 триггер 31. На этом заканчиваетс  фаза поиска подход щих дл  распределени  процессоров.

Единичньй сигнал с выхода триггера 31 разрешает прохо одение импульсов с выхода генератора 35 через элемент И 32 на вход блока 10 элементов И и через элемент 6 на вход регистра 4 и вход блока 19. На выходах некоторых элементов блока 10 элементов И по вл ютс  единичные сигналы, которые разрешают формирование новых кодов загрузки дл  соответствующих проиег51

соров блоком 5, п|)охожде 1ие номера задани  через сос тнетствующне блоки, группы 11 блоке элементов И на пы- ход 25 устройства, а также устанав- ливают в единичное состо ние соответствующие триггеры регистра 3 и сбрасывают в О соответствующие, триггеры регистра 4 и регистры группы регистров 66 блока 19. распределени  завершаетс , если сброшены все триггеры регистра 4 или установлены в 1 все триггеры регистра 3. Если все триггеры регистра 3 в единичном состо нии и есть еще нераспределенные за- дачи, то единичный сигнал с выхода элемента И 14 поступает йа вход пуска блока 1 и через элемент ИЛИ 16 на вход останова блока 1, что приводит к возобновлению фазы поиска. Ра- бота устройства заканчиваетс , если все триггеры регистра 4 установлены в О. При этом все триггеры регистра 3 устанавливаютс  в единичное состо ние , а триггер 17 устанавливаетс  в 1, разреша  тем самым запись в устройство информации о следующем зада НИИ .

Claims (4)

1. Устройство дл  распределени 

заданий по процессорам, содержащее блок управлени , два регистра, регистр сдвига, два элемента задержки, элемент И, элемент ИЛИ, блок элемен- тов И, группу блоков элементов И,блок определени  номера процессора с минимальной загрузкой, причем выход первого регистра подключен к информационным входам блоков элементов И груп- пы, выходы которых подключены к выходам номера задани  устройства, выход первого блока элементов И подключен к управл юп им входам блоков элемен306

тов и rjiynni i, входам установкп в О первого регистра и регистра сдвига , пр мой выход которотчт подключен к первомл информационному входу первого блока элементов И и к входу первого элемента ИЛИ, инверсный выход регистра сдвига подключен к входу первого элемента И, первый выход блока управлени  подключен к входу разрешени  работы блока определени  номера процессора с минимальной загрузкой и через первьш элемент задерки подключен к синхровходу второго регистра, пр мой выход и информационный вход которого подключены соответственно к входу установки и выходу блока определени  номера процессора с минимальной загрузкой, ипперсный выход второго регистра подключен к второму информационному входу первого блока элементов И, входу сброса блока определени  номера процессора с минимальной загрузко и к входу кода номера процессора блока управлени , второй выход которого подключен к управл ющему иходу первого блока элементов li и через втс рой элемент задержки к синхро1 ходу регистра сдвига , отличающеес  тем, .что, с целью повышени  достоверности функционировани , в него введены три элемента И, два элемента ИЛИ, триггер , два блока элемер1тов И, блок запоминани  информации и блок определени  загрузки процессоров, причем первый, второй и третий выходы 6,rto- ка определени  загрузки процессоров подключены соответственно к информационному входу блока определени  номера процессора с минимальной загрузкой , первому входу второг(1 элемента ИЛИ и к входу режима прерывани  работы блока управлени , кход останова которого подключен к выходу третьего элемента ИЛИ, выход второго элемента ИЛИ подключен к синхровходу второго регистра, пр мой выход которого подключен к входу второго элемента И,-выход которого подключен к первому входу третьго элемента И, выход которого подключен к входу пуска блока управлен11  и к первому входу четвертого элемента И, irejiBi. , второй и третий входы блокл ч1реде- лени  загрузки процессоров иоцключе- ны соответственно к входу ( жпм.ч коррекции загрузки устройств;, i. первого блока элементов 11 и 1ч ыходу

блока запоминани , информации, инфор-- мационный вход, вход записи, вход циклической перезаписи и вход начальной установки которого подключены соответственно к входу задани  времени выполнени  задач устройства,выходу триггера, выходу второго элемента задержки и к выходу первого блока элементов И. выход первого элемента ИЛИ подключен к вторым входам третьего и четвертого элементов И и к вход . установки в О триггера, выход первого элемента И подключен к второму входу второго и к первому входу тре- тьего элементов ИЛИ, синхровходу первого регистра и к входу установки в 1 триггера, выход которого подключен к управл ющим входам второго и третьего блоков элементов И, инфор мационные входы которых подключены соответственно к входу номера рас- предел емого задани  устройства и к входу числа задач в задании устройства , выходы второго и третьего блоков элементов И подключены соответственно к информационным входам первого регистра и- регистра сдвига, последовательный выход которого подключен к последовательному входу ре- гистра сдвига, выход четвертого элемента И подключен к второму входу третьего элемента ИЛИ.

2. Устройство по п.

о т л и -

чающеес  тем, что блок управлени  содержит три формировател  импульсов, два триггера, два элемента И, элемент ШЖ, генератор импульсов , причем вход пуска блока соединен с входом первого формировател  импульсов, выход которого соединен с входом установки первого триггера, выход которого соединен с первым входом первого элемента И, информационный вход блока соединен с входом эле- мента ИЛИ, выход которого соединен с входом третьего формировател  импульсов , выход которого соединен с входом сброса первого триггера и входом установки второго триггера, вход останова блока соединен с входом второго формировател  импульсов, выход которого соединен с входом сброса второго триггера, выход которого соединен с первым входом второго элемента И, вход режима прерывани  работы блока соединен с вторыми входами первого и второго элементов И, выход т-енератора импульсов соединен

о 5 о

5

40

45 Q 55

с третьими входами первого и второго элементов И, выходы которьгх подключены соответственно к первому и второму выходам блока.

3. Устройство по п.1, о т л и- чающе ес  тем, что блок определени  загрузки процессоров содержит элемент И-ИЕ,формирователь импульсов , элемент НЕ, блок элементов НЕ, блок элементов И, генератор импульсов, 6J1OK элементов задерж- .ки, блок счетчиков, две группы блоков элементов И, группу бло- ) ков элементов ИЛИ, блок сумматоров , причем первый вход блока соединен с входом блока элементов НЕ, управл ющим входом блока элементов И и входом элемента И-НЕ, выход которого соединен с входом формировател  fимпульсов, выход которого соединен с вторым выходом блока и входом элемента НЕ, выход которого  вл етс  третьим выходом блока, выход генератора импульсов соединен с входом блока элементов И, второй вход блока соединен с управл ющими входами блоков элементов И второй группы, третий вход блока соединен с информационными входами блоков элементов И второй группы, выходы которых соединены с первыми входами блоков элементов ИЛИ группы, выходы которьгх соединены с входами блока сумматоров, выход которого  вл етс  первым выходом блока, выход блока элементов НЕ соединен с входом блока элементов задержки и управл ющими входами блоков элементов И первой группы, выход блока элементов задержки соединен с входом установки блока счетчиков, выход блока элементов И соединен с вычитающим входом блока счетчиков, выходы которого соединены с информационными входами блоков элементов И первой группы, выходы которых соединены с вторыми входами блоков элементов ИЛИ группы.

4. Устройство по п.1, о тли - чающеес  тем, что блок запоминани  информации содержит группу блоков элементов И, группу элементов ИЛИ, группу блоков элементов ИЛИ, группу регистров, группу элементов задержки, причем информационный вход блока соединен с информационными входами блоков элементов И группы, вход записи блока соединен с первыми входами элементов ИЛИ группы, и управл ющими входами блоков элементов И группы, вход циклической перезаписи блока соединен с вторыми входами элементов ИЛИ группы, вход начальной установки блока череэ элементы задержки группы соединен с входами сброса регистров группы, выходы блоков элементов И группы соединены с первыми входами соответствующих блоков элеь/ентов ИЛИ группы, выходы элементов ИЛИ группы соединены с управл ющими входами соответствующих ре

гистров группы, выходы блоков элементов , или группы соединены с информационными входами соответствуюгцих регистров группы, выходы которых соединены с выходом блока, выход К-го регистра группы соединен с вторым входом (К+1)-го лока элементов ИЛИ группы, К 1, М-1, м - количество ре- регистров в группе, выход М-го регистра группы соединен с вторым входом первого блока элементов ИЛИ группы .

фигЛ