SU1259285A1 - Устройство дл распределени заданий процессорам - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопроцессорных вычислительных систем. Цель изобретени  - повышение быстродействи  устройства. Устройство дл  управлени  вычислительной системой содержит матрицу признаков зависи- мых заданий, триггер пуска, две rpyn-i пы регистров, три группы элементов И, группу блоков элементов И, элемент ИЛИ-НЕ, синхронизатор, две группы блоков элементов ИЛИ, две группы элементов 1-ШИ, регистр готовности процессоров, группу дешифраторов и блок коммутации. Введение двух групп блоков элементов ИЛИ, двух групп элементов -ИЛИ, регистра готовности процессоров, группы дешифраторов и блока коммутации обеспечивает достижение цели. 5 ил., 2 табл. ГчЭ 00 О1

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопрб- цессо-рных вычислительных систем.

Цель изобретени  - повышение быстродействи  устройства.

На фиг.1 приведена функциональна , схема устройства; на фиг.2 функциональна  схема матрицы признаков зависимьгх заданий; на фиг.З - функциональна  схема синхронизатора; на фиг.4 временные диаграммы работы синхронизатора импульсов; на фиг.5 - схема алгоритма функционировани  устройства.

Устройство (фиг.) содержит первую 1;|-1ц и вторую 2 , группы регистров, регистр 3 готовности процессоров , матрицу 4 признаков зависимости заданий, триггер 5 пуска, группу блоков б, -6|,, элементов И, блок 7 коммутации, содерлсапдай К групп 7| - 7i; по N блоков элементов И в каж,цой группе, вторую группу блоков 8|- 8|j элементов ИЛИ, первую группу блоков 9 элема-нтов И.ПИ, первую группу элементов ИЛИ 1 О - 1 0 элемент ИЛИ-НЕ 11, вторую группу элементов И 12,- 12ц, первую группу элементов И 13,,- IBff, группу дешифраторов 14,- 14к, вторую группу элеме |тов ИЛИ 13(- 15,,, третью группу элементов И 16jj, синхронизатор 7 кода, первую группу кодовых входов ISf.; устройства, группу информадисн Га1х входов 19 устройстваS вход 20 пуска устройства ,, вторую группу кодовых входов

21

21,

J- ly устройства S группу кодовых выходов 22 J- устройства, первую 23ц- 23fj и вторую 24,- 24 группы выходов и выход 25 синхронизатора 17.

Матрица 4 признаков зависимости :заданш{ (фиг.2) содержит группу элементов РШИ-НЕ 26|,j, группу триггеров 27, coдepжatt yю Н строк по N триггеров в каждой строке. Синхронизатор 17 (фиг.З) содержит генератор 28 и fflyльcoв, группу элементов ШИ 29,,- 29к, элемент ИЛИ 30 и группу триггеров 31};.

На схеме алгоритма .(фиг.З) функционировани  .устройства прин ты следующие сокращени  и условные обозначени  : МФД - матрица формировани  дуг; КТЗ - код топологии заданий, .оп редел ющий пор док их выполнени  в

устройстве; КНЯ - код номера задани ; 3; (i 1,N) - i-e задание; Р; (i 1,N) - i-й выход распределител ; Г; (1 1 ,N) - выход i -го

разр да регистра 3 готовности;

mod (m+n) - функци  сложени  по модулю ; КНЗЗ - код номера завершенного задани ;- символ-операции

записи (установки ; - символ

операции выдачи кода.

Матрица 4 призпаков зависимости заданий предназначена дл  хранени  кода топологии заданий, определ ющего последовательность их выполнени .

Если строка матрицы 4 не содержит триггеров 27, установленных в единичном состо нии, то соответствующее задание  вл етс  независимым.

Регистр 3 готовности процессоров

предназначен дл  хранени  признаков состо ний процессоров вычислительной системы. Единичное состо ние разр дов регистра соответствует состо нию готовности соответствуквдих процессо-

ров дл  исполнени  задани , а нулевое - зан тому состо нию- процессоров.

Рассмотрим работу устройства , (фиг.1 и 5). В исходном состо нии все элементы пам ти установлены

в нулевое состо ние, кроме регистра 3, который установлен в единичное состо ние, свидетельствующее о готовности процессоров к работе. Цепи начальной установки на фиг.1 не

показаны.

В работе устройства можно выделить следующие этапы, реализуемые в режиме совмещени  во времени: определение независимых заданий;

распределение независимых заданий по процессорам; освобождение процессоров после выполнени  заданий.

Определение независимых заданий сводитс  к следующему. В матрицу 4

признаков зависимых заданий заноситс  информаци  о топологии графа, описывающего очередность выполнени  заданий. Вьшолн емые устройством задани  могут быть зависимыми и независимыми . Дл  зависимых заданий соответствующий триггер 27 матрицы 4 /фиг.2| устанавливаетс  в единичное состо ние. Номер триггера 27, устанавливаемого в единичное состо ние,

определ етс  пересечением столбца матрицы с номером, равным -номеру начальной вершины ветви и строки с номером, равным номеру ее конечной

3

вершины. Одновременно с этим в соответствующие регистры Ij- 1 J с входов 18,- I8f (фиг.1 и 4) занос тс  коды номеров заданий и исходные- данные дл  их выполнени .

К моменту поступлени  сигнала пуска на вход 20 устройства и на выходах, соответствующих независимым задани м элементов 26уИЛИ- НЕ фиг.2 устанавливаютс  единичные потенциалы. Дл  независимого задани  все триггеры 27 соответствующей строки установлены в нулевое состо ние. Таким образом, коды номеров независимых заданий с выходов соответствукщих регистров Ijj поступают на выходы соответствующих блоков 6f- 6у( элементов И группы.

По поступлению сигнала пуска на вход 20 в устройстве осуществл етс  распределение независимых заданий по процессорам. При этом сигналом . пуска триггер 5 пуска устанавливаетс  в единичное состо ние и на выходах синхронизатора 17 разрешаетс  формирование тактовой сетки импульсов фиг.З и 4). Распределение заданий по процессорам осуществл етс  по алгоритму кругового циклического опроса с параллельным наз начением заданий процессорам. В каж дом такте работы синхронизатора 17 производитс  попытка распределени  К заданий. Например дл  слу- ча  Н 4 К 2 последовательность возможных распределений за цикл работы синхронизатора 17 имеет вид представленный в табл. 1.

Таблица 1

259285

Продолжение табл.1

3задание

4задание

3

4

10

15

20

25

30

35

40

Из приведенного примера следует, что за цикл работы синхронизатора 17 каждое задание совершает две попытки распределени  () на два процессора . При этом в случае благопри тной комбинации независимых заданий возможно их параллельное распределение по процессорам. Очевидно что с увеличением N и К число благопри тных комбианций будет также возрастать.

Таким образом, если соответствующий процессор свободен, о чем свидетельствует единичное состо ние соответствующего разр да регистра 3, то в очередном такте работы синхронизатора 17 и при наличии независимых заданий в устройстве на выходе 22, (i 1 ,К) соответствующего блока элементов 8; ИЛИ (i 1,К) установитс  код номера задани  и исходных данных, что и свидетельствует о зан тии процессора. При этом единичным сигналом с выхода элемента ИЛИ 0j (i 1.К),проход щим через элемент И 13; )i 1,К) в нулевое состо ние будет переведен t -и разр д регистра 3. Кроме того, в нулевое состо ние будет установлен регистр Ij (), соответствующий распределенному заданию. Установка в нулевое состо ние регистра 1) осуществл етс  единичным сигналом с выхода блока 9j (,N) элементов ИЛИ, который формируетс  при соответствующем состо нии выходов распределител  17 и проход щему через элемент И 2j (j 1,N).

Например, дл  случа  К 2,N 4 этот процесс может быть представлен табл.2.

1КНЗ 1КНЗ4 ф

2КНЗ 2КНЗ3

3КНЗ 3КНЗ2

4КНЗ 4КНЗI I ф

После первичного распределени  заданий в устройстве параллельно существуют следующие процессы: процесс распределени  независ1гмых за- дан1-гй и процессы учета выполненных заданий, сн ти  завнсш-юсти заданий и освобождени  процессоров (фиг.4 ).

По завершению выполнени  задани  i -и процессор выставл ет код номера завершенного задани  и сигнал готовности на соответствующих . входах 21, (i 1 .К) ,При этом код номера задани  записываетс  в регистр 2 (i 1,К)5 а соотватствуго- щнй t -и разр д регистра 3 устанавливаетс  в единичное состо ние, что позвол  ет использовать i процессор дл  распределени , не дожида сь завершени  процесса сн ти  зависимости заданий.

Так как учет завершенного задани  произведен в регистре 2, (i - 1,К) то на соответствующем j -ом (J ) выходе дешифратора 4; (i 15К) будет установлен единичный потенциал. При этом на выходе элемента И 16J (i ,N) будет сформирован единичный сигнал тактовым импульсом с выхода 23 синхронизатора , по которому в нулевое состо ние устанавливаетс  -и -(j 1 ,N) столбец триггеров 27 матрицы 4 признаков зависимых заданий. Последнее приводит к сн тию зависимости заданий от завершенного. По очеред- импульсу ,с выхода 23 синхронизатора в нулевое состо ние устанавливаетс  соответствующей регистр 2; (i 1,К).Рабо та устройства продолжаетс  до завершени : вьтолнени  всех заданий. При этом на выходе

Таблица 2

ф

М

is

is

м

ч

20

5

0

5

0

5

0

5

элемента ИЛИ-НЕ 11 формируетс  единичный сигнал, перевод щий триггер 5 в нулевое состо ние, которым запрещаетс  формирование тактовых импульсов на выходах синхронизатора 17. На этом работа устройства завершаетс .

Claims (1)

1. Формула изобретени 

   Устройство дл  распределени  заданий процессорами, содержащее матрицу признаков зависимых заданий, содержащую N групп по N (N- число заданий триггеров в ка одой, и группу элементов ИЛИ-НЕ, а также триггер пуска, первую и вторую группы регистров, первую, вторую и третью группы элементов И, группу блоков элементов И, элемент ИЛИ-НЕ и синхронизатор кода, причем каждый раз- р д входа зависимости заданий группы устройства подключен к входам новки в единицу триггеров одноименного столбца матрицы признаков зависимых заданий, выходы триггеров каждой строки которой соединены с входами одноименных элементов ИЖ- НЕ группы, каждый вход номера задани  первой группы устройства соединен с информационным входом одноименного регистра первой группы, М выходов (М -: число разр дов кода номера задани  которого соединены с входами одноименного блока элемен-i тов И группы, каждый вход управлени  вводом номера задани  первой группы устройства соединен с входом синхронизации одноименного per гистра первой группы, вход запуска устройства соединен с входом установки в 1 триггера пуска, вы (

   ход которого соединен с входом запуска синхронизатора, выход каждого элемента ШШ-НЕ группы матрицы признаков зависимых заданий соединен с входом одноименного,блока элементов И группы, отличающеес  тем, что, с целью повышени  быстродействи , оно дополнительно содержит первую и вторую группы блоков элементов ИЛИ, первую- и вторую группы элементов ИЛИ, регистр готовности процессоров, группу дешиф раторов, блоки коммутации,- содержащий К (К - число процессоров) групп по fJ блоков элементов И в каждой группе, причем выходы с пер-- вого по N -и блок элементов И группы соединены с первыми входами одноименных групп блоков элементов И блока коммутации, выходы с первого по N -и блок элементов И каждой группы блока коммутации соединены с входами одноименных блоков элементов ИЛИ первой группы, выходы блоков элементов И с первой по К-ю группу блока коммутации соединены с входами одноименных блоков элементов ИЛИ второй группы, выходы которых соединены с входами одноименных элементов ИЛИ первой группы и образ5тот группу выходов устройства , выходы с первого по К-й элемен тов ИЛИ первой группы соединены с первыми входами одноименных элементов И первой группы, выходы которых соединены с входами установки в О одноименных разр дов регистра готовности процессоров, выходы блоков элементов ИЛИ первой группы соединены с первыми входами . соответст вующих элементов И второй группы, выходы котор ых соединены с входами установки в О одноименньпс регистров первой группы, каждый вход номера задани  второй группы устройства соединен с информационным входом одно592858

   именного регистра второй группы, выходы которых соединены с входами одноименных дешифраторов группы, выходы с первого по N -и каждого де- 5 шифратора группы соединены с одноименными входами с первого по N -и элементов ИЛИ второй группы соответ-, ственно, выходы которых соединены с первыми входами одноименных эле- 10 ментов И третьей группы, выход каждого элемента И третьей группы соединен с входами установки в О каждого триггера одноименного столбца матрицы признаков зависимых за- 15 Дании, каждый вход управлени  вводом номера задани  второй группы уст 15ойств.а соединен с входом синхронизации одноименного регистра второй группы, а также с входом установ- 20 ки в 1 одноименного разр да регистра готовности, процессоров, М+1-е выходы регистров первой группы соединены с входами элемента ИЛИ- НЕ, выход которого соединен с входом

   25 установки в О триггера пуска, выходы первой группы синхронизатора соединены с вторыми входами одноименных- блоков элементов И с первой

   по К-ю группу блока коммутации соот30 ветственно, выходы второй группы синхронизатора соединены с вторыми входами одноименных элементов И второй группы, дополнительный выход синхронизатора соединен с вторыми

   5 входами элементов И первой группы, выходы с первого по К-й регистра готовности процессоров соединены с третьими входами блоков элементов И одноименной группы блока коммута40 ции, -первый вьпсод первой группы выходов синхронизатора соединен с входами установки в О регистров второй группы, а N-й выход первой группы выходов синхронизатора сое- 1 :динен с вторыми входами элементов И третьей группы.

   .D

   MfpA- кгз

   M(1-l,(-N)

   -™,

   Рчв. 5