SU1363207A1 - Устройство дл распределени задач между процессорами - Google Patents

Abstract

Изобретен|1е относитс  к вычислительной технике и предназначено дл  распределени  задач между процессорами в мультипроцессорных системах . Цель изобретени  - увеличение веро тности обслуживани  за счет учета требуемого объема пам ти при обслуживании задач. Устройство содержит регистры 11, 14, формирователь импульсов 10, два коммутатора 12,13, группы элементов И 15, элемент ИЛИ 16, элемент НЕ 9. 1 ил.

Description

Предлагаемое устройство относитс  к вычислительной технике и предназначено дл  распределени  задач между процессорами в мультипроцессорных системах.

Цель изобретени  - увеличение веро тности обслуживани  задач за счет учета требуемого объема пам ти при обслуживании задач,

На чертеже приведена структурна  схема устройства.

Устройство содержит элемент И 1, элемент ИЛИ 2, блоки элементов И 3, группу сигнальных входов 4 устрой- ства, группу информационных выходов 5 устройства, группу сигнальных выходов 6 устройства, группу сигнальных входов 7 устройства, блок 8 задани  начальных условийj .элемент НЕ 9, формировав т ель 10 импульсов, регистр 11, коммутаторы 12, 13, регистры 14, группу элементов И 15, элемент ИЛИ 16.

Устройство работает следуюгцим образом.

В исходном состо нии информаци  н группах входов 1, 2 и 3 устройства и на группах входов 4 и выходов 6 отсутствует. Регистры 11 и 14 обну- лены. На группе выходов 6 устанавливаютс  нулевые сигналы. Нулевой сигнал на выходе элемента ИЛИ 2 действует на второй вход элемента И 1, на выходе которого нулевой сигнал действует на вход формировател  10. В момент пуска устройства нулевой сигнал с вых ода формировател  10 поступает на вход элемента НЕ 9, где инвертируетс . Единичный сигнал с выхода элемента HIi 9 поступает на синхронизирующий вход регистра 8, разреша  запись на регистр 8.

Программа-планировщик операционно системы (ППОС) выдает информацию о задачах в блок 8 группы, npn4ek выдаетс  информаци  о количестве потребных страниц пам ти дл  решени  задачи, номер задачи, количество потребных дл  ее решени  процессоров. Количество потребных дл  решени  задачи процессоров выдаетс  в позиционном коде. Количество потребных дл  решени  задачи страниц оператив- ной пам ти выдаетс  в .позиционном коде.

На группу входов поступают сигнал готовности процессоров к обслуживанию задачи, Единичиный сигнал означает то, что процессор готов приступить к обслуживанию задачи, а нулево процессор зан т дообслуж ванием другой задачи. Количество свободных дл  обслуживани  задачи процессоров выдаетс  в позиционном -коде.

Информаци  о количестве страниц оперативной пам ти, готовых к обслуживанию задачи, поступает на группу входов 7 в позиционном коде.

При работе данного устройства распределени  задач между процессора ми с учетом потребного процессорам объема пам ти возможны 4 случа :

1)объем свободной пам ти не меньше требуемого, количество свободных процессоров больше или равно.требуемому;

2)объем свободной пам ти меньше требуемого 5количество свободных процессоров меньше требуемого;

3)объем свободной пам ти меньше требуемого,количество свободных процессоров больше или равно требуемому;

4)объем свободной пам ти не меньше требуемого, количество свободных процессоров меньше требуемого.

Дл  объ снени  работы устройства целесообразно рассмотреть первый и третий: случаи.

Формирователь 10 предназначен дл  выработки управл ющего импульса и блокировки через элемент НЕ 9 блока 8 на врем  длительности цикла распределени  задачи по свободным процессорам с учетом требуемого объема пам ти. В исходном состо нии на входе формировател  действует нулевой сигнал с выхода закрытого элементу И 1. На выходе формировател  10 действует нулевой сигнал, который действует на синхронизирующие входы регистра 14, синхронизирующий вход регистра 11, не измен   их состо ни  и не блокиру  запись информации, а также на входы блоков элементов И 3, запира  их. Такое состо ние формировател  сохранитс  до момента, когда в системе будет иметьс  требуемое количество свободных процессоров и страниц оперативной пам ти дл  решени  данной задачи, т.е. когда элемент И 1 откроетс  и на вход формиро ват ел  10 поступит единичньш сигнал. Единичный сигнал со входа формировател  поступает на выход формировател  10, с которого он подаетс  на

вход элемента НЕ 9 и синхронизирующие входы регистра 1А и регистра 11, Единичный сигнал подаетс  также на вход1 1 блоков элементов И 3 и на вторые входы элементов И 15. По положительному переходу единичного сигнала в регистре 11 и в регистре 14 происходит динамическое стирание информации по распределенной задаче5 распре- ю свободной пам ти меньше требуемого,

деление которой происходит через группу элементов И 15 и группу блоко элементов И 19 по разрешающему еди-- ничному сигналу с формировател  10. По окончании цикла распределени  формирователь 10 возвращаетс  в исходное-нулевое состо ние. При этом с выхода элемента НЕ 9 на вход синхронизации блока 8 поступает единичный сигнал, по переднему фронту которого происходит динамическа  запись новых данных в блок 8

На входы ком1 -1утаторов 12513 поступают позиционные коды, количества потребных дл  решени  задачи процессоров (страниц оперативной пам ти).

Единичные сигналы с выходов коммутатора 13 поступают на входы элемента ИЛИ 16, на управл ющие входы соответствующего блока элементов И 3 и на и 1формационные входы регистра 14 в те разр ды, которые соответствуют назначенным на распределение задачам

Единичные сигналы с выходов коммутатора 12 поступают на первые входы элементов И 15 и на входы элемента ИЛИ 2, на выходе которого по вл етс  единичный сигнал5 поступающий на второй вход элемента И 1, на первом входе которого действует единичный сигнал с выхода элемента ИЛИ 16. Следовательно , на выходе элемента И 1 и на входе формировател  10 будет действовать единичный сигнал. По

единичному сигналу на входе формиро- 45 группы выходов первого регистра

ватель сформирует единичньй сигнал на выходе, которьй поступает на входы блоков элементов ИЗ. Блоки элементов ИЗ, соответствуюирие назна- чаг1ным дл  решени  задачи процессорам , открываютс  и код номера задачи из блока 8 поступает в назначенные, процессоры, которые начинают решение задачи. По окончании цикла распределени  единичный сигнал .с выхода формировател  10 снимаетс  и, если требовани  задачи полностью удовлетворе- ны на выходе элемента НЕ 9 по вл етс  единичный сигнал, который подаетс 

на тактовый вход регистра 14, на третьи входы блоков элементов И 3, на вторые входы элементов И 15 и на тактовый вход регистра 11, разреша  обнуление информации по задаче и сведений о состо нии процессоров системы в регистре 14,

Рассмотрим случай, когда объем

количество свободных процессоров больше или равно требуемому. Тогда работа устройства будет аналогична до того момент а, пока коммутаторы

12, 13 не выдают единичные сигналы на свои выходы. В этом случае единичный сигнал на выходе элемента И 1 формироватьс  не будет и формирова тель не будет формировать импульс,

Следовательно, обнуление информации в блоке 8, регистре 11 не будет. Блоки элементов ИЗ, соответствующие назначенным дл  решени  задачи процессором , будут заперты нулевым сигналом

по управл ющим входам, соединенным с выходом формировател  10. Код номера из блока 8 на процессоры поступа1ь не будет, .Задача остаетс  не обслуженной до изменени  состо ни  системы , т.е. до тех пор, пока в регистре 11 не будет записано требуемое число страниц оперативной пам ти.

Claims (1)

1. Формула изобретени  Устройство дл  распределени  загдач между процессорами, содержащее два регистра, элемент И, группу блоков элементов И, блок задани  начальных условий, формирователь импульсов, первьй коммутатор, первьш элемент ИПИ, группу элементов И, причем группа информационных входов первого регистра  вл етс  первой группой сигнальных входов устройства, выходы

   соединены с одноименными входами первой группы информационных входов первого коммутатора, выходы группы выходов первого коммутатора соединены с одноименными входами группы входов обнулени  первого регистра и с первыми управл ющими входами одноименных блоков элементов И группы, группы выходов блоков элементов И

   группы  вл ютс  группами информационных выходов устройства, группы инфорационных входов блоков элементов И группы соединень с первой группой выходов блока задани  начальных уелоВИЙ , отличающеес  тем, что, с целью увеличени  веро тности обслуживани  задач за счет учета требуемого объема пам ти при обслуживании задач, в него введены второй коммутатор, второй элемент ИЛИ и элемент НЕ, причем группа информационных входов второго регистра  вл етс  второй группой сигнальных входов устройства, выходы элементов И группы подключены к группе входов обнулени  второго регистра и  вл етс  группой сигнальных вькс/дов устройства, втора  группа информа1щонных входов первого коммутатора подключена к второй группе выходов блока задани  начальных условий, перва  группа информаци онных входов второго коммутатора Подключена к третьей группе выходов блока задани  начальных условий, втора  группа информационных входов

   ю

   632076

   второго коммутатора подключена к группе выходов второго регистра, каж- дьш выход группы выходов второго коммутатора подключен к первым входам одноименных элементов И группы и к входам первого элемента ИЛИ, вторые входы элементов И группы, а также второй управл ющий вход каждого блока элементов И группы, синхронизирующие входы первого и второго регистров подключены к выходу формировател  импульсов, выход первого элемента ШШ подключен к первому входу элемента 15 И, второй вход которого подключен к выходу второго элемента ИЛИ, входы которого подключены к вькодам первого коммутатора, выход элемента И подключен к входу формировател  импульсов, выход которого через элемент НЕ подключен к синхронизирующему входу блока задани  начальных условий.

   20