RU1817100C - Вычислительное устройство матричной вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при управлении сложными объектами, технологическими процессами и при решении задач моделировани  в реальном масштабе времени . Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что устройство содержит Р арифметико-логических блоков, где Р - число групп операций, выполн емых устройством , дешифратор, блок св зи между вычислительными устройствами и М шинных формирователей, где М - число вычис- л ельных . устройств матричной вычислительной системы. 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено в вычислительных системах дл  управлени  сложными объектами/технологическими процессами и дл  решени  задач моделировани .

Целью изобретени   вл етс  увеличение быстродействи  вычислительного устройства .

Нафиг.1 представлена структурна  схема прототипа; на фиг.2 - структурна  схема предлагаемого вычислительного устройства; на фиг.З - пример реализации блока св зи.

Предлагаемое вычислительное устройство , как и прототип (фиг.2),содержит первый арифметико-логический блок 1, дешифратор 2, блок св зи 3, вход дешифратора 2  вл етс  входом управлени  вычислительного устройства. Информационные

вход и выход первого арифметико-логического блока 1 соединены соответственно с первыми выходом и входом блока св зи 3, (М+1)-е информационные вход и выход которого  вл ютс  входом И выходим вычислительного устройства. В отличие от прототипа предлагаемое вычислительное устройство дополнительно содержит со второго по M-й арифметико-логические блоки 1, где М - число операций, выполненных вычислительным устройством. Информацион- ные входы и выходы арифметико- логических блоков 1 соединены с соответствующими выходами и входами блока св зи 3. Выход дешифратора 2 соединен с входом управлени  блока св зи 3.

Арифметико-логический блок 1 реализован на микросхеме 556РТ16. Дешифратор 2 выполнен на микросхеме 555ИД7. Пример реализации блока св зи 3 приведен на

х

ы

а

о о

фиг.З. Блок св зи может быть выполнен на 2М буферных элементах 4, где М - число арифметико-логических блоков 1 или количество выполн емых операций. Буферный элемент А реализован на микросхеме 580ВА86,

Предлагаемое вычислительное устройство (см. фиг.2) работает следующим образом . Каждый из М арифметико-логических блоков 1 запрограммирован путем прожига на выполнение одной операции, например, - вычислений функций: sin, cos, tg и т.д., то есть сколько арифметико-логических блоков 1 содержит вычислительное устройство, столько оно может вычислить функций/Дешифратор предназначен дл  выбора операции , которую должно выполнить вычислительное устройство. На вход дешифратора 2 поступает код операции. С выхода дешифратора 2 преобразованный код операции поступает на вход управлени  блока св зи 3 (см. фиг.З), т.е. на входы ОЕ управлени  третьим состо нием буферных элементов 4 (микросхема 580ВА86) При этом (М+1)-е вход и выход блока .св зи 3 ( вл ютс  входом и выходом вычислительного устройства) подключаютс  через выбранные буферные элементы 4 (т.е. через те буферные элементы 4, у которых сн то третье состо ние по входам А и выходам В) к выходу и входу соответствующего арифметико-логического , блока 1. Операнд поступает с входа вычислительного устройства через открывшуюс  линию св зи на вход арифметико-логического блока 1 (на адресный вход микросхемы 556РТ16), где вычисл етс  функци  от операнда, например sin. Код данной функции с выхода арифметико- логического блока 1 (выход данных микросхем 556РТ16) через другую открывшуюс  св зь поступает на выход вычислительного устройства. При смене кода операции Снимаетс  третье состо ние по входам и выходам другой пары буферных элементов 4, операнд проходит на вход другого арифметико-логического блока 1 и вычисл етс  друга  функци .

Вычислим потребное дл  реализации функции to врем  Ti

Ti ТАЛБ + ТБЭ 100 не 30 не 130 не.

где ТАЛБ, ТБЭ - врем  задержки распространени  информации соответственно в арифметико-логическом блоке 1 и буферном элементе 4.

Дл  прототипа врем  вычислени  функции tg T2 5 мс..

П

Вычислим увеличени  быстродействи 

П

12 Ti

5 мс

10

5

130нс

Положительный технический эффект от использовани  предлагаемого вычислительного устройства по сравнению с прототипом заключаетс  в увеличении быстродействи  в 104 раз. Положительный

О технический эффект достигаетс  за счет од- нотактного характера вычислительного процесса . .:...

Claims (1)

1. Формула изобретени 

   5 Вычислительное устройство матричной вычислительной системы, содержащее первый арифметико-логический блок, дешифратор и блок св зи между вычислительными устройствами, при этом вход кода операции

   0 устройства подключен к входу дешифратора , первый выход которого подключен к входу кода операции первого арифметико- логического блока, первый выход блока св зи между вычислительными устройствами - к первому информационному входу первого арифметико-логического блока, информационный выход которого подключен к информационному входу блока св зи между вычислительными устройствами, от л и ч а- .

   0 ю щ е е с   тем, что, с целью повышени  быстродействи  оно содержит со второго по 1-й арифметико-логические блоки, где I - число групп операций, выполненных устройством , и с первого по (М-1)-й шинные

   5 формирователи, где М - число вычислительных устройств матричной вычислительной системы, при этом с второго по Р-й выходы дешифратора подключены соответственно к входам кода операции арифметйкр-логичеQ ских блоков со второго rib Р-й, выходы всех арифметико-логическихблоковобъединены по схеме МОНТАЖНОЕ ИЛИ И Ьод к-лючены к информационным входам блока св зи между вычислительными устройствами и

   5 шинных формирователей с первого по(М-1)- й, выходы с(Р+1)-го по (М+Р)-й дешифратора подключены сортвётствённо к управл ющим входам шинных формирователей с первого по (М-1)-й и к управл ющему входу

   0 блока св зи между вычислительными устройствами , первый выход блока св зи между вычислительными устройствами и первые выходы шинных формирователей с первого по (М-1)-й объединены по схеме

   5 МОНТАЖНОЕ ИЛИ и подключены к первым информационным входам арифметико.-логи- ческих блоков с первого по Р-й, вторые выходы блока св зи.между вычислительными устройствами и шинных формирователей с

   первого по (М- 1)-й объединены по схеме МОНТАЖНОЕ ИЛИ и подключены к вторым информационным входам арифметико-логических блоков с первого по , информационные входы с первого по (М-1)й устройства подключены соответственно к информационным входам-выходам шинных формирователей с первого по (М-1)-й, М-й информационный вход-выход устройства подключен к информационному входу-выходу блока св зи между вычислительными устройствами, вход синхронизации которого подключен к входу синхронизации устройства , вход нулевого потенциала которого подключен к входу нулевого потенциала блока св зи между вычислительными устройствами, при этом блок св зи между вычислительными устррйстваЦи. содержит три регистра и два шинных формировател , причем информационный вход-выход блока св зи между вычислительными устройствами подключен к информационным входамвыходам первого и второго шинных формирователей , выходы которых подключены соответственно к информационным входам первого и второго регистров, выходы которых подключены соответственно к первому и второму выходам блока св зи между вычислительными устройствами, информационный вход которого подключен к информационному входу третьего регистра , выход которого подключен к информаци- оиному входу первого шинного формировател , информационный вход второго шинного формировател  подключен к входу нулевого потенциала блока св зи

   между вычислительными устройствами, вход синхронизации которого подключен к входам записи-считывани  первого, второго и третьего регистров, управл ющий вход блока св зи между вычислительными устройствами подключен к управл ющим входам первого и второго шинных формирователей.

   фиг.1

   Фиг.2,

   Г

   «.-г

   ,.Vv-.. -

   Фиг.

   Т