DE2610599B2

DE2610599B2 - Verfahren und Vorrichtung zur eindeutigen Codierung von Kanälen in einer digitalen Übertragungsanlage

Info

Publication number: DE2610599B2
Application number: DE2610599A
Authority: DE
Inventors: George Howard Andover Mass. Lentz (V.St.A.)
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1975-03-14
Filing date: 1976-03-13
Publication date: 1978-04-13
Also published as: USB558220I5; BE839532A; NL7602628A; DE2610599C3; CA1066421A; DE2610599A1; US3990009A; GB1538570A; SE406256B; FR2304231B1; IT1057716B; SE7601521L; FR2304231A1

Description

Die Erfindung bezieht sich auf eine digitale Vielkanal-Übertragungsanlage mit folgenden Merkmaien: a) Der ankommende, jedem Kanal zugeordnete Bitstrom wird in Rahmen aufgeteilt, wobei jeder Rahmen eine erste Gruppe Abschlußsteuerbits, eine Gruppe Datenbits und eine zweite Gruppe Abschlußbits aufweist; b) η solcher Rahmen bestimmen einen Großrahmen; c) die Empfangsstelle weist Überwachungseinrichtungen auf, die auf die Abschlußsieuerbits ansprechen und einen Kanal als schlecht markieren, wenn diese Abschlußsteuerbits eine große Anzahl von Paritätsverletzungen anzeigen, ferner einen Decodierer.

Um die Anforderungen an Bandbreite von Mikrowellen-Nachrichtenübertragungssystemen zu verringern, ist es bekannt, kreuzpolarisierte Radiokanäle zu verwenden, die auf der gleichen Trägerfrequenz betrieben werden. Durch sorgfältige Systemauslegung kann der Unterschied zwischen solchen kreuzpolarisierten Kanälen größer als 20 dB gemacht werden, was für digitale Nachrichtenübertragungssysteme mehr als angemessen ist.

Beispielsweise enthält das digitale Radiosystem von 18GHz, in der Industrie als DR-18 bezeichnet, sieben Arbeitskanäle und einen Schutzkanal in jeder Richtung, wobei nur vier Trägerfrequenzen verwendet werden. Jeder dieser orthogonal polarisierten Kanäle kann bis zu 4 032 Sprachkreise aufnehmen, indem Impulscodemodulatoren (PCM) bei einer Geschwindigkeit von 274 Mb/s verwendet werden.

Wenn einer der arbeitenden Sender Fehler produziert, treten jedoch Probleme auf. Wenn die Dämpfung auf dem Sendeweg für eine spezielle Frequenz zu groß wird, beispielsweise infolge eines schweren Regens oder Nebels, stellt die Verletzungs- oder Fehlbedingungs-Überwachungsschaltung, welche der entfernten Schutzschaltungsausrüstung zugeordnet ist, sine zu große Anzahl von Paritätsverletzungen und/oder einen Außerrahmen-Zustand fest und leitet eine Umschaltune

auf den Schutzkanal ein. Wenn jedoch nur einer der beiden Sender auf einer speziellen Frequenz Fehler produziert, stellt der entsprechende entfernte Empfänger das Kreuzpolarisierte Signal, welches von dem anderen Sender gesendet wird, fest. Obwohl dieses unerwünschte Signal um einiges als 20 dB niedriger als normal ist, liegt es trotzdem innerhalb dei 40 dB breiten .Schwundbereichs des DR-18-Systems. Deshalb leitet die wesentlich niedrigere Amplitude des empfangenen Signals nicht von sich aus eine Schutzumschaltung am entfernten Empfängerende ein.

Ein zusätzliches Problem ergibt sich aus folgendem: Weil der von dem entfernten Sender empfangene Bitstrom das korrekte Format hat, schreitet dieses durch das System auf dem fehlerhaften Kanal fort und wird von der entfernten Verletzungsüberwachungsschaltung angenommen, welche auf diese Weise aufgrund des Fehlerzustandes eine Schutzschaltung auf den ausgesparten Kanal einleitet. Da das Digitalsignal nach der Demultiplex-Entschachtlung lesbar ist, tritt ein Verlust an Übertragungssicherheit auf dem orthogonal polarisierten Kanal ein.

Eine Lösung dieses Problems würde darin bestehen, eine Regelschaltung für jeden F.mpfänger in dem System vorzusehen. Diese Riegelschaltung würde die Verstärkerregelspannung AGC des eigenen Empfängers mit der Verstärkerregelspannung des Empfängers des entsprechend orthogonal polarisierten Signals vergleichen. Wenn die Differenz der Verstärkerregelspannungen genügend groß ist, würde die Regenerierschaltung des fehlerhaften Kanals gesperrt werden, wodurch die Feststellung des übertragenen digitalen Bitstroms effektiv verhindert wird.

Bei dieser Anordnung benötigt jeder Empfänger in der Anlage seine eigene Sperrschaltung sowie eine Verbindung zu dem entsprechend orthogonal polarisierten Empfänger. Da ein typischer Mikrowellenweg mehrere zwischenliegende Empfänger-Sendepaare aufweist, ist die Wahrscheinlichkeit, daß ein guter Kanal irrtümlich durch einen Fehler der Sperrschaltung blockiert wird, ziemlich hoch.

Der Erfindung liegt die Aufgabe zugrunde, eine digitale Vielkanal-Übertragungsanlage nach dem Oberbegriff so zu verbessern, daß es nicht zu unnötigen Sperrungen kommt.

Die gestellte Aufgabe wird dadurch gelöst, daß ein Serien-Parallel-Umsetzer zum Empfang des ankommenden Datenstromes dient und auf zwei parallelen Bitschienen einen ersten und zweiten Bitstrom mit der halben Bitgeschwindigkeit des ankommenden Bitstromes erzeugt, daß ein Codierer mit den parallelen Bitschienen verbunden ist und zur Codierung des ersten und zweiten Bitsiroms zur Übertragung über ein Digitales Übertragungssystem dient, und daß vor dem Codierer eine Umkehreinrichtung zur Invertierung der Richtung von mindestens einem der beiden ersten und zweiten Bitströme vorgesehen ist und den betreffenden Kanal in eindeutiger Weise mit Bezug auf einen Bezugskanal in dem gleichen System codiert, in welchem kein Bitstrom invertiert wird.

In den Zeichnungen zeigt

F i g. 1 eine Blockschaltung einer ersten Ausführungsform der Erfindung, wobei die Polarität einer oder mehrerer Datenschienen invertiert wird,

F i g. 2 eine Blockschaltung einer zweiten Ausführungsform der Erfindung, wobei eine der Datenschienen invertiert und mit Bezug auf die andere zeitverzögert wird.

F i g. 3 eine Blockschaltung einer weiteren Ausführungsmöglichkeit der zweiten Ausführungsform, wobei eine der Datenschienen invertiert und die andere Schiene mit Bezug auf die erste verzögert wird, und

■j F i g. 4 ein Blockschaltbild einer dritten Ausführungsform der Erfindung, wobei beide Schienen eines gegebenen Kanals verzögert v/erden, aber um einen ungleichen Betrag.
Es wurde festgestellt, daß eine bessere Lösung des

in skizzierten Problems darin besteht, jeden Kanal in der Anlage in eindeutiger V/eise am Kopfende jedes Vermittlungsabschnittes zu codierten und dann die Kanäle in inverser Weise am entfernten Ende zu decodieren, an welchem natürlich nicht für jeden

π Empfänger zusätzliche Schaltungen benötigt werden. Wenn bei dieser Lösung ein Signalübersprechen bzw. Signalvertauschung zwischen einem arbeitenden und einem gestörten Kanal vorkommt, wird die Codierung entsprechend dem übertragenen digitalen Signal mit

in dem Decodierer am Empfangsende nicht in Übereinstimmung sein, was zu einer genügenden Anzahl von Paritätsfehlern führt, so daß eine Vermittlungs- oder Umschaltanforderung ausgelöst wird. Deshalb werden Schaltungen nur am Abschlußende der Anlage benötigt

j-, und nicht in jedem Zwischenempfänger, was zu entsprechend niedrigen Kosten und einer erhöhten Betriebssicherheit führt.

In einer ersten Ausführungsform der Erfindung wird die Codierung der Kanäle durch Aufspaltung der jedem

jo Kanal zugeordneten Datensignale in zwei Schienen durchgeführt, und dann wird selektiv die Polarität der einen oder beider Schienen mit Bezug auf einen Bezugskanal umgekehrt, in welchem keine Schiene invertiert ist. In einer zweiten Ausführungsform der

j-, Erfindung wird die Codierung durch Invertierung und/oder Verzögerung der einen oder der anderen Schiene mit Bezug auf einen Bezugskanal durchgeführt. In einer dritten Ausführungsform werden beide Schienen verzögert, oder um unterschiedliche Beträge.

Die folgende, ins einzelne gehende Beschreibung bezieht sich auf ein spezielles Mikrowellensystem und ein spezielles Bitstromformat. Es versteht sich jedoch, daß der Fachmann in der Lage ist, die technische Lehre der Erfindung auf ein beliebiges digitales Radiosystem 5 anzuwenden, bei dem kreuzpolarisierte Kanäle unter Verwendung einer gemeinsamen Trägerfrequenz verwendet sind.

Fig. 1 zeigt ein Ausführungsbeispiel für einen Codierer/Decodierer, beispielsweise den im DR-18

3d digitalen RHiosystem verwendeten Codierer/Decodierer, und zwar modifiziert gemäß der Erfindung. Ein Bitstrom 14 mit 274 Mb/s liegt am Eingang eines Serien-Parallel-Umsetzers 10, der den Bitstrom in zwei Bitströme 145|/1452 von jeweils 137 Mb/s auf zwei parallelen »Schienen« 11 bzw. 12 aufteilt. In der DT-US 25 10 242 der Anmelderin wird im einzelnen das Format der Bitströme 14 und 145 erläutert. Zum Verständnis der vorliegenden Erfindung ist es nicht notwendig, das Format der Bitströme 14 und 14S im einzelnen

bo darzulegen. Die Aussage genügt, daß der Bitstrom 14 das folgende Format aufweist:

14 = ... SS 69/ PiPiSeISSSeIP₂P₂...,

wobei 5 und S komplementäre Abschlußsteuerbits b5 darstellen, die in erster Linie mit Impulsstopfinformation in Beziehung stehen, Pi, P₂ und dergleichen Abschlußsteuerbits mit Bezug auf Paritätskontrolle darstellen und die /-Bits Daten darstellen. Ein einzelner

14-Rahmen hat deshalb das folgende Format:
|SS96/PP96/|

wobei die beiden P-Bits mitten zwischen den komplementären S-Bits des jeweils vorliegenden Rahmens und dem komplementären S-Bit des nachfolgenden Rahmens liegen.

In dem beispielsweisen DR-18-System weist ein Großrahmen der Daten 24 aufeinanderfolgende Einzelrahmen auf. Das in jedem Großrahmen durch die komplementären S-Bits bestimmte 24-Bitwort schließt Markierungsbits ein, um die Demultiplexschaltung an jedem entfernten Ende in die Lage zu versetzen, dii Rahmen aufgrund der Großrahmen zu bilden, ferne X-Bits für die Übertragung von Befehlen bezüglich Schutzschaltung und C-Bits zur Lieferung von Stopin formation für jeden der sechs Eingangskanäle von 45 Mb/s, welche am Übertragungsende zur Bildung des Bitstroms 14 von 174 Megabits nach Multiplexverfahren zusammengeschachtelt werden.

Im einzelnen besitzt das 24-Bitwort S das folgende Format:

S = M₁ M₂ MiX₁X₂X,, C₁₁ C₁₂ C₂, ... C₁₁O₂C,., ... C₁C₁₁₂C,,,.

Die Markierungsbits M] Af₂ Mi bestimmen dauerhaft das Binärwort »101«. Die Feststellung dieses festgelegten Musters ermöglicht es der Demultiplexschaliung, die Rahmen aufgrund des Großrahmens zu bilden. In ähnlicher Weise bestimmen die X-Bits X\ X₂ Xj in dauerhafter Weise das Binärwort »000« oder »111« und stellen zwei Befehle dar, die für Leitungsschutzschaltung oder ähnliche Funktionen bereitgestellt werden. Die C-Bits Gi C₂ Cß definieren das Binärwort »000«, wenn kein Stopfen erforderlich ist, und »111«, wenn Stopfen in dem /-ten Kanal benötigt wird.

Unter erneuter Bezugnahme auf Fig. 1 werden die beiden Bitströme 14S₁ und 14S₂ von 137 Mb/s

HS, = S48/o/M8/oS48/oP₂. ■ ·
14S₂ = S48/_ffP,48/fS48//_:/⁾ ₂...

über Schienen 11 und 12 zu einem Kanalcodierer 13 gefördert, wo sie in einer noch zu beschreibenden Art und Weise codiert werden.

Die codierten Bitströme, numehr als X und Y bezeichnet, werden dann einem Codierer 14 zugeführt, der in dem beispielsweisen DR-18-System ein 4-Phasen-Codierer unter Verwendung von Differenzielphasenverschiebungstastung darstellt. Der Ausgang des Codierers ist mit einem Kanal des Mikrowellensystems 16 verbunden.

Im Leitungsdecodierer am entfernten Ende des Systems werden die entsprechenden Ausgangssignale / und Q des Mikrowellen- oder Radiosystems 16 einem 4-Phasen-Differenzdecodierer 17 zugeführt, der die umgekehrte Operation zum Differenzcodierer 14 ausführt. Es versteht sich jedoch, daß die Erfindung nicht auf eine spezielle Modulationsart beschränkt ist und daß die Differenzphasenverschiebungstastung nur ein Beispiel darstellt.

Die Ausgangssignale des Decodieren 17, nunmehr als A'und Ybezeichnet, werden dann einem Kanaldecodierer 18 zugeführt, der die inverse Funktion zu dem Kanalcodierer 13 am anderen Ende des Systems ausführt. Schließlich werden die Bitströme 14S₁ und 145? auf Schienen 21 und 22 in einem Parallel-Serien-Wand· ler 23 rekombiniert, um den gewünschten Bitstrom 14 zu erhalten.

Es wird darauf hingewiesen, daß es niehl notwendig ist. die Kanalcodierung bei der Ebene 14S|/14S₂ auszuführen, wie in F i g. 1 gezeigt. Gegebenenfalls könnte der Kanalcodierer auch vor den Serien-Parallel-Umseizer 10 angeordnet werden, weil jedoch die Bitgeschwindigkeit des Bitstroms 14S|/14S2 die Hälfte der Bitgeschwindigkeit des 14-Bitstromcs ist, ist die Codierung etwas leichter in der Ebene 14S|/14S2 auszuführen.

In einer ersten Ausführung.sform der Erfindung codiert der Kanalcodierer 13 die Kanäle des Radiosy stems durch Invertierung entweder des Signals 14Si, de Signals 14S₂ oder beider Signale. Im Leitungsdecodiere am entfernten Ende des Systems ist der Decodierer 18 zur Ausführung der inversen Operation angeordnet und stellt die Signale in ihrem ursprünglichen Zustand wieder her, wenn und nur wenn sie im korrekten Kana empfangen werden. Diese Anordnung führt zu vie möglichen Code:

Kanal	,V	Y
A	14.V₁	US₂
B	14.V₁	US₂
C	14S₁	US₂
D	14.V,	US,

und die Möglichkeit zur Codierung vier verschiedene Kanäle.

Bei dem Beispielsweisen DR-18-System kann dies Codierung leicht an der Sendestelle innerhalb de: Serien-Parallel-Umsetzers 10 ausgeführt werden, de zufällig komplementäre Ausgangssignale verfügbar ha Am entfernten Ende des Systems jedoch ist zusätzliche" Gerät, beispielsweise NOR-Glieder und Inverter erforderlich, bevor die Bitströme mit dem Parallelse rienumsetzer verbunden werden. Ähnliche Schaltungs bauteile sind am Sendeende erforderlich, wenn di Erfindung mit einem anderen Radiosystem als DR-I verwendet wird.

In dem zuvor beschriebenen Schema können vie mögliche Digitalsignale am Eingang des Parallelserien Umsetzers 23 vorkommen. Das normale Signal, von den angenommen sei, daß es 14^/14S₂ ist, wird von de Verletzungsüberwachungsschaltung akzeptiert. Wen jedoch andere Kombinationen wie

T4S,/14S₂,14S,/i4S₂oder 14S,/14Sj

vorkommen, welche nur aus einem Senderfchlc stammen können und zu einem digitalen Signalübcr sprechen (digital signal cross-over) führen, werden si von dem Fehlbedingungsüberwachcr zurückgcwicsc und führen zu einer Anforderung für eine Umschaltun auf den Schutzkanal.

Wie zuvor erläutert, weisen die normalen Signale an Eingang des Parallel-Serien-Uinsctzcrs 23 das folgend Format auf:

14S, = .948/,,^148/,,548/,,P₂... 14.% = S48///M8//S48//V2...

Nach Durchlauf des Parallcl-Scrien-Wandlcrs wird di

Signal zu:

14 = ... 5596/ P,P|96/5596/ P₂P₂. ■.,

In dem Fehlerbcdingungsüberwacher wird das Signal erneut in Bitströme 145i und 1452 zu Zwecken der Paritätsprüfung aufgeteilt und um die zuvor erwähnten Leitungsschutzbits X herauszuziehen. Der Rahmen wird durch Feststellung der abwechselnden Muster von komplementären Paaren 55 und gleichen Paaren PP von Abschlußsteuerbits festgestellt. Sobald der Rahmen aufgefunden ist, kann der Großrahmen durch Auffindung der besonderen Markierung M\ M₂ Mj=IOl in jedem 24-Bit 5 Wort festgestellt werden. Wie im einzelnen in der DT-OS 25 10 242 erläutert, wird die Parität Pi über die Informationsbits entnommen, die innerhalb zweier aufeinanderfolgender Rahmen (192) Bits des 145i-Signals enthalten sind, während die Parität P₂ in- ähnlicher Weise über zwei aufeinanderfolgende Rahmen des 1452-Signals entnommen wird. Das Paritätsbit P\ oder P₂ ist 0, wenn die Anzahl der binären »1« innerhalb der 192 Informationsbits gerade ist. Die Fehlerbedingungsüberwachungsschaitung des DR-18-Systems ist so ausgelegt, daß ein Kanal nicht als gut markiert wird, wenn er nicht gleichzeitig den Rahmen, den Großrahmen und einen angemessen niedrigen Anteil von Paritätsverletzungen aufweist. In einem Störzustand, d. h. wenn der Sender Fehler aufweist und der Bitstrom des entsprechenden Senders auf der gleichen Frequenzzuordnung am entfernten Ende des Systems empfangen wird, sind drei Signalkombinationen in der Fehlerbedingungs-Überwachungsschaltung möglich:

Fall I:

14S₁ = ... S48/₍,P,48/₍₎S48/₍,P2

Fall	II:
	14S, =
	14S₂ =
Fall	HI:
	ils, =
	74S, =

S 48/„ P₁ 48/,,S 48/,,P₂ .
S487,. P, 487,.S 487,.. P₂

S 48/„ P₁48/,,S 48/,,P₂

notwendige komplementäre Beziehung zueinander annehmen, während die P-Bits die gleiche Polarität aufweisen. Jedoch wird der Paritätsverletzungsanteil auf 100% steigen, denn obwohl die Richtung der P-Bits invertiert ist, wird die richtige Parität einer geraden Anzahl von Informationsbits unverändert aufrecht erhalten, wenn jedes Bit durch sein Komplement ersetzt wird.

Die gerade beschriebene Ausführungsform der Erfindung kann in bestimmter eindeutiger Weise jeden Kanal in einen 4-Kanal-System codieren, jedoch enthalten DR-18-Systeme und andere ähnliche Systeme typischerweise mindestens acht Kanäle. Um diese Schwierigkeit zu lösen, wird bei einer alternativen Ausführungsform der Erfindung die Codierung der Kanäle in dem Leitungscodierer durch entweder der 145|- oder der 1452-Signale in ausgewählten Kanälen um eine feststehende Anzahl von Bits vor der Übertragung verzögert. In dem Decodierer wird die gleiche Verzögerung im Signalweg des entgegengesetzten Signalstroms eingeführt, d. h. in entweder dem 1452- oder 145|-Signalweg. Ein Verzögerungselement mit einer gegebenen Verzögerung führt zu drei möglichen Codes:

Codel
Code 2
Code 3

14 Si

(145, + τ)
14S₁

14S₂
14S₂
(14S₂ + τ)

S 48/,.P₁ 48/,.S48/_j; P₂

Ein Code, der durch Verzögerung sowohl von 145i und 145₂ erhalten werden kann, ist natürlich der gleiche wie der Code 1.

Wenn in dem obigen Schema ein Störzustand vorkommt, wobei ein digitaler Bitstrom in einem Fehlerkanal überkreuzt, werden einander angrenzende 5-Bits und P-Bits in dem erhaltenen decodierten Signal als Ergebnis ungleicher Verzögerungen in den beiden Schienen fehlplaziert, wie nachfolgend gezeigt:

14S₁ = . ..548/,,^48/,,548/,,P₂ ...

In den Fällen I und Il erfolgt die Rahmenbildung bei der Fehlerbedingungs-Überwachungsschaltung auf die Paritätsbits, wobei die 5-Bits als Paritätsbits mißverstanden werden, weil die Umkehrung von nur einem der beiden Bitströme dazu führt, daß die S-Bits ihre komplementäre Beziehung verlieren, während gleichzeitig die Paritätsbits, welche normalerweise dieselben sind, eine komplementäre Beziehung annehmen. Dies führt zu einem Fehlbedingungsanteil oder Verletzungsrate von 50%, was mehr darstellt, als die Fehlbedingungs-Schaltung zuläßt, so daß eine Anforderung für eine Übertragung auf den Schutzkanal in Gang gesetzt wird. In den Fällen I und II wird der Großrahmen niemals aufgefunden, da der Rahmen auf den Paritätsbits errichtet wird, welche nicht die M\ M₂ Mi Markierbits einschließt, die zur Errichtung des Großrahmens notwendig sind. Im Fall III führt die Fehlbedingungs-Überwachungsschaltung sowohl den Rahmen als auch den Großrahmen aus, weil die 5-Bits die 14S₂ = ... 48 /, S48 /,P₁48 /, S48 /,P₂

Ί Ί

<■ (Fehlanordnung)

Diese Fehlanordnung hält die Fehlbedingungs-Überwachungsschaltung davon ab, in allen drei Fällen die Rahmen zu akzeptieren und führt zu einer Anforderung für eine Umschaltung auf den Schutzkanal. Für den Fachmann ergibt sich, daß Verzögerungselemente von unterschiedlicher elektrischer Länge verwendet werden können, was zu neuen möglichen Codes führt, vorausgesetzt, daß die Verzögerung des einen Elementes nicht die doppelte Verzögerung des anderen Elementes beinhaltet. Diese dritte Ausführungsform der Erfindung macht mindestens zwei Verzögerungselemente zur Codierung jedes der acht Radiokanäle in einem DR-18-System notwendig, was die Kosten der Codierer und Decodierer an jedem Ende des Systems

entsprechend erhöht.

Demgemäß ist eine Ausführungsform der Erfindung dafür vorgesehen, sowohl die Bitstrominversionstechnik als auch die Verzögerungstechnik miteinander zu kombinieren, um die acht Kanäle i: ~:~z~ O?. IC C> stern eindeutig zu codieren. Voi'tiühaft bewirkt das verwendete Verzögerungselemeni ^ri'¹*' ^Λ'—"~~ ..:.„ entsprechend genau von 3 Bits. Es wurde gefunden, daß auf diese Weise das Vorkommen von angrenzenden Fehlerpaaren reduziert wird, ferner wird nur ein einziges solches Verzögerungselement für jeden Kanal benötigt. Unter Verwendung dieser Verzögerungstechnik und der oben erörterten Inversionscodiertechnik sind vier Codes verfügbar, einer für jeden Kanal.

Kanal	X	Y
A	14S₁	(US₂ + ι)
B C	14 Si 14 Si	(US₂ + ι) (US₂+ ι)
D E	14S₁ (14S₁ H	(US₂ + ι) US₂
F G	(14S₁ H (14S₁ π	US₂
II	(14S, η	14S,



H ι)
H ι) H I)
H ι)

Fig.2.stellt die Realisation dieses Codierungsschemas in den Leitungscodierer und Leitungsdecodierer des DR-18-Systems dar. Der spezielle gezeichnete Code gilt für den Kanal C in obiger Tafel. Ein Verzögerungselement 31 mit der Verzögerung τ ist in die Schiene 12 zwischen dem Umsetzer 10 und dem Codierer 14 eingefügt. Die Schiene 12 ist mit dem komplementären Ausgang 14S₂ des Umsetzers 10 und nicht mit dem normalen Ausgang 14S₂ verbunden. Am entfernten Ende des Systems ist ein Verzögerungselement 32 ebenfalls mit einer Verzögerung und ein ODER-Glied 33 zwischen dem X-Ausgang des Decodier 17 und der Schiene 21 eingefügt. Ein Inverter 34 ist mit dem z.weilen Eingang des uutK-oneaes JJ verbunden, wird aber nicht für den Kanal C verwendet. Ein Inverter 36

dem V-Ausgang des Decodierers 17 und dem 14S₂-Eingang des Umsetzers 23 eingefügt. Der andere Eingang

κι des ODER-Gliedes 37 wird nicht für die Codierung des Kanals Cverwendet.

Fig. 3 stellt einen analogen Weg für einen anderen Kanal dar, beispielsweise wird der Kanal C codiert.
Der obige Vorschlag ermöglicht die Codierung von

π acht Radiokanälen in einem DR-18-System mit einem eindeutigen Code für jeden Kanal. Wie zuvor erläutert, macht die Verwendung eines separaten Codes für jeden Kanal die Codierung unabhängig von der Kanalfrequenzzuordnung. Wenn jedoch ein Frequenzzuord-

2i) nungsplan sicherstellt, daß ein gegebenenes Paar von Digitalsignalen immer über zugeordnete Kanäle auf kreuzpolarisierten Signalen durch das System geführt wird, dann würden nur zwei unterschiedliche Codes benötigt werden, einer für vertikale Kanäle und einer

r> für horizontale Kanäle. In diesem Fall wird vorzugsweise die Verzögerungsmethode verwendet, um die Schwierigkeiten mit paarweisen Fehlern zu vermeiden, wie zuvor erwähnt.

F i g. 4 illustriert einen Weg, wie die dritte Ausführungsform der Erfindung realisiert werden kann. Ein Verzögerungselement 41 mit einer Verzögerung τι ist in die Schiene 11 und ein Verzögerungselement 42 mit einer Verzögerung r₂ ist in die Schiene 12 eingefügt. Am entfernten Ende des Systems sind Verzögerungsele-

j) mente 43 und 44 mit Verzögerungen r₂ bzw. Ti in die Schienen 21 und 22 eingefügt. Wie zuvor erwähnt, besteht die einzige Beschränkung für das Verzögerungselement darin, daß τι ungleich η ■ τι ist, wenn /7=1,2,3....

Hierzu 2 Blau Zeichnungen

Claims

Patentansprüche:

ι. Digitale Übertragungsanlage mit folgenden Merkmalen:

— nach dem Oberbegriff —

a) Der ankommende, jedem Kanal zugeordnete Bitstrom wird in Blöcken oder Rahmen aufgeteilt, wobei jeder Rahmen eine erste Gruppe Abschlußsteuerbits, eine Gruppe Datenbits und eine zweite Gruppe Abschlußsteuerbits aufweist,

b) π solcher Rahmen bestimmen einen Großrahmen,

c) die Empfangsstelle weist Überwachungseinrichtungen auf, die auf die Abschlußsteuerbits ansprechen und einen Kanal als schlecht markieren, wenn diese Abschlußsteuerbits eine zu große Anzahl von Paritätsverletzungen anzeigen, ferner einen Decodierer;

— nachdem Kennzeichen —

d) ein Serien-Parallel-Umsetzer (10) dient zum Empfang des ankommenden Datenstromes (14) und erzeugt auf zwei parallelen Bitschienen (11,12) einen ersten und zweiten Bitstrom (14Si, 1452) mit der halben Bitgeschwindigkeit des ankommenden Bitstromes;

e) ein Codierer (14) ist mit den parallelen Bitschienen verbunden und dient zur Codierung des ersten und zweiten Bitstromes zur Übertragung über ein digitales Übertragungssystem (16);

f) vor dem Codierer ist eine Umkehreinrichtung (13) zur Invertierung der Richtung von mindestens einem der beiden ersten und zweiten Bitströme vorgesehen und codiert den betreffenden Kanal in eindeutiger Weise mit Bezug auf einen Bezugskanal in dem gleichen System, in welchem kein Bitstrom invertiert wird.
2. Digitale Vielkanal-Übertragungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß eine vor dem Codierer angeordnete erste Verzögerungseinrichtung (31) zur Verzögerung entweder des ersten oder zweiten Bitstromes relativ zum anderen ausgebildet ist.
3. Digitale Vielkanal-Übertragungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (31) zur Einführung einer Verzögerung entsprechend drei Bitpositionen in dem ersten oder zweiten Bitstrom eingerichtet ist.
4. Digitale Vielkanal-Übertragungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (41) zur Verzögerung des Bitstromes um η relativ zu einem Bezugskanal in dem gleichen System, in welchem kein Bitstrom verzögert wird, ausgebildet ist und daß eine zweite Verzögerungseinrichtung (42) vor dem Codierer angeordnet ist und zur Verzögerung des anderen Bitstromes um τι relativ zu dem Bezugssignal dient, wobei0<τι undi^ nu\ sowie/7= 1,2,3 ...gilt.
5. Digitale Vielkanal-Übertragungsanlage nach Anspruch 1, in Kombination mit einem Leitungsdecodierer, dadurch gekennzeichnet, daß eine Decodiereinrichtung (17) zum Empfang des von der Sendestelle codierten Bitstromes angeschlossen ist und zur Erzeugung auf zwei parallelen Bitschienen von dritten und vierten Bitströmen mit der halben Bitgeschwindigkeit des ankommenden Bitstromes eingerichtet ist, daß ein Parallel-Serien-Umsetzer (23) mit den parallelen Bitschienen verbunden ist und zur Rekombination der dritten und vierten Bitströme in einen einzigen Bitstrom ausgebildet ist und daß eine Umkehreinrichtung (18) vor dem Parallel-Serien-Umsetzer die Richtung von mindestens einem der dritten und vierten Bitströme umkehrt, wobei eine Überwachungseinrichtung den entsprechenden Kanal nur dann als gut markiert, wenn die an der Empfangsstelle durchgeführte Inversion komplementär zu der zuvor an der Sendestelle durchgeführten Inversion ist.
6. Digitale Vielkanal-Übertragungsanlage nach Anspruch 5, dadurch gekennzeichnet, daß eine erste Verzögerungseinrichtung (31) vor dem Codierer (14) angeordnet ist und zur Verzögerung entweder des ersten oder zweiten Bitstromes relativ zu dem anderen dient und daß eine zweite Verzögerungseinrichtung (32) vor dem Parallel-Serien-Umsetzer (23) angeordnet ist und zur Verzögerung entweder des dritten oder vierten Bitstromes relativ zu dem anderen dient, wobei die Überwachungseinrichtung den entsprechenden Kanal nur dann als gut markiert, wenn die spezielle Kombination der Bitstrominversion und der Bitstromverzögerung, wie diese bei der Sendestelle ausgeführt worden sind, die Kombination von Bitstrominversion und Bitstromverzögerung, wie diese in dem Leitungsdecodierer ausgeführt werden, komplementiert.