DE2610599C3

DE2610599C3 - Verfahren und Vorrichtung zur eindeutigen Codierung von Kanälen in einer digitalen Übertragungsanlage

Info

Publication number: DE2610599C3
Application number: DE2610599A
Authority: DE
Inventors: George Howard Andover Mass. Lentz (V.St.A.)
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1975-03-14
Filing date: 1976-03-13
Publication date: 1978-12-07
Also published as: US3990009A; SE406256B; DE2610599A1; CA1066421A; SE7601521L; USB558220I5; DE2610599B2; FR2304231B1; IT1057716B; FR2304231A1; BE839532A; NL7602628A; GB1538570A

Description

Die Erfindung bezieht sich auf eine digitale Vielkanai-Übertragungsanlage mit folgenden Merkmalen: a) Der ankommende, jedem Kanal zugeordnete Bitstrom wird in Rahmen aufgeteilt wobei jeder Rahmen eine erste Gruppe Abschlußsteuerbits, eine Gruppe Datenbits und eine zweite Gruppe Abschlußbits aufweist; b) η solcher Rahmen bestimmen einen Großrahmen; c) die Empfangsstelle weist Überwachungseinrichtungen auf, die auf die Abschlußsteuerbits ansprechen und einen Kanal als schlecht markieren, wenn diese Abschlußsteuerbits eine große Anzahl von Paritätsverletzungen anzeigen, ferner einen Decodierer. Um die Anforderungen an Bandbreite von Mikrowellen-Nachrichtenübertragungssystemen zu verringern, ist es bekannt, kreuzpolarisierte Radiokanäle zu verwenden, die auf der gleichen Trägerfrequenz betrieben werden. Durch sorgfältige Systemauslegung kann der Unterschied zwischen solchen kreuzpolarisierten Kanälen größer als 20 dB gemacht werden, was für digitale Nachrichtenübertragungssysteme mehr als angemessen ist.

Beispielsweise enthält das digitale Radiosystem von 18GHz, in der Industrie als DR-18 bezeichnet sieben Arbeitskanäle und einen Schutzkanal in jeder Richtung, wobei nur vier Trägerfrequenzen verwendet werden. Jeder dieser orthogonal polarisierten Kanäle kann bis zu 4 032 Sprachkreise aufnehmen, indem Impulscodemodulatoren (PCM) bei einer Geschwindigkeit von 274 Mb/s verwendet werden.

Wenn einer der arbeitenden Sender Fehler produziert, treten jedoch Probleme auf. Wenn die Dämpfung auf dem Sendeweg für eine spezielle Frequenz zu groß wird, beispielsweise infolge eines schweren Regens oder Nebels, stellt die Verletzungs- oder Fehlbedingungs-

Überwachungsschaltung, welche der entfernten Schutzschaltungsausrüstung zugeordnet ist, eine zu große Anzahl von Paritätsverletzungen und/oder einen Aiißerrahmen-Zustand fest und leitet eine Umschaltung

auf den Schutzkanal ein. Wenn jedoch nur einer der beiden Sender auf einer speziellen Frequenz Fehler produziert, stellt der entsprechende entfernte Empfänger das Kreuzpolarisierte Signal, welches von dem anderen Sender gesendet wird, fest Obwohl dieses unerwünschte Signal um einiges als 20 dB niedriger als normal ist, liegt es trotzdem innerhalb des 40 dB breiten Schwundbereichs des DR-18-Systems. Deshalb leitet die wesentlich niedrigere Amplitude des empfangenen Signals nicht von sich aus eine Schutzumschaltung am entfernten Empfängerende ein.

Ein zusätzliches Problem ergibt sich aus folgendem: Weil der von dem entfernten Sender empfangene Bitstrom das korrekte Format hat, schreitet dieses durch das System auf dem fehlerhaften Kanal fort und wird von der entfernten Verletzungsüberwachungsschaltung angenommen, welche auf diese Weise aufgrund des Fehkrzustandes eine Schutzschaltung auf den ausgesparten Kanal einleitet Da das Digitalsignal nach der Demultipiex-Entschacbtlung lesbar ist, tritt ein Verlust an Übertragungssicherheit auf dem orthogonal polarisierten Kanal ein.

Eine Lösung dieses Problems würde darin bestehen, eine Regelschaltung für jeden Empfänger in dem System vorzusehen. Diese Riegelschaltung würde die Verstärkerregelspannung AGC des eigenen Empfängers mit der Verstärkerregelspannung des Empfängers des entsprechend orthogonal polarisierten Signals vergleichen. Wenn die Differenz der Verstärkerregelspannungen genügend groß ist würde die Regenerierschaltung des fehlerhaften Kanals gesperrt werden, wodurch die Feststellung des übertragenen digitalen Bitstroms effektiv verhindert wird.

Bei dieser Anordnung benötigt jeder Empfänger in der Anlage seine eigene Sperrschaltung sowie eine Verbindung zu dem entsprechend orthogonal polarisierten Empfänger. Da ein typischer Mikrowellenweg mehrere zwischenliegende Empfänger-Sendepaare aufweist, ist die Wahrscheinlichkeit daß ein guter Kanal irrtümlich durch einen Fehler der Sperrschaltung blockiert wird, ziemlich hoch.

Der Erfindung liegt die Aufgabe zugrunde, eine digitale Vielkanal-Übertragungsanlage nach dem Oberbegriff so zu verbessern, daß es nicht zu unnötigen Sperrungen kommt

Die gestellte Aufgabe wird dadurch gelöst, daß ein Serien-Parallel-Umsetzer zum Empfang des ankommenden Datenstrotiies dient und auf zwei psrallelen Bitschienen einen ersten und zweiten Bitstrom mit der halben Bitgeschwindigkeit des ankommenden Bitstromes erzeugt daß ein Codierer mit den parallelen Bitschienen verbunden ist und zur Codierung des ersten und zweiten Bitstroms zur Übertragung über ein Digitales Übertragungssystem dient, und daß vor dem Codierer eine Umkehreinrichtung zur Invertierung der Richtung von mindestens einem der beiden ersten und zweiten Bitströme vorgesehen ist und den betreffenden Kanal in eindeutiger Weise mit Bezug auf einen Bezugskanal in dem gleichen System codiert, in welchem kein Bitstrom invertiert wird.

In den Zeichnungen zeigt

F i g. 1 eine Blockschaltung einer ersten Ausführungsform der Erfindung, wobei die Polarität einer oder mehrerer Datenschienen invertiert wird,

Fig.2 eine Blockschaltung einer zweiten Ausführungsform der Erfindung, wobei eine der Datenschienen invertiert und mit Bezug auf die andere zeitverzögert wird:

Fig.3 eine Blockschaltung einer weiteren Ausführungsmöglichkeit der zweiten Ausführungsform, wobei eine der Datenschienen invertiert und die andere Schiene mit Bezug auf die erste verzögert wird, und
F i g. 4 ein Blockschaltbild einer dritten Ausführungsform der Erfindung, wobei beide Schienen eines gegebenen Kanals verzögert werden, aber um einen ungleichen Betrag.

Es wurde festgestellt daß eine bessere Lösung des

ίο skizzierten Problems darin besteht jeden Kanal in der Anlage in eindeutiger Weise am Kopfende jedes Vermittlungsabschnittes zu codierten und dann die Kanäle in inverser Weise am entfernten Ende zu decodieren, an welchem natürlich nicht für jeden Empfänger zusätzliche Schaltungen benötigt werden. Wenn bei dieser Lösung ein Signalübersprechen bzw. Signalvertauschung zwischen einem arbeitenden und einem gestörten Kanal vorkommt, wird die Codierung entsprechend dem übertragenen digitalen Signal mit

dem Decodierer am Empfangsende nicht in Übereinstimmung sein, was zu einer genügenden Anzahl von Paritätsfehlern führt so daß eine Vermittlungs- oder Umschaltanforderung ausgelöst wird. Deshalb werden Schaltungen nur am Abschlußende der Anlage benötigt und nicht in jedem Zwischenempfänger, was zu entsprechend niedrigen Kosten und einer erhöhten Betriebssicherheit führt.

In einer ersten Ausführungsform der Erfindung wird die Codierung der Kanäle durch Aufspaltung der jedem Kanal zugeordneten Datensignale in zwei Schienen durchgeführt, und dann wird selektiv die Polarität der einen oder beider Schienen mit Bezug auf einen Bezugskanal umgekehrt, in welchem keine Schiene invertiert ist. In einer zweiten Ausführungsform der Erfindung wird die Codierung durch Invertierung und/oder Verzögerung der einen oder der anderen Schiene mit Bezug auf einen Bezugskanal durchgeführt. In einer dritten Ausführungsform werden beide Schienen verzögert, oder um unterschiedliche Beträge.

Die folgende, ins einzelne gehende Beschreibung bezieht sich auf ein spezielles Mikrowellensystem und ein spezielles Bitstromformat. Es versteht sich jedoch, daß der Fachmann in der Lage ist, die technische Lehre der Erfindung auf ein beliebiges digitales Radiosystern anzuwenden, bei dem kreuzpolarisierte Kanäle unter Verwendung einer gemeinsamen Trägerfrequenz verwendet sind.

F i g. 1 zeigt ein Ausführungsbeispiel für einen Codierer/Decodierer, beispielsweise den im DR-18

so digitalen Radiosystem verwendeten Codierer/Decodierer, und zwar modifiziert gemäß der Erfindung. Ein Bitstrom 14 mit 274 Mb/s liegt am Eingang eines Serien-Parallel-Umsetzers 10, der den Bitstrom in zwei Bitströme 145i/14ä von jeweils 137 Mb/s auf zwei parallelen »Schienen« 11 bzw. 12 aufteilt In der DT-US 25 10 242 der Anmelderin wird im einzelnen das Format der Bitströme 14 und 145 erläutert. Zum Verständnis der vorliegenden Erfindung ist es nicht notwendig, das Format der Bitströme 14 und 145 im einzelnen darzulegen. Die Aussage genügt, daß der Bitstrom 14 das folgende Format aufweist:

14 = ... 5569/ P, P|96/ 5596/ P₂P₂ ...,

wobei 5 und 5 komplementäre Abschiußstcuerbits b'> darstellen, die in erster Linie mit Impulsstopfinformation in Beziehung stehen, P<„ P₂ und dergleichen Abschlußsteuerbits mit Bezug auf Paritätskontrolle darstellen und die /-Bits Daten darstellen. Ein einzelner

14-Rahmen hat deshalb das folgende Format:
|SS96/PP96/|

wobei die beiden P-Bits mitten zwischen den komplementären 5-Bits des jeweils vorliegenden Rahmens und dem komplementären S-Bit des nachfolgenden Rahmens liegen.

In dem beispielsweisen DR-18-System weist ein Großrahmen der Daten 24 aufeinanderfolgende Einzelrahmen auf. Das in jedem Großrahmen durch die komplementären S-Bits bestimmte 24-Bitwort schließt Markierungsbits ein, um die Demultiplexschaltung an jedem entfernten Ende in die Lage zu versetzen, die Rahmen aufgrund der Großrahmen zu bilden, ferner A"-Bits für die Übertragung von Befehlen bezüglich Schutzschaltung und C-Bits zur Lieferung von Stopinformation für jeden der sechs Eingangskanäle von 45 Mb/s, welche am Übertragungsende zur Bildung des Bitstroms 14 von 174 Megabitsnach Multiplexverfahren zusammengeschachtelt werden.

Im einzelnen besitzt das 24-Bitwort S das folgende Format:

S = M₁M₂ M₃ X₁ X₂ X₃ C₁, C₁₂ C₂., ... C,, C,₂C_i3 ... C„, C_h2G,₃ ■

Die Markierungsbits Mi M₂ M3 bestimmen dauerhaft das Binärwort »101«. Die Feststellung dieses festgelegten Musters ermöglicht es der Demultiplexschaltung, die Rahmen aufgrund des Großrahmens zu bilden. In ähnlicher Weise bestimmen die A"-Bits X\ X₂ Aj in dauerhafter Weise das Binärwort »000« oder »111« und stellen zwei Befehle dar, die für Leitungsschutzschaltung oder ähnliche Funktionen bereitgestellt werden. Die C-Bits Q Ca Cß definieren das Binärwort »000«, wenn kein Stopfen erforderlich ist, und »111«, wenn 2^r, Stopfen in dem /-ten Kanal benötigt wird.

Unter erneuter Bezugnahme auf F i g. 1 werden die beiden Bitströme 145i und 145b von 137 Mb/s

145, = 548/oP,48/o548/o/^>2...

1452 = 548/_£P,48/£548/fP₂. .. "'

über Schienen 11 und 12 zu einem Kanalcodierer 13 gefördert, wo sie in einer noch zu beschreibenden Art und Weise codiert werden.

Die codierten Bitströme, numehr als X und Y )5 bezeichnet, werden dann einem Codierer 14 zugeführt, der in dem beispielsweisen DR-18-System ein 4-Phasen-Codierer unter Verwendung von Differenzielphasenverschiebungstastung darstellt. Der Ausgang des Codierers ist mit einem Kanal des Mikrowellensystems 16 verbunden.

Im Leitungsdecodierer am entfernten Ende des Systems werden die entsprechenden Ausgangssignale / und Q des Mikrowellen- oder Radiosystems 16 einem 4-Phasen-Differenzdecodierer 17 zugeführt, der die umgekehrte Operation zum Differenzcodierer 14 ausführt. Es versteht sich jedoch, daß die Erfindung nicht auf eine spezielle Modulationsart beschränkt ist und daß die Differenzphasenverschiebungstastung nur ein Beispiel darstellt

Die Ausgangssignale des Decodierers 17, nunmehr als X und Ybezeichnet, werden dann einem Kanaldecodierer 18 zugeführt, der die inverse Funktion- zu dem Kanalcodierer 13 am anderen Ende des Systems ausführt Schließlich werden die Bitströme 14S₁ und 14S₂ auf Schienen 21 und 22 in einem Parallel-Serien-Wandler 23 rekombiniert, um den gewünschten Bitstrom 14 zu erhalten.

Es wird darauf hingewiesen, daß es nicht notwendig ist die Kanalcodierung bei der Ebene 14Si/14S2 auszuführen, wie in F i g. 1 gezeigt Gegebenenfalls könnte der Kanalcodierer auch vor den Serien-Parallel-Umsetzer 10 angeordnet werden, weil jedoch die Bitgeschwindigkeit des Bitstroms 14Sj/14S2 die Hälfte der Bitgeschwindigkeit des 14-Bitstromes ist, ist die Codierung etwas leichter in der Ebene 14Si/145i auszuführen.

In einer ersten Ausführungsform der Erfindung codiert der Kanalcodierer 13 die Kanäle des Radiosystems durch Invertierung entweder des Signals 14Si, des Signals 14S₂ oder beider Signale. Im Leitungsdecodierer am entfernten Ende des Systems ist der Decodierer 18 zur Ausführung der inversen Operation angeordnet und stellt die Signale in ihrem ursprünglichen Zustand wieder her, wenn und nur wenn sie im korrekten Kanal empfangen werden. Diese Anordnung führt zu vier möglichen Code:

Kanal	X	}
A	14S₁	14S₂
B C	14 S, 14 S,	14S₂ IAS₁
D	14 S,	14S₁

und die Möglichkeit zur Codierung vier verschiedener Kanäle.

Bei dem Beispielsweisen DR-18-System kann diese Codierung leicht an der Sendestelle innerhalb des Serien-Parallel-Umsetzers 10 ausgeführt werden, der zufällig komplementäre Ausgangssignale verfügbar hat. Am entfernten Ende des Systems jedoch ist zusätzliches Gerät, beispielsweise NOR-Glieder und Inverter, erforderlich, bevor die Bitströme mit dem Parallelserienumsetzer verbunden werden. Ähnliche Schaltungsbauteile sind am Sendeende erforderlich, wenn die Erfindung mit einem anderen Radiosystem als DR-18 verwendet wird.

In dem zuvor beschriebenen Schema können vier mögliche Digitalsignale am Eingang des Parallelserienumsetzers 23 vorkommen. Das normale Signal, von dem angenommen sei, daß es 14Si/14Ss ist, wird von der Verletzungsüberwachungsschaltung akzeptiert Wenn jedoch andere Kombinationen wie

14Si/14SU4St/i4& oder MSi/MSi

vorkommen, welche nur aus einem Senderfehler stammen können und zu einem digitalen Signalübersprechen (digital signal cross-over) führen, werden sie von dem Fehlbedingimgsüberwacher zurückgewiesen und führen zu einer Anforderung für eine Umschaltung auf den Schutzkanal.

Wie zuvor erläutert, weisen die normalen Signale am Eingang des Parallel-Serien-Umsetzers 23 das folgende Format auf:

1451 = 548/ο/Ί48/ο548/οΡ₂...

145₂ = S48/_£Pt48/£S48/£P₂.. -

Nach Durchlauf des Parallel-Serien-Wandlers wird das

Signal zu:

14 = ... SS96/ P,P,96/ SS96/ P₂P₂. .

!η dem Fehlerbcdingungsüberwacher wird das Signal erneut in Bitströme 14Si und 14S₂ zu Zwecken der Paritätsprüfung aufgeteilt und um die zuvor erwähnten l.eitungsschutzbils Xherauszuziehen. Der Rahmen wird durch Feststellung der abwechselnden Muster von komplementären Paaren SS und gleichen Paaren PP von Abschlußsteuerbits festgestellt. Sobald der Rahmen aufgefunden ist, kann der Großrahmen durch Auffindung der besonderen Markierung M\ M₂ M3=101 in jedem 24-Bit S Wort festgestellt werden. Wie im einzelnen in der DT-OS 25 10 242 erläutert, wird die Parität P\ über die Informationsbiis entnommen, die innerhalb zweier aufeinanderfolgender Rahmen (192) Bits des i4Si-Signals enthalten sind, während die Parität P? in ähnlicher Weise über zwei aufeinanderfolgende Rahmen des 1452-Signals entnommen wird. Das Paritätsbit P\ oder P₂ ist 0, wenn die Anzahl der binären »1« innerhalb der 192 Informationsbits gerade ist. Die Fehlerbedingungsüberwachungsschaltung des DR-18-Systems ist so ausgelegt, daß ein Kanal nicht als gut markiert wird, wenn er nicht gleichzeitig den Rahmen, den Großrahmen und einen angemessen niedrigen Anteil von Paritätsverletzungen aufweist. In einem Störzustand, d. h. wenn der Sender Fehler aufweist und der Bitstrom des entsprechenden Senders auf der gleichen Frequenzzuordnung am entfernten Ende des Systems empfangen wird, sind drei Signalkombinationen in der Fehlerbedingungs-Überwachungsschaltung möglich:

Fall I:

US₁ =

14S₂ =

Fall II:

14S₁ =
US₂ =

Fall III:

145₁ =

145₂ =

S 48 Z₀Pi 48 ;_OS48 Z₀P₂
S 481₁; Pi 481₁.'S 48 Z₀P₂

S 48 Z₀P₁ 48 Z₀ S 48 Z₁, P₂ .

notwendige komplementäre Beziehung zueinander annehmen, während die P-Bits die gleiche Polarität aufweisen. Jedoch wird der Paritätsverletzungsanteil auf 100% steigen, denn obwohl die Richtung der P-Bits ^r' invertiert ist, wird die richtige Parität einer geraden Anzahl von Informatior.sbits unverändert aufrecht erhalten, wenn jedes Bit durch sein Komplement ersetzt wird.

Die gerade beschriebene Ausführungsform der

1« Erfindung kann in bestimmter eindeutiger Weise jeden Kanal in einen 4-Kanal-System codieren, jedoch enthalten DR-18-Systeme und andere ähnliche Systeme typischerweise mindestens acht Kanäle. Um diese Schwierigkeit zu lösen, wird bei einer alternativen

ι-· Äusführungsform der Erfindung die Codierung der Kanäle in dem Leitungscodierer durch entweder der 145i- oder der 1452-Signale in ausgewählten Kanälen um eine feststehende Anzahl von Bits vor der Übertragung verzögert. In dem Decodierer wird die

μ gleiche Verzögerung im Signalweg des entgegengesetzten Signalstroms eingeführt, d. h. in entweder dem 14S₂- oder 14Si-Signalweg. Ein Verzögerungselement mit einer gegebenen Verzögerung führt zu drei möglichen Codes:

Codel	14 S,	14S₂
Code 2	(145, + τ)	US₂
Code 3	US₁	*(US₂ + τ)*

141Ti₀P₁48~7_OS 48T₀P₂ ·
~S487_tP, 487_fcS487_t P₂

Ein Code, der durch Verzögerung sowohl von 14Si und 14S₂ erhalten werden kann, ist natürlich der gleiche wie der Codel.

Wenn in dem obigen Schema ein Störzustand vorkommt, wobei ein digitaler Bitstrom in einem Fehlerkanal überkreuzt, werden einander angrenzende S-Bits und P-Bits in dem erhaltenen decodierten Signal als Ergebnis ungleicher Verzögerungen in den beiden Schienen fehlplaziert, wie nachfolgend gezeigt:

14S₁ = ...S48Z₀P₁ 48Z_OS48Z₀P₂ ...

In den Fällen I und Ij erfolgt die Rahmenbildung bei der Fehlerbedingungs-Überwachungsschaltung auf die Paritätsbits, wobei die S-Bits als Paritätsbits mißverstanden werden, weil die Umkehrung von nur einem der beiden Bitströme dazu führt, daß die S-Bits ihre komplementäre Beziehung verlieren, während gleichzeitig die Paritätsbits, welche normalerweise dieselben sind, eine komplementäre Beziehung annehmen. Dies führt zu einem Fehlbedingungsanteil oder Verletzungsrate von 50%, was mehr darstellt, als die Fehlbedingungs-Schaltung zuläßt, so daß eine Anforderung für eine Übertragung auf den Schutzkanal in Gang gesetzt wird. In den Fällen I und II wird der Großrahmen niemals aufgefunden, da der Rahmen auf den Paritätsbits errichtet wird, welche nicht die M\ M₂ M-% Markierbits einschließt, die zur Errichtung des Großrah mens notwendig sind. Im Fall III führt die Fehlbedingungs-Überwachungsschaltung sowohl den Rahmen als auch den Großrahmen aus, weil die S-Bits die 14S₂ = ... 48 Z, S48 1₁P₁ 48 Z₁ S481₁P,

Ί ' Ί

> (Fehlanordnung)

Diese Fehlanordnung hält die Fehlbedingungs-Überwachungsschaltung davon ab, in allen drei Fällen die Rahmen zu akzeptieren und führt zu einer Anforderung für eine Umschaltung auf den Schutzkanal. Für den Fachmann ergibt sich, daß Verzögerungselemente von

bo unterschiedlicher elektrischer Länge verwendet werden können, was zu neuen möglichen Codes führt, vorausgesetzt, daß die Verzögerung des einen Elementes nicht die doppelte Verzögerung des anderen Elementes beinhaltet Diese dritte Ausführungsform der

ti5 Erfindung macht mindestens zwei Verzögerungselemente zur Codierung jedes der acht Radiokanäle in einem DR-18-System notwendig, was die Kosten der Codierer und Decodierer an jedem Ende des Systems

entsprechend erhöht.

Demgemäß ist eine Ausführungsform der Erfindung dafür vorgesehen, sowohl die Bitstrominversionstechnik als auch die Verzögerungstechnik miteinander zu kombinieren, um die acht Kanäle in einem DR- 18-System eindeutig zu codieren. Vorteilhaft bewirkt das verwendete Verzögerungselement eine Verzögerung entsprechend genau von 3 Bits. Es wurde gefunden, daß auf diese Weise das Vorkommen von angrenzenden Fehlerpaaren reduziert wird, ferner wird nur ein einziges solches Verzögerungselement für jeden Kanal benötigt. Unter Verwendung dieser Verzögerungsiechnik und der oben erörterten Inversionscodiertechnik sind vier Codes verfügbar, einer für jeden Kanal.

Kanal	X	Y	+
A	14S₁	(14S₂	+ /) + /)
B C	14 S\| 14S₁	(14 S., (14S₂	+ O
D E F	14 S, (14S₁ + ι) (14S₁ + /)	14S₂ 14S₂
G	(14S₁ + ι)	14S₂
H	(14S, + /)	14S₁

F i g. 2 stellt die Realisation dieses Codierungsschemas in den Leitungscodierer und Leitungsdecodierer des DR-18-Systems dar. Der spezielle gezeichnete Code gilt für den Kanal C in obiger Tafel. Ein Verzögerungselement 31 mit der Verzögerung τ ist in die Schiene 12 zwischen dem Umsetzer 10 und dem Codierer 14 eingefügt. Die Schiene 12 ist mit dem komplementären Ausgang 14Si des Umsetzers 10 und nicht mit dem normalen Ausgang 145z verbunden. Am entfernten

Ende des Systems ist ein Verzögcrungselement 32 ebenfalls mit einer Verzögerung und ein ODER-Glied 33 zwischen dem X-Ausgang des Decodier 17 und der Schiene 21 eingefügt. Ein Inverter 34 ist mit dem zweiten Eingang des ODER-Gliedes 33 verbunden, wird aber nicht für den Kanal C verwendet. Ein Inverter 36 und ein ODER-Glied 37 ist in die Schiene 22 zwischen dem K-Ausgang des Decodierers 17 und dem 1452-Eingang des Umsetzers 23 eingefügt. Der andere Eingang des ODF.R-Gliedes 37 wird nicht für die Codierung des Kanals Cverwendet.

F i g. J stellt einen analogen Weg für einen anderen Kanal dar, beispielsweise wird der Kanal Ccodiert.

Der obige Vorschlag ermöglicht die Codierung von acht Radiokanälen in einem DR-18-System mit einem eindeutigen Code für jeden Kanal. Wie zuvor erläutert, macht die Verwendung eines separaten Codes für jeden Kanal die Codierung unabhängig von der Kanalfrequenzzuordnung. Wenn jedoch ein Frequenzzuordnungsplan sicherstellt, daß ein gegebenenes Paar von Digitalsignalen immer über zugeordnete Kanäle auf kreuzpolarisierten Signalen durch das System geführt wird, dann würden nur zwei unterschiedliche Codes benötigt werden, einer für vertikale Kanäle und einer für horizontale Kanäle. In diesem Fall wird vorzugsweise die Verzögerungsmethode verwendet, um die Schwierigkeiten mit paarweisen Fehlern zu vermeiden, wie zuvor erwähnt.

Fig.4 illustriert einen Weg, wie die dritte Ausführungsform der Erfindung realisiert werden kann. Ein Verzögerungselement 41 mit einer Verzögerung τ\ ist in die Schiene 11 und ein Verzögerungselement 42 mit einer Verzögerung τ 2 ist in die Schiene 12 eingefügt Am entfernten Ende des Systems sind Verzögerungselemente 43 und 44 mit Verzögerungen tr 2 bzw. τι in die Schienen 21 und 22 eingefügt. Wie zuvor erwähnt, besteht die einzige Beschränkung für das Verzögerungselement darin, daß Ti ungleich π ■ τ\ ist, wenn /J= 1,2,3....

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Digitale Übertragungsanlage mit folgenden Merkmalen:

— nach dem Oberbegriff —

a) Der ankommende, jedem Kanal zugeordnete Bitstrom wird in Blöcken oder Rahmen aufgeteilt, wobei jeder Rahmen eine erste Gruppe Abschlußsteuerbits, eine Gruppe Datenbits und eine zweite Gruppe Abschlußsteuerbits aufweist,

b) η solcher Rahmen bestimmen einen Großrahmen,

c) die Empfangsstelle weist Überwachungseinrichtungen auf, die auf die Abschlußsteuerbits ansprechen und einen Kanal als schlecht markieren, wenn diese Abschlußsteuerbits eine zu große Anzahl von Paritätsverletzungen anzeigen, ferner einen Decodierer;

— nach dem Kennzeichen —

d) ein Serien-Parallel-Umsetzer (10) dient zum Empfang des ankommenden Datenstromes (14) und erzeugt auf zwei parallelen Bitschienen (11,12) einen ersten und zweiten Bitstrom (145i, 14Si) mit der halben Bitgeschwindigkeit des ankommenden Bitstromes;

e) ein Codierer (14) ist mit den parallelen Bitschienen verbunden und dient zur Codierung des ersten und zweiten Bitstromes zur Übertragung über ein digitales Übertragungssystem (16);

f) vor dem Codierer ist eine Umkehreinrichtung (13) zur Invertierung der Richtung von mindestens einem der beiden ersten und zweiten Bitströme vorgesehen und codiert den betreffenden Kanal in eindeutiger Weise mit Bezug auf einen Bezugskanal in dem gleichen System, in welchem kein Bitstrom invertiert wird.

2. Digitale Vielkanal-Übertragungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß eine vor dem Codierer angeordnete erste Verzögerungseinrichtung (31) zur Verzögerung entweder des ersten oder zweiten Bitstromes relativ zum anderen ausgebildet ist.

3. Digitale Vielkanai-Übertragungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (31) zur Einführung einer Verzögerung entsprechend drei Bitpositionen in dem ersten oder zweiten Bitstrom eingerichtet ist.

4. Digitale Vielkanal-Übertragungsanlage nach Anspruch 2, dadurch gekennzeichnet, daß die erste Verzögerungseinrichtung (41) zur Verzögerung des Bitstromes um v\ relativ zu einem Bezugskanal in dem gleichen System, in welchem kein Bitstrom verzögert wird, ausgebildet ist und daß eine zweite Verzögerungseinrichtung (42) vor dem Codierer angeordnet ist und zur Verzögerung des anderen Bitstromes um τι relativ zu dem Bezugssignal dient, wobei 0 < τ ι und T2 # ότι sowie π = 1,2,3... gilt.

5. Digitale Vielkanal-flbertragungsanlage nach Anspruch 1, in Kombination mit einem Leitungsdecodierer, dadurch gekennzeichnet, daß eine Decodiereinrichtung (17) zum Empfang des von der Sendestelle codierten Bitstromes angeschlossen ist und zur Erzeugung auf zwei parallelen Bitschienen von dritten und vierten Bitströmen mit der halben Bitgeschwindigkeit des ankommenden Bitstromes eingerichtet ist, daß ein Parallel-Serien-Umsetzer (2j) mit den parallelen Bitschienen verbunden ist und zur Rekombination der dritten und vierten Bitströ-

me in einen einzigen Bitstrom ausgebildet ist und daß eine Umkehreinrichtung (18) vor dem Parallel-Serien-Umsetzer die Richtung von mindestens einem der dritten und vierten Bitströme umkehrt, wobei eine Überwachungseinrichtung den entsprechenden Kanal nur dann als gut markiert, wenn die an der Empfangsstelle durchgeführte Inveision komplementär zu der zuvor an der Sendestelle durchgeführten Inversion ist

6. Digitale Vielkanai-Übertragungsanlage nach Anspruch 5, dadurch gekennzeichnet, daß eine erste Verzögerungseinrichtung (31) vor dem Codierer (14) angeordnet ist und zur Verzögerung entweder des ersten oder zweiten Bitstromes relativ zu dem anderen dient und daß eine zweite Verzögerungseinrichtung (32) vor dem Parallel-Serien-Umsetzer (23) angeordnet ist und zur Verzögerung entweder des dritten oder vierten Bitstromes relativ zu dem anderen dient, wobei die Überwachungseinrichtung den entsprechenden Kanal nur dann als gut markiert, wenn die spezielle Kombination der Bitstrominversion und der Bitstromverzögerung, wie diese bei der Sendestelle ausgeführt worden sind, die Kombination von Bitstrominversion und Bitstromverzögerung, wie diese in dem Leitungsdecodierer ausgeführt werden, komplementiert