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Die
vorliegende Erfindung betrifft ein Verfahren zur Datenverarbeitung
mit einem digitalen Signalprozessor sowie einen entsprechenden digitalen
Signalprozessor, wobei wenigstens eine Verarbeitungseinheit mittels
wenigstens einer Vermittlungseinheit auf Speicherregister zum Lesen
und/oder Schreiben der Speicherinhalte der Speicherregister zugreifen kann.
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Ein
derartiger Prozessor bzw. ein derartiges Verfahren ist durch zahlreiche
Mikroprozessoren bzw. Mikrocontroller bekannt. Zur parallelen Verarbeitung
der Daten mehrerer Datenkanäle
werden insbesondere Prozessoren mit mehreren Verarbeitungseinheiten
eingesetzt, wobei auch mit einer einzigen Verarbeitungseinheit mehrere
Datenkanäle verarbeitet
werden können,
wenn diese zeitlich verschränkt
verarbeitet werden. Prozessoren zur Verarbeitung der Daten mehrerer
Datenkanäle
werden im Allgemeinen auch als digitale Signalprozessoren bezeichnet
und vorzugsweise bei der Verarbeitung von Audiosignalen oder Videosignalen
eingesetzt.
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Allgemein
besteht bei derartigen Prozessoren die Notwendigkeit, dass die Verarbeitungseinheit, die
auch als Arithmetik- und
Logikeinheit (ALU) bezeichnet wird, auf die Speicherinhalte der
verschiedenen Speicherregister zugreifen kann, um diese Speicherinhalte
verschiedenen Operationen unterziehen zu können. Die dafür eingesetzte
Vermittlungseinheit muss daher eine Verbindung von jedem Speicherregister
zu wenigstens einer Verarbeitungseinheit herstellen können. Dies
erfordert nachteiligerweise eine sehr umfangreiche Schaltungsanordnung,
die auf einem Halbleiter einen großen Platzbedarf und Strombedarf
aufweist. Mit der Anzahl der von der Vermittlungseinheit herstellbaren
Verbindungen steigt auch der Aufwand zur Ansteuerung der Vermittlungseinheit
bzw. zum Auswählen
der gewünschten
Verbindung.
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In 3 ist
eine bekannte Anordnung zur Datenverarbeitung dargestellt, in der
eine Verarbeitungseinheit 1 mittels einer Vermittlungseinheit 2 auf Speicherregister 3 zugreifen
kann, die Daten A1-Ar, B1-Br und C1-Cr dreier Datenkanäle A, B,
C zur zeitlich verschränkten
Verarbeitung der Datenkanäle
A, B, C enthalten, wobei die Verarbeitungseinheit auf jedes Speicherregister 3 zugreifen
kann.
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Aus
der
US 5,961,640 ist
eine Vorrichtung zur Konvertierung zwischen „big endian" und „little endian" Daten offenbart,
welche eine Mehrzahl von zirkularen FIFOs (first in first out) benutzt.
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Aus
Elektronik 7/2000, Seiten 120–124
sind allgemein Fall-Through-FIFOs
und zirkulare FIFOs bekannt.
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Die
DE 3931977 A1 offenbart
Vorrichtung zum Weiterleiten von Datenpaketen, bei denen eingehende
Datenpakete mittels Schieberegistern parallelisiert werden.
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Eine
weitere FIFO-Speichervorrichtung ist in der
US 6,067,267 A offenbart.
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Die
US 6,314,486 B1 offenbart
ein System zum Zugriff auf Steuer- und Statusregister in einem Computersystem,
wobei ein JTAG Controller verwendet wird.
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Der
vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren
sowie eine Vorrichtung zur Datenverarbeitung der eingangs genannten
Art zu schaffen, bei welchen der Schaltungsaufwand und der Stromverbrauch
verringert werden können.
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Erfindungsgemäß wird diese
Aufgabe durch einen digitalen Signalprozessor mit den Merkmalen des
Anspruchs 1 bzw. ein Verfahren mit den Merkmalen des Anspruchs 8
gelöst.
Die Unteran sprüche
definieren jeweils bevorzugte und vorteilhafte Ausführungsformen
der vorliegenden Erfindung.
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Erfindungsgemäß ist vorgesehen,
dass mittels der wenigstens einen Vermittlungseinheit nicht auf
alle Speicherregister zugegriffen werden kann, sondern dass wenigstens
zwei Speicherregister zu wenigstens einer Schieberegisterkette verschaltet sind
und mittels der wenigstens einen Vermittlungseinheit nur auf das
erste und das letzte Speicherregister jeder Schieberegisterkette
zugegriffen werden kann. Auf diese Weise kann bei gleichbleibender
Anzahl an Speicherregistern die Anzahl der zwischen der wenigstens
einen Verarbeitungseinheit und den Speicherregistern erforderlichen
Verbindungen verringert werden. Zum Beschreiben bzw. Auslesen aller zu
einer Schieberegisterkette verschalteten Speicherregistern ist eine
Möglichkeit
zum Durchschieben der Speicherregisterinhalte durch die Speicherregister
der Schieberegisterketten vorgesehen. Dies kann beispielsweise durch
einen getrennten Schiebeimpuls erreicht werden. Daneben ist es auch
möglich,
dass die Speicherregisterinhalte der Speicherregister einer Schieberegis terkette
automatisch um eins weitergeschoben werden, sobald das erste Speicherregister
in der Schieberegisterkette beschrieben wird oder sobald der Speicherinhalt
des letzten Speicherregisters der Schieberegisterkette ausgelesen
wird.
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Eine
derartige Verschaltung wenigstens eines Teils der Speicherregister
zu Schieberegisterketten eignet sich insbesondere bei Mikroprozessoren zur
Verarbeitung von Daten mehrere Datenkanäle. In diesem Fall können so
viele Schieberegisterketten vorgesehen sein, wie Speicherregister
zum Verarbeiten der Daten eines Datenkanals erforderlich sind. Jede
dieser Schieberegisterketten weist dann vorteilhafterweise so viele
Speicherregister auf, wie zu verarbeitende Datenkanäle vorhanden
sind. Die Verarbeitungseinheit kann in diesem Fall die zur Verarbeitung
eines Datenkanals gehörigen
Daten auf die verschiedenen Schieberegisterketten derart aufteilen, dass
sie innerhalb der verschiedenen Schieberegisterketten in jeweils
die Speicherregister geschrieben sind, die in den verschiedenen
Schieberegisterketten im Wesentlichen an gleicher Stelle stehen.
Auf diese Weise kann erreicht werden, dass beim zyklischen oder
gleichzeitigen Weiterschalten der Speicherregisterinhalte in den
Schieberegisterketten am Ausgang der Schieberegisterketten die zu
einem bestimmten Datenkanal gehörigen
Daten im Wesentlichen gleichzeitig erscheinen.
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Wie
die Speicherregister innerhalb der Schieberegisterketten mit Daten
der Datenkanäle
gefüllt
werden, kann von der Art der Datenkanäle abhängig gemacht werden. Wenn beispielsweise
zwei gleichartige Datenkanäle
vorliegen, bei denen im Wesentlichen die gleich Menge an Daten mit
im Wesentlichen der gleichen Frequenz anliegen, können die
Speicherregister innerhalb der Schieberegisterketten abwechselnd
die Daten der beiden Datenkanäle
enthalten.
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Wenn
beispielsweise darüber
hinaus ein dritter Datenkanal vorhanden ist, dessen Daten mit einer geringeren
Frequenz verarbeitet werden müssen, können dessen
Daten in größeren Zeitabständen in die
Speicherregister der Schieberegisterketten geschrieben werden. In
diesem Fall würden
die Daten des dritten Datenkanals in größeren Zeitabständen in die
Schieberegisterketten geschrieben bzw. aus diesen ausgelesen werden.
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Eine
derartige Verschaltung der Speicherregister zu Schieberegisterketten
muss jedoch nicht notwendigerweise alle Speicherregister betreffen.
So kann beispielsweise vorgesehen sein, dass einzelne Speicherregister
vorzugsweise zur Speicherung von ständig benötigten Daten auf bekannte Weise
ständig
mit der wenigstens einen Verarbeitungseinheit verbindbar bleiben.
Die wenigstens eine Verarbeitungseinheit kann auf die Speicherinhalte
solcher Speicherregister ständig
zugreifen. Bei der Verarbeitung von Daten mehrere Datenkanäle können in
solchen nicht zu Schieberegisterketten verschalteten Speicherregistern
Informationen enthalten sein, die beide Datenkanäle betreffen.
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Darüber hinaus
müssen
nicht alle Schieberegisterketten die gleiche Anzahl an Speicherregistern umfassen.
So können
insbesondere zur Verarbeitung von Daten verschiedenartiger Datenkanäle einige Schieberegisterketten
mit einer ersten Anzahl von Speicherregistern und andere Schieberegisterketten mit
verschiedenen Anzahlen von Speicherregister ausgestattet sein.
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Zur
Verringerung des Stromverbrauchs des Mikroprozessors kann weiterhin
vorgesehen sein, dass ein Taktsignal zur Ansteuerung der Speicherregister
nicht ständig
zu allen Speicherregistern geleitet wird. Die Speicherregister sind
in einem solchen Fall synchrone Speicherzellen, die taktgesteuert
beschrieben oder ausgelesen werden bzw. sind die Schieberegisterketten
aus derartigen synchronen Speicherregistern aufgebaut, so dass die
Speicherregisterinhalte innerhalb der Schieberegisterketten taktgesteuert
durchgeschoben werden. Üblicherweise
wird zentral das Taktsignal erzeugt und über Taktsignalpfade zu allen
Komponenten geführt,
damit das Taktsignal bei allen Komponenten anliegt. Dies führt nachteiligerweise
dazu, dass das Taktsignal durch die hohe Anzahl an Takteingängen, an
denen es anliegt, stark belastet wird. Jeder von dem Taktsignal beaufschlagte
Takteingang stellt mit seiner Eingangskapazität eine kapazitive Last für das Taktsignal
dar, so dass mit steigender Anzahl an taktsignalbeaufschlagten Kontakteingängen die
Belastung des Taktsignals und damit der Stromverbrauch des Mikroprozessors
steigt. Bei Speicherregistern jedoch, die weder beschrieben noch
ausgelesen werden sollen, ist ein Anlegen des Taktsignals nicht
notwendigerweise erforderlich, so dass vorteilhafterweise Freigabegatter
in den Taktsignalpfaden vorgesehen werden können, um die Weiterleitung
des Taktsignals innerhalb der Taktsignalpfade auf einen Teil der
Taktsignalpfade beschränken
zu können.
Dabei wird die Weiterleitung des Taktsignals zu den Speicherregistern
unterdrückt,
auf die nicht zugegriffen wird, so dass der Stromverbrauch des Mikroprozessors
verringert werden kann. Dies wirkt sich besonders vorteilhaft bei
den Speicherregistern aus, die zu einer Schieberegisterkette verschaltet
sind. In diesem Fall nämlich
werden durch die Verschaltung zu einer Schieberegisterkette notwendigerweise
alle Speicherregister auf einmal angesprochen, so das ein einziges
Freigabegatter ausreicht. Dies bedeutet, dass bei gesperrtem Freigabegatter
trotz einer möglicherweise
sehr hohen Anzahl an dahinterliegenden Speicherregistern nur ein
Eingang, nämlich
der des Freigabegatters, von dem Taktsignal beaufschlagt wird, so
dass auch nur die Eingangskapazität dieses einen Freigabegatters
als kapazitive Last auf das Taktsignal wirkt. Bei anderen nicht
zu einer Schieberegisterkette verschalteten Speicherregistern muss für jedes
Speicherregister, das einzeln ansprechbar sein soll, ein eigenes
Freigabegatter vorgesehen werden, so dass in einem derartigen Fall
sich keine wesentliche Stromverringerung erzielen lässt, da
in diesem Fall vom Taktsignal anstelle eines Eingangs des Speicherregisters
ein Eingang des Freigabegatters beaufschlagt wird.
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Weiterhin
kann sich mit Hilfe der erfindungsgemäßen Lösung für die wenigstens eine Vermittlungseinheit
eine verringerte Belastung für
den Fall ergeben, dass diese nach einem Verfahren arbeitet, bei
dem sämtliche
von der Vermittlungseinheit beschreibbare Speicherregister mit einem
zu schreibenden Speicherinhalt beaufschlagt werden und das letztendlich
mit dem Speicherinhalt zu beschreibende Speicherregister selektiv
so angesteuert wird, dass es den anliegenden Speicherinhalt übernimmt. Auf
Grund der Tatsache, dass die Vermittlungseinheit schreibend nur
jeweils auf die ersten Speicherregister in den Schieberegisterketten
zugreifen kann und die nachfolgenden Speicherregister innerhalb
der Schieberegisterketten nicht von der Vermittlungseinheit mit
dem zu schreibenden Registerinhalt beaufschlagt werden, verringert
sich die Anzahl der letztendlich von der Vermittlungseinheit mit
dem Registerinhalt zu beaufschlagenden Speicherregister und damit
die an der Vermittlungseinheit liegende kapazitive Last auf Grund
der geringeren Anzahl an Eingangskapazitäten.
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Die
Erfindung wird nachfolgend anhand eines bevorzugten Ausführungsbeispiels
unter Bezugnahme auf die beigefügten
Zeichnungen näher
erläutert.
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1 zeigt den schematischen Aufbau eines
Mikroprozessors gemäß dem Ausführungsbeispiel
der vorliegenden Erfindung in drei zeitlichen Verarbeitungsstufen
a), b) und c) und
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2 zeigt
exemplarisch zwei Schieberegisterketten mit darin enthaltenen Speicherregistern
zur Verwendung in dem Mikroprozessor gemäß dem Ausführungsbeispiel der vorliegenden
Erfindung, und
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3 zeigt
ein Mikroprozessor nach dem Stand der Technik.
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1 zeigt den schematischen Aufbau eines
Mikroprozessors gemäß dem Ausführungsbeispiel
der vorliegenden Erfindung in drei verschiedenen zeitlichen Verarbeitungsstufen
a), b) und c). Der in den drei Verarbeitungsstufen a) bis c) dargestellte Mikroprozessor
umfasst eine Verarbeitungseinheit 1, eine Vermittlungseinheit 2 und
zahlreiche Speicherregister 3. Diese Komponenten sind in
einem Halbleiter integriert, der einen digitalen Signalprozessor
zur Verarbeitung der Daten mehrere Datenkanäle darstellt.
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Nicht
dargestellt sind weitere Komponenten zur Ein- bzw. Ausgabe der Daten
der Datenkanäle sowie
weitere zur Bereitstellung eines lauffähigen Systems erforderliche
Komponenten.
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Die
Speicherregister 3 sind in Gruppen zu je drei Speicherregistern 3 zu
Schieberegisterketten 4–6 verschaltet. Insgesamt
sind r Schieberegisterketten 4–6 vorgesehen, von
denen jedoch beispielhaft nur drei dargestellt sind. Die Speicherregister 3 innerhalb
einer Schieberegisterkette 4–6 sind so eingerichtet,
dass deren Registerinhalte bei einer Schiebeoperation der jeweiligen
Schiebregisterkette 4–6 von einem
Speicherregister 3 zu dem in der Zeichnung darunter abgebildeten
nächsten
Speicherregister 3 weitergeschoben werden.
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Bei
dem dargestellten Mikroprozessor kann die Verarbeitungseinheit 1 nur
auf die Speicherregister 3 zugreifen, die an erster bzw.
letzter Stelle in den Schieberegisterketten 4–6 enthalten
sind. Dabei können
die zuoberst dargestellten Speicherregister 3, die am Anfang
der Schieberegisterketten 4–6 stehen, nur beschrieben,
und die zuunterst dargestellten Speicherregister, die das Ende der
Schieberegisterketten 4–6 bilden, nur ausgelesen
werden. Die Vermittlungseinheit 2 ist als Multiplexer ausgebildet,
der von den jeweils letzten Speicherregistern 3 der Schieberegisterketten 4–6 eins
auswählt
und von diesem eine Verbindung zur Verarbeitungseinheit 1 herstellt.
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Zum
Beschreiben der jeweils ersten Speicherregister 3 der Schieberegisterketten 4–6 ist
die Datenverarbeitungseinrichtung so eingerichtet, dass mittels
eines weiteren, nicht explizit dargestellten Teils der Vermittlungseinheit 2 ein
zu schreibender Registerinhalt an alle Anfangsspeicherregister 3 der Schieberegisterketten 4–6 angelegt
und das zu beschreibende Speicherregister 3 selektiv derart
angesteuert wird, dass es den anliegenden Registerinhalt übernimmt.
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Gleichzeitig
ist vorgesehen, dass beim Beschreiben des Anfangsspeicherregisters 3 einer
bestimmten Schieberegisterkette 4–6 die Registerinhalte
aller Speicherregister 3 dieser Schieberegisterkette 4–6 um
eine Stelle weitergeschoben werden. Dies bedeutet, dass der Speicherinhalt
in dem letzten Speicherregister 3 dieser Schieberegisterkette 4–6 verloren
geht und somit vorher ausgelesen worden sein muss.
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Der
in 1 dargestellte digitale Signalprozessor
ist zur Verarbeitung der Daten dreier Datenkanäle A-C eingerichtet. Aus diesem
Grund weist jede Schieberegisterkette 4–6 drei Speicherregister 3 auf. Die
Daten der verschiedenen Datenkanäle
A-C werden bei diesem Signalprozessor nicht parallel verarbeitet,
sondern wegen der nur einmal vorhandenen Verarbeitungseinheit 1 sequenziell,
wobei die Daten der verschiedenen Datenkanäle A-C zeitlich verschränkt verarbeitet
werden, um eine quasikontinuierliche Verarbeitung der Daten jedes
Datenkanals A-C zu erreichen.
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Um
die Daten der Datenkanäle
A-C zeitlich verschränkt
verarbeiten zu können,
muss die Verarbeitungseinheit 1 nacheinander abwechselnd
auf die Daten der verschiedenen Datenkanäle A-C zugreifen können. Im
Folgenden wird anhand der drei in 1 dargestellten
Bearbeitungszustände
a) bis c) das Durchschieben der Daten der Datenkanäle A-C durch
die Schieberegisterketten 4–6 beschrieben. Dabei
ist innerhalb jedes Speicherregisters 3 angegeben, welche
Daten bzw. Speicherinhalte dort gespeichert sind, wobei der an erster
Stelle ste hende Buchstabe angibt, zu welchem Datenkanal A-C der Speicherregisterinhalt
gehört,
und die an zweiter Stelle stehende Zahl angibt, der wievielten Schieberegisterkette 4–6 das
betreffende Speicherregister 3 angehört. Im Schritt a) sind die
Speicherregister 3 der Schieberegisterketten 4–6 derart
mit den Daten der drei Datenkanäle
A-C gefüllt,
dass in den zuunterst angeordneten Speicherregistern 3 Daten
A1 bis Ar des ersten Datenkanals A, in den darüber liegenden Speicherregistern 3 Daten
B1 bis Br des zweiten Datenkanals B und in den jeweils zuoberst
angeordneten Speicherregistern 3 die Daten C1 bis Cr des
dritten Datenkanals C gespeichert sind. Die bedeutet, dass die Verarbeitungseinheit 1 mittels
der Vermittlungseinheit 2 lesend nur auf die Daten A1 bis
Ar zugreifen kann. Demzufolge kann die Verarbeitungseinheit A1 zu
diesem Zeitpunkt ausschließlich
Daten des ersten Datenkanals A verarbeiten. Sobald ein Speicherinhalt
A1 bis Ar des ersten Datenkanals A in den Speicherregistern 3 verarbeitet
worden ist bzw. nicht mehr auf diesen Speicherinhalt lesend zugegriffen werden
muss, werden in der betreffenden Schieberegisterkette 4–6 die
Speicherinhalte von oben nach unten durchgeschoben und dabei in
das oben frei werdende Speicherregister 3 ein neuer Speicherregisterinhalt
geschrieben.
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Dies
ist im Schritt b) dargestellt. In diesem Fall wurde der Speicherregisterinhalt
A2 verarbeitet und die Daten der Schieberegisterkette 5 nach
unten durchgeschoben, wobei in das in dieser Schieberegisterkette 5 zuoberst
liegende Speicherregister 3, das zuvor den Speicherregisterinhalt
C2 enthalten hat, ein neuer Speicherinhalt A2 geschrieben wird. Der
in dem Schritt b) dargestellte Speicherinhalt A2 gehört zwar
dem Datenkanal A an und ist in der zweiten Schieberegisterkette 5 gespeichert,
stellt jedoch im Vergleich zu dem Speicherinhalt A2 im Schritt a) einen
nächsten
Verarbeitungsschritt innerhalb der Verarbeitung der Daten des ersten
Datenkanals A dar, der erst nach Bearbeitung der beiden anderen Datenkanäle B und
C erfolgen wird. Im Zustand b) liegen innerhalb der Schieberegisterketten 4–6 unten an
der Vermitt lungseinheit 2 somit neben Daten des ersten
Datenkanals A bereits ein Speicherregisterinhalt B2 des zweiten
Datenkanals B an.
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Nach
weiteren Verarbeitungsschritten schließlich wird der Zustand c) erreicht,
in dem alle in Zustand a) in den jeweils untersten Speicherregistern 3 befindlichen
Speicherregisterinhalte A1 bis Ar des ersten Datenkanals A verarbeitet
worden sind und durch Schiebeoperationen der Schieberegisterketten 4–6 die
im Zustand a) darüber
angeordneten Speicherregisterinhalte B1 bis Br nach unten nachgerückt sind.
Somit stehen an der Vermittlungseinheit 2 nun die Daten
B2 bis Br des zweiten Datenkanals B zur Verarbeitung durch die Verarbeitungseinheit 1 an, wobei
in den obersten Speicherregistern 3 der Schieberegisterketten 4–6 wieder
Daten A1 bis Ar des ersten Datenkanals A geladen worden sind.
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Auf
diese Weise werden die Daten A1 bis Ar, B1 bis Br und C1 bis Cr
der drei Datenkanäle
A-C mittels einer einzigen Verarbeitungseinheit 1 zeitlich
verschränkt,
d.h. im Wechsel verarbeitet.
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In
dem beschriebenen Ausführungsbeispiel werden
die Daten der drei Datenkanäle
A-C paketweise nacheinander verarbeitet. Dies bedeutet, dass jeweils
im Wechsel eine Gruppe von Daten der jeweiligen Datenkanäle A-C von
der Verarbeitungseinheit 1 verarbeitet wird. Die Anzahl
der Daten innerhalb einer solchen Gruppe beträgt r, so dass insgesamt r Schieberegisterketten 4–6 vorhanden
sind. Nachdem eine Gruppe von r Daten eines Datenkanals A-C gemeinsam
verarbeitet worden sind, verarbeitet die Verarbeitungseinheit 1 r
Daten des nächsten
Datenkanals A-C. Die Anzahl r der gemeinsam zu verarbeitenden Daten
eines Datenkanals richtet sich nach der Art der auf die Datenkanäle A-C durchzuführenden Operationen.
Dabei wird vorteilhafterweise diese Anzahl r und somit die Anzahl
der notwendigen Schieberegisterketten 4–6 so gering wie möglich ge wählt, um
die Daten der drei Datenkanäle
A-C in einem möglichst
schnellen Wechsel nacheinander verarbeiten zu können.
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Mit
Hilfe der erfindungsgemäßen Anordnung der
Speicherregister 3 in Schieberegisterketten 4–6 können folgende
Vorteile erzielt werden. Zum einen verringert sich der Aufwand für die Vermittlungseinheit 2 und
auch deren Stromverbrauch. In Bezug auf das Auslesen der zuunterst
angeordneten Speicherregister 3 ergibt sich eine wesentlich
geringere Anzahl von Verbindungen zwischen der Verarbeitungseinheit 1 und
den Speicherregistern 3, die von der Vermittlungseinheit 2 herstellbar
sein muss. Im Gegensatz zu den aus der Stand der Technik bekannten Prozessoren,
bei denen die Vermittlungseinheit 2 eine Verbindung zwischen
der Verarbeitungseinheit 2 und jedem Speicherregister 3 herstellen
können muss,
wurde die Anzahl der herzustellenden Verbindungen auf ein Drittel
reduziert, da in jeder Schieberegisterkette 4–6 drei
Speicherregister 3 zusammengefasst sind, von denen nur
auf das jeweils zuunterst angeordnete Speicherregister 3 lesend
zugegriffen werden kann. In Bezug auf das Schreiben von Dateninhalten
in die Speicherregister 3 kann ebenfalls der Aufwand verringert
werden, da nur ein Drittel der Speicherregister 3, nämlich die
in den Schieberegisterketten 4–6 jeweils zuoberst
angeordneten Speicherregister 3, derart getrennt ansteuerbar
sein müssen,
dass sie einen anliegenden Speicherregisterinhalt übernehmen.
Des Weiteren muss dieser zu übernehmende
Speicherregisterinhalt nicht mehr an sämtliche Speicherregister 3 angelegt
werden, sondern auch wieder nur an ein Drittel der Speicherregister 3,
wodurch sich die kapazitive Last für die Vermittlungseinheit 2 verringert.
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In 2 sind
die erste und die letzte Schieberegisterkette 4, 6 mit
jeweils zweier ihrer Speicherregister 3 dargestellt. Um
die Speicherregister 3 zum Durchschieben bzw. Weiterreichen
der in ihnen gespeicherten Speicherregisterinhalte zu veranlassen, weist
jedes Speicherregister 3 einen Takteingang auf. Die Takteingänge aller
Speicherregister 3 einer Schieberegisterkette 4–6 werden
von einem Freigabegatter 7, 8 angesteuert. Dabei
werden die Takteingänge
aller Speicherregister 3 der ersten Schieberegisterkette 4 von
dem Freigabegatter 7 angesteuert und sämtliche Speicherregister 3 der
letzten Schieberegisterkette 6 vom Freigabegatter 8 angesteuert. Selbstverständlich ist
für alle
dazwischenliegenden Schieberegisterketten S ein entsprechendes Freigabegatter
zur Ansteuerung der Takteingänge
deren Speicherregister 3 vorgesehen.
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Die
Freigabegatter 7, 8 sind eingangsseitig von einem
Taktsignal und einem Freigabesignal beaufschlagt. Das Taktsignal
stellt den Systemtakt dar und dient zum synchronen Schalten aller
Komponenten innerhalb des Signalprozessors. Das Freigabesignal dient
dazu, das Taktsignal nur an die Speicherregister 3 in der
Schieberegisterkette 4–6 zu
leiten, die zum Durchschieben der Speicherregisterinhalte veranlasst
werden soll und dazu das Taktsignal benötigt. Mit Hilfe dieser Freigabegatter 7, 8 kann
eine Verringerung der kapazitiven Last für das Taktsignal erreicht werden.
Das Taktsignal muss bei dem beschriebenen Ausführungsbeispiel nicht an jene
Speicherregister 3 geführt
werden, sondern nur an eine gegenüber der Anzahl der Speicherregister 3 verringerten
Anzahl von Freigabegattern 7, 8. Dies bedeutet
im vorliegenden Ausführungsbeispiel,
dass die Anzahl der zu beaufschlagenden Takteingänge nur noch ein Drittel beträgt.
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Mit
Hilfe der vorliegenden Erfindung ist es somit möglich, insbesondere bei der
zeitlich verschränkten
Verarbeitung von Daten mehrer Datenkanäle mittels einer Verarbeitungseinheit
die dazu erforderlichen Speicherregister mit einem geringeren Aufwand
und einem geringeren Stromverbrauch zur Verfügung zu stellen.