DE2656086A1 - Rechnersystem - Google Patents
RechnersystemInfo
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- DE2656086A1 DE2656086A1 DE19762656086 DE2656086A DE2656086A1 DE 2656086 A1 DE2656086 A1 DE 2656086A1 DE 19762656086 DE19762656086 DE 19762656086 DE 2656086 A DE2656086 A DE 2656086A DE 2656086 A1 DE2656086 A1 DE 2656086A1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München 76 P 7 16 5 BRD
Rechnersystem
Die vorliegende Erfindung betrifft ein Rechnersysteta mit mindestens zwei Einzelrechnern und mit mindestens einer
Systemschiene, bestehend aus System-Datenschiene und System-Adressenschiene,
bei dem jeweils zwischen einem der Einselrechner und der Systemschiene ein Verkehrsspeicher angeordnet
ist, der für wahlweisen Zugriff von der Systemschiene her oder vom Einzelrechner her ausgebildet ist.
In unserer älteren Patentanmeldung P 25 46 202.6 (VPA 75 P 7195)
ist ein Rechnersystem der eingangs genannten Art beschrieben. Bei diesem Rechnersystem erfolgt der gesamte Datenverkehr
sequentiell über die Systemschiene. Über die System-Datenschiene werden Daten, deren Breite gleich der Verarbeitungsbreite
(Wortbreite) der Einzelrechner ist und über die System-Adressenschiene die zugehörigen Speicheradressen übertragen.
Die als Koppelelemente dienenden Verkehrsspeicher werden abwechselnd entweder mit den Einzelrechnern (dort autonome Phase
genannt) oder mit der Systemschiene (dort Steuer- und Datenaustausch-Phase
genannt) verbunden.
20
20
Die Effizienz von Rechnersystemen mit mehreren Einzelrechnern
hängt im allgemeinen von der Geschwindigkeit des Informationsaustausches
zwischen den Einzelrechnern ab. Sie i3t um so größer, je schneller der Informationsaustausch erfolgen kann.
Ed 17 Sti/4.8,76
-2- TBP 7 165 BRD
Es ist die Aufgabe der vorliegenden Erfindung, ein Rechnersystem der eingangs genannten Art so zu verbessern, daß ein
beschleunigter Datenverkehr ermöglicht wird.
Die Erfindung löst die Aufgabe in der Weise, daß die Systemschiene
η (n = 2, 3, ....) System-Datenschienen für wortparallelen Verkehr von η Datenwörtern aufweist und daß jeder
Verkehrsspeicher für wahlweisen wortparallelen Zugriff in n-facher Wortbreite von den System-Datenschienen her oder
wortsequentiellen Zugriff in einfacher Wortbreite vom Einzelrechner
oder von der System-Datenschiene her ausgebildet ist. Auf diese Weise ist es möglich, einen Block von η Datenwörtern
gleichzeitig auf der Systemschiene zu übertragen und in den Verkehrsspeichern abzuspeichern, wodurch der Datenverkehr
zwischen den Verkehrsspeichern erheblich beschleunigt werden kann.
Vorteilhafterweise ist ein Speicher, der für wahlweisen wortparallelen
Zugriff in n-facher Wortbreite oder für wortsequentiellen Zugriff in einfacher Wortbreite ausgebildet ist, insbesondere
ein Verkehrsspeicher der vorstehend angegebenen Art, so ausgebildet, daß er η Speicherteile aufweist, und daß er
eine Zugriffssteuerschaltung aufweist, die für wahlweisen Zugriff von η Datenwortein-/-ausgängen her parallel auf die η
Speicherteile oder auf jeden der Speicherteile von einem zusätzlichen Datenwortein-/-ausgang her ausgebildet ist und daß
er eine steuerbare Adressendecodierung aufweist, die so ausgebildet ist, daß ein erster Adressierungsmodus von einem ersten
Adresseneingang her oder ein zweiter Adressierungsmodus von einem ersten oder zweiten Adresseneingang her wählbar ist,
wobei der erste Adressierungsmodus darin besteht, daß jede am ersten Eingang eingegebene Adresse in jedem Speicherteil
einen zugehörigen Speicherplatz für ein Datenwort adressiert und wobei der zweite Adressierungsmodus darin besteht, daß
jede am ersten oder zweiten Adresseneingang eingegebene Adresse nur in einem zugeordneten Speicherteil einen zugeordneten
Speicherplatz für ein Datenwort darin adressiert.
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~^"5 76 P 7 1 6 5 BRD
In einer vorteilhaften Ausführungsform weist ein solcher Speicher eine Zugriffssteuerschaltung auf, "bei der die Datenwortein-/-ausgänge
mittels Datenschienen parallel mit den Datenwortein-/ausgängen
der Speicherteile verbunden sind, "bei der für diese Datenschienen mindestens ein Schienentreiber
vorgesehen ist, der simultan für alle diese Datenschienen wahlweise von einer Durchlaßrichtung auf die entgegengesetzte
umschaltbar ist und der für alle diese Datenschienen simultan über mindestens einen Ver-/Entriegelungseingang ver- oder entriegelbar
ist, "bei der die Datenwortein-/ausgänge der Speicherteile
mittels weiterer Datenschienen mit dem zusätzlichen Datenwortein-/-ausgang verbunden sind, bei der für diese weiteren
Datenschienen ein Schienentreiber vorgesehen ist, der v/ahlweise über mindestens einen Verriegelungseingang für alle weiteren
Datenschienen simultan verriegelbar oder für jede weitere Datenschiene separat über einen jeweils dazu vorgesehenen
Entriegelungseingang entriegelbar ist und der mindestens für alle weiteren Datenschienen simultan über mindestens einen
Umschalteingang wahlweise von einer Durchlaßrichtung auf die entgegengesetzte umschaltbar ist.
Weiter weist in einer vorteilhaften Ausführungsform ein solcher Speicher eine Adressendecodierung auf, bei der ein erster
Schienentreiber mit wenigstens einer festen Durchlaßrichtung, der über mindestens einen Ver-/Entriegelungseingang wahlweise
ver- oder entriegelbar ist und ein zweiter Schienentreiber mit wenigstens einer festen Durchlaßrichtung, der ebenfalls
über mindestens einen Yer-/Entriegelungseingang wahlweise
ver- oder entriegelbar ist, vorgesehen sind, bei der der Datenworteingang des ersten Schienenschalters mit dem ersten
Adresseneingang und der Datenworteingang des anderen mit dem zweiten Adresseneingang verbunden ist, bei der die Adresseneingänge
der Speicherteile mittels Adressensohienen einerseits
mit einem Datenwortausgangsanteil des Daterrwortausgangs-des
ersten Schienentreibers, der stets einen Datenv/ortadressenanteil
einer über den ersten Adressoneingang eingegebenen Adresse enthält
und andererseits mit einem Datenwortausgangsanteil des Da-
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tenwortausgangs des zweiten Schieneiltreibers, der ebenfalls
stets den Datenwortadressenanteil einer über den zweiten
Adro33eneingang eingegebenen Adresse enthält, verbunden sind,
bei der ein zweiter Datenwortausgangsanteil des Datenwortausgangs des ersten Schienentreibers, der stets einen Speicherteiladressenanteil
einer über den ersten Adresseneingang eingegebenen
Adresse enthält und ein zweiter Datenwortausgangsanteil des Datenwortausgangs des zweiten Schienentreibers
der stets den Speicherteiladressenanteil einer über den zweiten Adresseneingang eingegebenen Adresse enthält, an einen Adresseneingang
einer 1 aus n-Decodierung angeschlossen sind, bei der
jeder von den η Ausgängen dieser 1 aus n-Decodierung mit einem
ersten Eingang jeweils einer von η steuerbaren Yerriegelung3-schaltungen
verbunden ist, wobei jede der Verriegelungsscbaltungen einem Speicherteil zugeordnet ist und die Eingabe einer
Adresse in diesen zugeordneten Speicherteil freigibt oder sperrt, je nachdem, ob sie von der 1 aus n-Decodierung ausgewählt ist
oder nicht und daß jede der Yerriegelungsschältungen einen zweiten Eingang aufweist, über den durch ein Freigabesignal
cie Eingabe einer Adresse in den Speicherteil, unabhängig
vom ersten Eingang freigebbar ist.
Weitere vorteilhafte Ausführungsformen oder vorteilhafte
Weiterbildungen der Erfindung gehen aus zusätzlichen Unteran-Sprüchen hervor.
Die Erfindung wird anhand der Figuren näher erläutert.
Figur 1 zeigt in einem Blockschaltbild einen Ausschnitt aus einem vorstehend angegebenen Rechnersystem mit einem
vorstehend angegebenen Speicher als Yerkehrsspeicher.
Figur 2 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen
Speichers.
Figur 3 zeigt den Aufbau eines Speicherteiles des Ausführungsbeispieles
nach Figur 2 mit Hilfe bekannter Bauelemente.
Figur 4 zeigt die Ausfährung eines im Ausführungsbeispiel nach
Figur 2 zum Aufbau der beiden Schienenschalter der Zu-
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griffssteuerung verwendeten Schienenschalters mit Hilfe von "bekannten Bausteinen.
Figur 5 zeigt die Ausführung eines im Ausführungsbeispiel nach Figur 2 für die Adressendecodierung verwendeten
Schienenschalters mit Hilfe von bekannten Bau
steinen.
Nach der Figur 1 besteht die Systemschiene aus der Adressenschiene
AS und aus η System-Datenschienen D^, Dp bis D . Auf
1Q diesen η System-Datenschienen können η Datenwörter parallel
übertragen werden. Der als Verkehrsspeicher dienende Speicher S weist η Datenwortein- und -ausgänge d^, d2 bis d und einen
zusätzlichen Datenwortein- und -ausgang d λ auf. Jeder der
η Datenwortein- und -ausgänge cL , dp bis d ist an eine der
Systemdatenschienen D-j, Dg bis D angeschlossen, während der
zusätzliche Datenwortein- und -ausgang d ^ an den Einzelrechner E angeschlossen ist. Ein erster Adresseneingang a..
des Speichers S ist an die System-Adressenschiene AS und ein zweiter Adresseneingang a2 an den Einzelrechner E angeschlossen.
Gemäß der Erfindung ist der Speicher S so ausgebildet, daß wahlweise ein wortparalleler Zugriff in n-facber
Wortbreite von den η SystemrDatenschienen D1, D2 bis Dn her
oder ein wortsequentieller Zugriff in einfacher V/ortbreite vom Einzelrechner E oder von der System-Datenschiene her ermöglicht
ist. Dies bedeutet, daß einerseits durch eine Adresse über den Adresseneingang a.. η Datenwortspeicherplätze im
Speicher adressiert werden,· in die über die Datenwortein- und -ausgänge cL· bis d η Datenwörter von den η System-Datenschienen
D^ bis Dn her parallel eingeschrieben oder aus
denen parallel die eingespeicherten Datenwörter über die Datenwortein- und -ausgänge auf die η System-Datenschinen ausgelesen
v/erden, andererseits, daß durch eine über den Adresseneingang a^ oder a2 eingegebene Adresse ein Speicherplatz für
ein Datenwort im Speicher für ein Datenwort im Speicher adressiert wird, in den über den Datenwortein- und -ausgang
^n+1 °^er einen der Datenwortein- und -ausgänge d^ bis d
ein Datenwort vom Rechner her eingeschrieben oder aus dem ein Datenwort über ihn ausgelesen und in den Einzelrechner
oder auf die zum Speicherteil zugehörige Datenschiene eingelesen wird. 80982 5/0081
Ein Speicher S, der wahlweise einen wortparallelen Zugriff in n-facber Worfbreite oder einen wortsequentiellen Zugriff
in einfacher Worfbreite ermöglicht, ist dabei vorteilhafter v/eise so ausgebildet, daß er η Speicherteile 1, 2 bis η
(siehe Figur 1) aufweist. Mittels einer Zugriffssteuerschaltung II ist wahlweise ein Zugriff von den η Datenwortein- und -ausgängen
d.j, d2 bis dn her parallel auf die η Speicherteile oder
ein Zugriff auf jeden der Speicherteile vom zusätzlichen Datenwortein-
und -ausgang d .. her möglich. Dazu ist sie so aufgebaut,
daß einerseits der Datenweg umschaltbar ist, d.h. der Datenweg verläuft entweder von den Datenwortein- und -ausgängen
d.., dp bis d zu den Speicherteilen oder vom Datenwortein- und
-ausgang d ^ zu den Speicherteilen, andererseits ist für jeden solchen Weg die Datenflußrichtung umschaltbar, d.h. auf einem
gewählten Weg ist ein Datenfluß wahlweise in beide Richtungen möglich. In der Figur 1 ist der eine Datenweg durch den Doppelpfeil
21, der andere durch den Doppelpfeil 22 symbolisch dargestellt. Die Pfeilrichtungen geben dabei die wählbare Datenflußrichtung
an. Das Umschalten von einem Datenweg auf den anderen erfolgt über einen Umschalteingang 23, während das
Umschalten von einer Datenflußrichtung auf die andere über den Uraschalteingang 24 erfolgt. Mittels einer steuerbaren
Adressendecodierung I ist wahlweise ein erster Adressierungsmodus
vom ersten Adresseneingang a^ her oder ein zweiter
Adressierungsmodus vom ersten Adresseneingang a^ oder vom
zweiten Adresseneingang a^ her ermöglicht. Der erste Adressierungsmodus
besteht dabei darin, daß jede am ersten Eingang a^ eingegebene Adresse in jedem Speicherteil einen zugehörigen
Speicherplatz für ein Datenwort adressiert und der zweite Adressierungsmodus besteht darin, daß jede am ersten Adresseneingang
a^ oder am zweiten Adresseneingang a2 eingegebene
Adresse nur in einem zugeordneten Speicherteil einen zugeordneten Speicherplatz für ein Datenwort darin adressiert. Dazu
ist sie so aufgebaut, daß einerseits der Adressenweg umschaltbar ist, d.h. daß entweder der Weg vom Adresseneingang a^ in
Pfeilrichtung des Pfeiles 11 zu den Speicherteilen oder der Weg vom Adresseneingang a-p in Pfeilricbtung des Pfeilea 12
zu den Speicherteilen wählbar ist und daß andererseits vom
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ersten Adressierungsmodus auf den anderen Adressierungsmodus
umgeschaltet werden kann. Die Umschaltung des Adressenweges erfolgt in Figur 1 über den Umschalteingang 13, während die
Umschaltung des Adressierungsmodus über den Umschalteingang
14 erfolgt.
In der Figur 2 ist ein Ausführungsbexspiel des in Figur dargestellten
Speichers S für einen Einzelrechner mit einer Wortbreite von 8 Bit dargestellt. Es finden dabei Bausteine der
Fa. Intel Corp. (siehe Intel Data Katalog 1976) Verwendung. Die Bezeichnungen der relevanten Anschlüsse dieser Bausteine
stimmen mit denen im Katalog angegebenen überein. Jeder der η Speicherteile 1, 2 bis 4 in Figur 2 ist in gleicher Weise
aus zwei Bausteinen 8111-2 (256 χ 4 Bit-Schreib/Lese-Speicher) aufgebaut.
Figur 3 gibt den Aufbau des Speicherteiles 1 in Figur 2 stellvertretend für die übrigen Speicherteile an. Jeder Baustein
8111-2 weist acht Eingänge Aq bis A~ für eine 8-Bit-Adresse
und vier gemeinsame Ein- und Ausgänge 1/O1 bi3 I/O,
zur Ein- oder Ausgabe eines 4-Bit-Datenwortes auf. Die acht
Eingänge Aq bis A~ sind nach Figur 3 zu einem 8-Bit-Adresseneingang
A des Speicherteiles zusammengefaßt. Die Ein- und Ausgänge 1/O1 bis I/O. des einen Bausteines und die des anderen
Bausteines bilden zusammen einen symbolischen 8-Bit-Datenwortein- und -ausgang I/O des Speicherteiles. Jeder Baustein
weist weiterhin zwei negierte Anschlüsse (31L und cS2(ein
Querstrich über einem Bezugszeichen eines Eingangs bedeutet hier und im folgenden stets, daß das auf ihn gegebene digitale
Eingangssignal im Zustand logisch "0" aktiv ist), einen Eingang OD und einen Lese/Schreib-Eingang R/W auf. Gleichbezeichnete
der letztgenannten Eingänge der einzelnen Bausteine sind mit einem gleichbezeichneten Eingang des Speicherteiles
verbunden. Die Wirkungsweise der Eingänge Ul1, CE*2, OD und R/W
ergibt sich aus den folgenden logischen Funktionen: Auslesen: ODA CE1 Λ CE2 = "1",
Einschreiben: R7W Λ CE1 Λ CE2 = "1" (R = W), wobei Λ logisch UND und "1" logisch 1 bedeuten.
Einschreiben: R7W Λ CE1 Λ CE2 = "1" (R = W), wobei Λ logisch UND und "1" logisch 1 bedeuten.
Die Zugriffssteuerschaltung ist im Ausführungsbeispiel nach
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Figur 2 so aufgebaut, daß die vier Datenwortein- und -ausgänge
d.. bis d. über einen zwischengeschalteten, über einen
Yerriegelungseingang V1 verriegelbaren und über einen Umschalteingang
UM1 umschaltbaren bidirektionalen Schienenschalter BS1
parallel über vier Datenwortscbienen DSS1 bis DSS. mit den
Datenwortein- und -ausgängen I/O der vier Speicherteile 1 bis 4 verbunden sind. Weiter ist der Datenworteingang I/O
eines jeden Speicherteiles über je eine Datenschiene DSSc1
bis DSSf-, und über je einen bidirektionalen Schienenschalter
BS2, der über einen Yerriegelungseingang V2 verriegelbar und
über einen Ums ehalte ingang TJM2 umschaltbar ist, mit dem zusätzlichen
Datenwortein- und -ausgang verbunden. Die Umschalteingänge TM1 bzw. UM2 dieser Schienenschalter BS1 und BS2 sind
mit dem Umschalteingang 24 für die Umschaltung der Datenflußrichtung verbunden. Dieser Umschalteingang 24 ist zugleich
über einen Inverter 120 mit dem Eingang OD eines jeden Speicherteiles verbunden. Die Yerriegelungseingänge Y1 bzw. V2
sind mit dem Verriegelungseingang 23 verbunden, wobei in die
Verbindungsleitung zwischen 23 und 1V2 ein Inverter 110 geschaltet
ist. Wie aus Figur 2 ersichtlich, weist jeder der bidirektionalen Schienenschalter BS1 bzw. BS2 vier bidirektionale
Schienenschalter SS1 bis SS. bzw. SSc1 bis SS,-. für
jeweils ein 8-Bit-Datenwort auf. Jeder dieser Schienenschalter SS1 bis SS. bzw. SS51 bis SSj-* ist in einer der Datenschienen
DSS1 bis DSS. bzw. DSS51 bis DSS,-* angeordnet. Alle
diese Schienenschalter weisen (nicht notwendig) gleichen Aufbau auf. Jeder weist einen Yerriegelungseingang US, einen Umschalteingang
IF, einen ersten 8-Bit-Datenwortein- und -ausgang DOI und einen zweiten 8-Bit-Datenwortein- und -ausgang
DBI auf. Jeweils der zweite Datenwortein- und -ausgang DBI ist für den Anschluß an den betreffenden Speicherteil vorgesehen,
während der erste für den Anschluß an den betreffenden der Datenwortein- und -ausgänge d.j bis d. und d,- vorgesehen
ist. Die Verriegelungseingänge ÖS der Schienenschalter SS1
bis SS^ sind mit dem Verriegelungseingang V1, die Verriegelungseingänge
US der Schienenschalter SSc1 bis SS5. mit dem
Verriegelungseingang V2 verbunden. Analog sind die Umschalt-
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eingänge ΙΈ der Schienenscbalter SS1 Ms SS^, mit IM1, die
der Schienenschalter SSr-i "bis SS1-/ mit ÜMp verbunden.
Während jedoch die CS der Schienenschalter SS1 "bis SS.
direkt mit V1 verbunden sind, erfolgt die Verbindung von
Vo mit den CS" der Schienenschalter SSr^ "bis SS1-. über eine
Gatterlogik OG. Diese Gatterlogik besteht aus vier (allgemein n) ODER-Gatter OG1 bis OG,, wobei jedes Gatter wenigstens
zwei Eingänge aufweist. Ein Eingang eines jeden Gatters ist mit V2 verbunden. Jedes Gatter ist ausgangsseitig mit US
eines der Schienenschalter SS,-.. bis SS1-. verbunden. Wie später
noch näher erläutert wird, dient die Gatterlogik als eine Auswahlschaltung. Der zweite Eingang eines jeden Gatters ist dazu
mit einem Ausgang einer Decodierung verbunden.
Die Adressendecodierung I ist im Ausführungsbeispiel so aufgebaut,
daß die beiden Adresseneingänge a.. und a2 16-Bit-Eingänge
sind. Der Adresseneingang a.. ist über einen über einen Verriegelungseingang I)S1 verriegelbaren undirektionalen
Schienenschalter USg mit Datenflußrichtung in Richtung a2
über eine 16-Bit-Datenschiene DSg und über einen über einen
Verriegelungseingang ES"., verriegelbaren undirektionalen
Scbienenschalter TJS7 mit Datenflußrichtung in Richtung a*
mit dem Adresseneingang ag verbunden. Jeder 8-Bit-Adresseneingang
A eines Speicherteiles 1 bis 4 ist mit acht Leitungen der Datenschiene DSg verbunden. Zwei weitere Leitungen der
Datenschiene DSg sind mit einem 2-Bit-Eingang AQ einer
1 aus 4-Decodierung DC verbunden. Jeder der vier Ausgänge
Oq bis 0, dieser 1 aus 4-Decodierung ist über je ein UND-Gatter
U1 bis U. mit dem Eingang ΌΕ"2 je eines Speicherteiles
1 bis 4 verbunden. Ein zweiter Eingang eines jeden UND-Gatters ist TDit dem Umschalteingang 14 zur Umschaltung des
Adressierungsmodus verbunden. Der Umschalteingang 13 ist
mit dem Verriegelungseingang DU1 des Schienenschalters USg
und über einen Inverter 10 mit dem Verriegelungseingang D^1
des Schienenschalters US7 verbunden. Jeder Ausgang 0Q bis O5
der 1 aus 4-Decodierung ist an den zweiten Eingang eines der ODER-Gatter OG1 bis OG, angeschlossen.
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Bevor der Aufbau der undirektionalen Schienenschalter USg
und US7 der 1-aus-4-Decodierung DC und der bidirektionalen
Schienenschalter SS1 bis SS. bzw. SS1-.. bis SSj-λ näher angegeben
werden, sei die Arbeitsweise des Ausführungsbeispiels nach Figur 2 beschrieben: Jede Adresse setzt sich aus einer
8-Bit-Adresse zur Adressierung eines Speicherplatzes für ein Datenwort in jedem der Speicherteile und aus einer 2-Bit-Adresse
zur Adressierung eines der Speicherteile zusammen. Die restlichen sechs zur Verfügung stehenden Bits der 16-Bit-Datenschiene
DSg sind an und für sich überflüssig. Wird an den Eingang 13 und an den Eingang 23 "0" angelegt, so
werden sämtliche bidirektionalen Schienenschalter SS1 bis
SS^ und der undirektionale Schienenschalter USg entriegelt,
während die bidirektionalen Schienenschalter SSc1 bis SS1-.
unabhängig vom Ausgangszustand der 1-aus-4-Decodierung DC und der undirektionale Schienenschalter US7 verriegelt werden.
Es ist in diesem Fall auf den Adressenweg 11 und den Datenweg 21 nach Figur 1 geschaltet.
Wird an den Eingang 14 "0" angelegt, so werden sämtliche Eingänge CE"2 der Speicherteile 1 bis 4 unabhängig vom Ausgangszustand
der 1-aus-4-Decodierung DC auf "1" (man beachte die Invertierung) gelegt. Die Eingänge CE1 sämtlicher Speicherteile
sind im übrigen stets auf "0" gelegt. Der 8-Bit-Adressenteil einer über a., eingegebenen Adresse adressiert in
diesem Fall in jedem der Speicherteile einen Speicherplatz für ein Datenwort. Sollen in diese Speicherplätze Datenwörter
parallel von den Datenwortein- und -ausgängen d1 bis d^. eingeschrieben
werden, werden die η Lese/Schreibeingänge R/W auf "0" gelegt, während an den Eingang 24 "0" angelegt wird. In
diesem Fall sind die bidirektionalen Schienenschalter SS1
bis SS. auf Durchlaßrichtung von DOI nach DBI geschaltet. Sollen Datenwörter aus den adressierten Speicherplätzen in
den Speicherteilen parallel ausgelesen werden, werden die Lese/Schreibeingänge R/W auf "1" gelegt, während an den Eingang
24 "1" angelegt wird. Jetzt sind die Speicherteile 1 bis
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auf Lesen und die bidirektionalen Schienenschalter SS1 bis
SS- auf Richtung von DBI nach DOI eingestellt. In diesem Fall werden vier Datenwörter aus den vier Speicherteilen
parallel über die Datenwortein- und -ausgänge d.. bis d.
ausgelesen.
Wird jedoch an den Eingang 14 "1" angelegt, so liegt an den Eingängen CE\, der Speicherteile "1" an, wenn am zugehörigen
der Ausgänge 0,. bis 0. der Decodierung DC "1" anliegt. Nur an
dem Eingang CE„ eines Speicherteiles liegt "0" an, an dessen
zugehörigem Ausgang der Ausgänge O1 bis O^ "0" anliegt. Nimmt
man wie vorher als Beispiel an, daß an Op "0" anliegt, so
liegt an CEL des Speicherteiles 2 "0" an. Dadurch kann nur
ein Speicherplatz für ein Datenwort im Speicherteil 2 adressiert werden, während alle anderen Speicherteile für die Adresseneingabe
gesperrt sind (an CE1 sämtlicher Speicherteile liegt, wie
schon erwähnt, "0" an). Der 2-Bit-Adressenanteil der Adresse hat also jetzt einen zugehörigen Speicherteil adressiert.
Der 8-Bit-Adressenanteil adressiert darin einen Speicherplatz für ein Datenwort. In diesem Fall wird ein Datenwort in oder
aus nur einem Speicherteil, im Beispiel dem Speicherteil 2, ein Datenwort über den zugehörigen Datenwortein- und -ausgang
ein- oder ausgelesen, je nachdem wie wiederum der betreffende Lese/Schreibeingang und der Eingang 24 gesetzt sind.
Wird an den Eingang 13 und an den Eingang 23 "1" angelegt,
so sind die bidirektionalen Schienenschalter SS1 bis SS^ ,
der undirektionale Schienenschalter USg verriegelt, während
der undirektionale Schienenschalter USy entriegelt ist. Die
Verriegelung oder Entriegelung der bidirektionalen Schienenschalter SSc1 bis SSj-Λ hängt jetzt vom Ausgangszustand der
Decodierung DC ab. Die 1-aus-4-Decodierung DC wählt jeweils für einen von vier unterschiedlichen Eingangszuständen (im
Beispiel sind dies die Zustände "0" »0»; »0» »1»; "1" "0"
und "1" "1") einen der Ausgänge O1 bis 0- aus, in dem sie diesen
auf "0" legt, während die übrigen drei Ausgänge auf "1" gelegt werden. Ist beispielsweise der Ausgang Op auf "0" gelegt, so
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liegen alle Eingänge CS der bidirektionalen Schienenschalter SS51, SS„ und SS^ auf "0", während der Eingang CS~ des Schienenschalters
SS52 auf "1" liegt. Dadurch sind die Schienenschalter
SS51, SS„ und SS5Zf verriegelt, während der Schienenschalter
SS^2 entriegelt ist. Der Adressenweg entspricht jetzt
der Pfeilrichtung 12 und der Datenweg der Doppelpfeilrichtung 22 in Figur 1.
Der 8-Bit-Anteil einer über a„ eingegebenen Adresse liegt
wie vorher am Adresseneingang A eines jeden Speicherteiles an. Der 2-Bit-Adressenanteil wird ebenfalls wie vorher von der
1-aus-4-Decodierung DC decodiert. Jedoch wird jetzt an den Eingang 14 "1" angelegt, wodurch wie schon beschrieben nur
ein Datenwort in einem Speienerteil adressiert wird. Zum Einschreiben
eines Datenwortes vom Datenwortein- und -ausgang d^ her, wird an den Eingang 24 "0" angelegt, wodurch der Schienenschalter
SS52 in Richtung von DOI nach DBI geschaltet wird·.
An den Lese/Schreibeingang R/W des Speicherteiles 2 wird "0" angelegt. Zum Auslesen eines Datenwortes über den Datenwortein-
und -ausgang d^ wird an den Eingang 24 "1" angelegt,
während an den Lese/Schreibeingang "1" angelegt wird. Auf diese Weise ist ein serieller Zugriff über den Datenwortein-
und -ausgang d^- ermöglicht.
Als 1-aus-4-Decodierung ist im Ausführungsbeispiel der Baustein 8205 von Intel, der eine i-aus-8-Decodierung bildet,
verwendet. Als Adresseneingang sind dort nur die beiden mit Aq und A1 bezeichneten Adressenanschlüsse verwendet, während
der dritte mit A2 bezeichnete Adressenanschluß auf "0" gelegt
wird. Als Ausgänge werden die dort ebenfalls mit 0Q bis 0,
bezeichneten Ausgänge verwendet. Von den dort zusätzlich vorhandenen Funktionseingängen E^ , E2 und E-, sind die beiden
ersten stets auf "0" gelegt, während E^ stets auf "1" gelegt
ist.
In der Figur 4 ist der Aufbau des bidirektionalen Schienenscnalters
S3,,, stellvertretend für alle übrigen, dargestellt.
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Er besteht aus zwei Bausteinen 8216 von Intel. Jeder Baustein
weist 4-Bit-Dateneingänge DIQ bis DI,, 4-Bit-Datenausgänge
DOQ bis DO,, 4-Bit-Datenein- und -ausgänge DBQ
bis DB.,, einen Eingang CS~ und einen Eingang DIEN auf. Die
Datenein- und -ausgänge beider Bausteine sind zum 8-Bit-Datenein- und -ausgang DBI von SS1 zusammengefaßt. In jedem
Baustein sind die Datenausgänge DOq bis DO-, entsprechend mit
den Dateneingängen DIq bis DI-, verbunden. Die Dateneingänge
DIq bis DI-, und damit auch die Datenausgänge DOq bis DO-,
beider Bausteine sind zum 8-Bit-Datenein- und -ausgang DOI von SS1 zusammengefaßt. Die Eingänge CS bzw. DIEN beider Bausteine
sind mit dem gleichbezeichneten Eingang GS bzw. mit dem Eingang IiT von SS1 verbunden. "0" an CS entriegelt den Schienenschalter,
während "1" am selben Eingang ihn verriegelt.
In der Figur 5 ist der Aufbau des Schienenschalters USg aus
zwei Bausteinen 8212 von Intel dargestellt. Der Schienenschalter USy ist ebenso aufgebaut. Die 8-Bit-Dateneingänge DI1 bis
DIg eines jeden Bausteines bilden zusammen den 16-Bit-Dateneingang
DI, während die 8-Jüit-Datenausgänge DO1 bis DO8 eines
jeden Bausteines zusammen den 16-Bit-Datenausgang DO des Schienenschalters SSg bilden. Die Eingänge CLR, DSp und STB
der beiden Bausteine sind stets auf "1" gelegt, während die Eingänge MD der beiden Bausteine stets auf "0" gelegt sind.
Die Eingänge DS1 der beiden Bausteine sind mit dem gleichbezeichneten
Eingang DS1 des Schienenschalters USg verbunden.
Im AusfUhrungsbeispiel nach Figur 2 werden die überflüssigen
sechs Adressenleitungen der Adressenschiene DSg dazu benutzt,
die Eingänge CE1 der Speicherteile und die Eingänge E1 und E2
des Bausteines 8205 auf "1" bzw. "0" zu legen. Diese Leitungen sind über ein UND-Gatter 100 mit einem Ausgang und mindestens
sechs Eingängen mit besagten Eingängen verbunden. Die überflüssigen Leitungen der Datenschiene DSg werden alle stets
mit "1" belegt.
Weiter ist im Ausführungsbeispiel nach Figur 2 die jedem
Speicherteil zugeordnete steuerbare Verriegelungsschaltung, die die Eingabe einer Adresse in diesen Speicher freigibt oder
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sperrt, aus einem der UND-Gatter LL bis U, und aus einer
bereits im Speicherbaustein realisierten Schaltung, die über den Eingang CEp steuerbar ist, gebildet.
Weiter ist es zweckmäßig, im Ausführungsbeispiel nach Figur 2 den Eingang 23 mit dem Eingang 13 zu verbinden, wodurch der
Eingang 13 zugleich die Funktion des Eingangs 23 übernimmt und ein Eingang eingespart wird.
Es sei ausdrücklich darauf hingewiesen, daß ein erfindungsgemäßer Speicher auch mit anderen Bausteinen, als denen nach
dem Ausführungsbeispiel nach Figur 2 realisiert werden kann. Statt positiver Logik, wie sie im Ausführungsbeispiel nach
Figur 2 zugrundegelegt ist, kann auch negative Logik benutzt werden.
4 Patentansprüche
5 Figuren
809875/0061
Claims (1)
- 76P 7 165 BRDPatentansprücheRechnersystem mit mindestens zwei Einzelrechnern und mindestens einer Systemschiene, bestehend aus System-Datenschiene und System-Adressenschiene, bei dem jeweils zwischen einem der Einzelrechner und der Systemschiene ein Verkehrsspeicher angeordnet ist, der für wahlweisen Zugriff von der Systemschiene her oder vom Einzelrechner her ausgebildet ist, dadurch gekennzeichnet , daß die Systemschiene η (n = 2, 3, ..) System-Datenschienen (D^, D„ bis Dn) für wortparallelen Verkehr von η Datenwörtern aufweist und daß jeder Verkehrsspeicher für wahlweisen wortparallelen Zugriff in n-fächer Wortbreite von den System-Datenschienen her oder wortsequent!eilen Zugriff in einfacher Wortbreite vom Einzelrechner her oder von einer der Sy st ein-Daten s chi en en her, ausgebildet ist.Speicher, insbesondere Verkehrsspeieher nach Anspruch 1, dadurch gekennzeichnet , daß er η Speicherteile (1, 2 bis ri) aufweist, daß er eine Zugriffssteuerschaltung (II) aufweist, die für wahlweisen Zugriff von η Datenwortein- und -ausgängen (d,., dp bis d ) her parallel auf die η Speicherteile oder auf jeden der Speicherteile von einem zusätzlichen Datenwortein- und -ausgang (d -,) her ausgebildet ist und daß er eine steuerbare Adressendecodierung (i) aufweist, die so ausgebildet ist, daß ein erster Adressierungsmodus von einem ersten Adresseneingang Ca1) her oder ein zweiter Adressierungsmodus von dem ersten Adresseneingang (a^) oder von einem zweiten Adresseneingang(a2) her wählbar ist, wobei der erste Adressierungsmodus darin besteht, daß jede am.ersten Eingang eingegebene Adresse in jedem Speicherteil einen zugehörigen Speicherplatz für ein Datenwort adressiert und wobei der zweite Adressierungsmadus darin besteht, daß jede am ersten oder zweiten Adresseneingang eingegebene Adresse nur in einem zugeordneten Speicherteil einen zugeordneten Speicherplatz für ein Datenwort darin adressiert.809825/0 0 61-V8- 76P 7 16 5 BRD3· Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Zugriffssteuerschaltung so aufgebaut ist, daß die η Datenwortein- und -ausgänge (d^ bis d ) durch Datenvrortschienen (DSS.. bis DSS^) parallel mit den Datenwortein- und -ausgängen (DIO) der η Speicherteile verbunden sind, daß in die Datenwortschienen ein bidirektionaler Schienentreiber (BS1) geschaltet ist, der über einen Verriegelungseingang (V1) verriegelbar und über einen Um schalt eingang (UM1 ) umschaltbar ist und daß der Datenwortein- und -ausgang eines jeden Speicherteiles über einen weiteren bidirektionalen Schienenschalter (BSp), der über einen Verriegelungseingang (V2) verriegelbar und über einen Umschalteingang (UM2) umschaltbar ist, durch Datenwort schienen (DSS1T1 bis DSS1-λ) mit dem zusätzlichen Datenwortein- und -ausgang (d* ) verbunden ist.k. Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Adressendecodierung so -ausgebildet ist, daß sie zwei über einen Verriegelungseingang (DS1) verriegelbare undirektionale Schienenschalter (USg, USy) aufweist, daß der Datenworteingang (Dl) des einen Schienenschalters (USg) mit dem ersten Adresseneingang (a1) und der Datenworteingang (DI) des anderen mit dem zweiten Adresseneingang (a2) verbunden ist, daß die Ausgangsanschlüsse des Datenwortausgangs (DO) eines jeden undirektionalen Schienenschalters, die einen Datenwortadressenanteil der Adresse'enthalten, mit den Anschlüssen des Adresseneingangs (A) eines jeden Speicherteiles durch eine Datenwortschiene verbunden sind, daß die Ausgangsanschlüsse des •-Datenwortausgangs eines*'jeden undirektionalen Schienenschalters, die eine Speicherteiladresse enthalten, an einem Adressenworteingang (A1) einer 1-aus-n-Decodierung (DC) angeschlossen sind, daß jeder der η Ausgänge (0Q, O1 bis 0,) dieser 1-aus-n-Decodierung mit einem ersten Eingang jeweils einer steuerbaren Verriegelungsschaltung verbunden ist, wobei jede der Verriegelungsschaltungen einem Speicherteil zugeordnet ist und die Eingabe einer Adresse in diesen Speicher freigibt oder sperrt, je nachdem, ob sie von der 1-aus-n-Decodierung angesprochen ist oder nicht, und daß jede der Verriegelungsschaltungen einen zweiten Eingang aufweist, über den durch ein Freigabesignal die Eingabe einer Adresse in den Speicher unabhängig vom ersten Eingang freigebbar ist. 809825/0061
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