DE2802975C2 - Verfahren zur Zeitmultiplex-Rahmensynchronisierung - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur empfangsseitigen Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler Synchronisierworte, wonach sendeseitig ein Zeitmultiplexsignal erzeugt wird, das aus Gruppen von je ρ Bits und je einem Kennbit besteht und pro Multiplexrahmen insgesamt m Kennbits enthält, von denen je s Kennbits die Synchronisierworte bilden und sendeseitig durch s— 1 Kennbits das darauffolgende s-te Kennbit festgelegt ist, wonach das Zeitmultiplexsignal zur Empfangsseite übertragen und in einem Speicher gespeichert wird, wonach p+1 Adressen erzeugt werden, die periodisch den ρ Bits und Kennbits jeder Gruppe zugeordnet sind, wonach empfangsseitig pro Adresse aus s-1 im Speicher gespeicherten Bits des Zeitmultiplexsignals das s-te Bit gewonnen und mit dem entsprechenden empfangenen Bit des Zeitmultiplexsignals verglichen und bei Übereinstimmung ein Übereinstimmungsimpuls gewonnen wird und wonach aufeinanderfolgende Übereinstimmungsimpulse gleicher Adresse gezählt und in Abhängigkeit von den ermittelten Zählerständen ein Rahmensynchronisiersignal abgegeben wird, mit Hilfe dessen der empfangsseitige Zeitmultiplexrahmen eingestellt wird.

Bei der Zählung aufeinanderfolgender Übereinstimmungsimpulse erhöhen sich im allgemeinen die den einzelnen Adressen zugeordneten Zählerstände. Wenn

einer dieser Zählerstände einen vorgegebenen Zählerstand erreicht, dann signalisiert die entsprechende Adresse jene Kennbitadresse, unter der dir einzelnen Kennbits periodisch gespeichert sind. Wird der vorgegebene Zählerstand relativ niedrig gewählt, dann ist zu ■> befürchten, daß die gesuchte Kennbitadresse nicht mit Sicherheit ermittelt wird. Wird der vorgegebene Zählerstand aber relativ groß gewählt, dann wird die gesuchte Kennbitadresse mit großer Sicherheit ermittelt, aber es dauert relativ lange, bis die Rahmensyn- chronisierung erzielt ist

Die Erfindung bezweckt ein Verfahren der eingangs genannten Gattung anzugeben, mit Hilfe dessen sowohl eine sichere als auch eine schnelle Rahmensynchronisierung erzielbar ist.

Die der Erfindung zugrundeliegende Aufgabe wird dad<irch gelöst, daß laufend einzelnen Adressen zugeordnete Zählerstände miteinander verglichen werden und ein Vergleichssignal abgegeben wird, falls ein Zählerstand mindestens gleich einem früher aufgetretenen Zählerstand ist und daß die Vergleichssignale gezählt werden und das Rahmensynchronisiersignal erzeugt wird, wenn während eines Bruchteils des Zeitmultiplexrahmens nur ein einziges Vergleichssignal abgegeben wird.

Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, daß damit die Rahmensynchronisierung in vergleichsweise kurzer Zeit erzielbar ist, weil der Zeitmultiplexrahmen nicht erst nach Erreichen eines vorgegebenen Zählerstandes, sondern bereits früher bei einem vergleichsweise niedrigeren Zählerstand eingestellt werden kann. Trotz dieses vergleichsweise niedrigeren Zählerstandes ist eine sichere Rahmensynchronisierung erzielbar, da in allen Fällen jene Adresse ermittelt wird, unter der die meisten Oberein-Stimmungsimpulse auftreten und die daher die gesuchte Kennbitadresse signalisiert.

Falls die Rahmensynchronisierung besonders schnell erzielt werden soll ist es zweckmäßig, daß das Rahmensynchronisiersignal erzeugt wird, wenn innerhalb einer Periode der Adressen das einzige Vergleichssignal abgegeben wird.

Beim empfangsseitigen Vergleich des s-ten Bits mit dem entsprechenden empfangenen Bit des Zeitmultiplexsignals können falsche Übereinstimmungsimpulse erzeugt werden, die nicht durch Kennbits, sondern durch zufällig passende andere Bits verursach* werden. Um die Gewinnung des Rahmensynchronisiersignals nicht durch derartige falsche Übereinstimmungsimpulse zu stören, ist es zweckmäßig, daß das Vergleichssignal so abgegeben wird, falls der Zählerstand mindestens gleich dem früher aufgetretenen Zählerstand und mindestens gleich einem vorgegebenen Schwellwert ist.

Zur Durchführung des Verfahrens hat sich eine Schaltungsanordnung bewährt, mit einem empfangsseitigen ersten Taktgeber, der einen Bittakt erzeugt; mit einem ersten Adressengeber, der Demultiplexadressen erzeugt, zur Steuerung eines Demultiplexers; mit einer empfangsseitigen Synchronisiereinrichtung, die auf die variablen Synchronisierworte anspricht und den ersten Adressengeber zu Beginn der Zeitmultiplexrahmen zurücksetzt; mit mehreren Pufferspeichern, die mit Hilfe des Demultiplexers gesteuert werden und über die einzelne Bits des Zeitmultiplexsignals entsprechende Datensenken zugeleitet werden; mit einem empfangsseitigen zweiten Adressengeber der p+1 Adressen erzeugt, die etwa gleichzeitig mit den einzelnen Bits des Zeitmultiplexsignals auftreten; mit einem adressierbaren Speicher, der p+1 Speicherblöcke enthält deren Speicherzellen über Eingänge und Ausgänge des adressierbaren Speichers anschließbar sind; mit einem zweiten Taktgeber, der während der Dauer der einzelnen Bits des Zeitmultiplexsignals ein binäres Lese/Schreibsignal erzeugt, das pro Bit je eine Einlesephase und je eine Auslesephase des Speichers festlegt; mit einer Zähleinrichtung, welche die Anzahl hintereinander auftretender Vergleichsinipulse zählt und die entsprechenden Zählerstände in Speicherzellen des Speichers speichert; mit einem weiteren Speicher, der an die Ausgänge der Speicherzellen angeschlossen ist, der die jeweils auftretenden früheren Zählerstände während des Bruchteils der Zeiünultiplexperiode speichert; mit einer Vergleichseinrichtung, an der die Ausgänge der Speicherzellen des Speichers und die Ausgänge des weiteren Speichers angeschlossen sind und die das Vergleichssignal abgibt, wenn der später aufgetretene Zählerstand mindestens gleich dem im weiteren Speicher gespeicherten früheren Zählerstand ist; mit einer Zähleinrichtung, die an dem Ausgang der Vergleichseinrichtung angeschlossen ist, die die Vergleichssignale während des Bruchteils des Zeitmultiplexrahmens zählt und ein Signal erzeugt, mit dessen Hilfe das Rahmensynchronisiersignal gewonnen wird.

Um ein Vergleichssignal zu erzeugen, falls ein Zählerstand mindestens gleich einem früher aufgetretenen Zählerstand und mindestens gleich einem vorgegebenen Schwellwert ist ist es zweckmäßig, daß an die Ausgänge des zweiten Adressengebers ein Decodierer angeschlossen ist der ein Decodiersignal an die Vergleichseinrichtung abgibt wenn ein vorgegebener Zählerstand erreicht ist und daß die Vergleichseinrichtung nur dann aktiv ist wenn das Decodiersignal vorliegt.

Im folgenden wird ein bevorzugtes Ausführungsbeispiel der Erfindung anhand der F i g. 1 bis 8 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen bezeichnet sind. Es zeigt

F i g. 1 ein Zeitmultiplexsystem,

F i g. 2 einige Varianten von sendeseitig auftretenden Zeitmultiplexsignalen,

F i g. 3 ein Ausführungsbeispiel einer sendeseitig angeordneten Synchronisiereinrichtung,

F i g. 4 einige Adressen und Signale im Bereich der in F i g. 3 dargestellten Synchronisiereinrichtung,

F i g. 5 einen ersten Teil einer empfangsseitig angeordneten Synchronisiereinrichtung,

F i g. 6 und 7 einige Signale und Adressen, die im Bereich der in Fig.5 dargestellten Synchronisiereinrichtung auftreten und

F i g. 8 einen zweiten Teil der empfangsseitig angeordneten Synchronisiereinrichtung.

F i g. 1 zeigt ein Zeitmultiplexsystem, bei dem sendeseitig die Datenquellen DQl bis DQn, die Adressengeber AGl, AG2, der Taktgeber TG, der Multiplexer MUX, die Synchronisiereinrichtung SS und die Übertragungseinrichtung US angeordnet sind. Die Signale BX bis Bn können in einem vorgegebenen Bitraster auftreten, wobei nicht dargestellte Pufferspeicher vorgesehen sein können, um Abweichungen der Datei, von diesem vorgegebenen Bitraster auszugleichen. Die einzelnen Bits der Datenquellen DQ1 bis DQn können mit gleicher Bitrate, aber auch mit verschiedener Bitrate abgegeben werden. Mit jeder Adresse ADR1 des Adressengebers AG 1 wird eines der Signale B 1 bis ß η an den Ausgang des Multiplexers

MUX durchgeschaltet, wobei die Adressen derart abgegeben werden können, daß die einzelnen Bits der Datenquellen im Signal C bitweise oder envelopeweise verschachtelt sind. Der Taktgeber TG gibt das Taktsignal Tl ab und steuert damit die Adressengeber. Mit Hilfe der Synchronisiereinrichtung 55 werden in das Signal C Kennbits eingefügt, wie später noch anhand der F i g. 2 erläutert wird. Das dabei entstehende Signal D wird der sendeseiiigen Übertragungseinrichtung US zugeleitet und in bekannter Weise zur Empfangsseite übertragen.

Auf der Empfangsseite des Systems sind angeordnet die Übertragungseinrichtung UE, der Taktgeber TGl, die Synchronisiereinrichtung SE, der Adressengeber AG 3, der Demultiplexer DEMUX, die Pufferspeicher PSi bis PS η und die Datensenken DSi bis DSn. Das von der Übertragungseinrichtung UE abgegebene Signal £ gleicht weitgehend dem sendeseitigen Signal D. Die beiden Signale D und E sind Zeitmultiplexsignale, die außer den einzelnen verschachtelten Bits der Datenquellen auch Kennbits enthalten, die variable Synchronisierworte bilden, die auf der Empfangsseite zur Rahmensynchronisierung verwendet werden. Insbesondere wird mit Hilfe der Synchronisiereinrichtung SE das Rahmensynchronisiersignal Q erzeugt, das die richtige Adresse ADR 5 des Adressengebers AG 3 einstellt, so daß die den Signalen Bi, B 2 ... entsprechenden Datenbits der Reihe nach den Datensenken DSi, DS2 ... zugeführt werden. Das Signal F, das die Datenbits der Datenquellen enthält, liegt an den Eingängen der Pufferspeicher PSi bis PSn. Mit Hilfe des Demultiplexers DEMUX gelangt das Taktsignal T 4 zu einzelnen Pufferspeichern, die dadurch aktiviert werden und die betreffenden Datenbits des Signals F übernehmen. Über die Ausgänge dieser Pufferspeicher werden diese Datenbits an die Datensenken DSi bis DS π weitergegeben. Der Taktgeber TG i erzeugt die Taktsignale TA und TS zum Betrieb des Adressengebers AG 3 und der Synchronisiereinrichtung SE

F i g. 2 zeigt Ausführungsformen DA, D/Z D/3, D/4 von sendeseitig möglichen Multiplexsignalen. Allen dargestellten Ausführungsformen ist gemeinsam, daß nach jeweils ρ Bits eines der Kennbits Ki, K 2... K m folgt Innerhalb des Impulsrahmens rfallen insgesamt m Gruppen mit je p+\ Bits. Die Signale DIi und D/2 beziehen sich auf bitweise Verschachtelung. Gemäß dem Signal DIi wird angenommen, daß die Bits 12,13, 14, K 1 der Reihe nach von insgesamt vier Datenquellen stammen und somit Teile der Signale Bi, BZ B3, B4 sind. Die erste Gruppe des Signals DIi besteht somit «ic alle weiteren Gruppen aus je vier Bits, wobei die Kennbits K I. K 2... K m von einer vierten Datenquelle geliefert werden. In diesem Fall ist somit ρ = n—1 =3.

Im Fall des Signals D/2 stammen nur je drei Bits, und zwar die Bits 12,13,14 bzw. 16,17,18 usw. von nur drei angenommenen Datenquellen. Die Kennbits Ki, K2...Km werden im Bereich der Synchronisiereinrichtung 55 eingefügt Bei diesem Ausführungsbeispiel ist ρ= π= 3.

Im Fall des Signals D/3 wird angenommen, daß die Datenquellen Ol bis DQn Envelopes ENi, SV 2, SV 3... EN π mit je ρ Bits abgeben. Jede der Gruppen besteht somit aus ρ Bits der einzelnen Envelopes und aus je einem Kennbit Das Signal D/3 ist somit envelopeweise verschachtelt und bei diesem Ausführungsbeispiel ist m= n.

Das Signal B1 zeigt eine spezielle Ausführungsform eines aus den Envelopes ENiIi, ENiIZ EN i/3 ...

bestehenden Signals. Jedes Envelope besitzt am Anfang ein sogenanntes Alignementbit A und am Ende ein sogenanntes Statusbit ST.

Dazwischen liegen die eigentlichen Nachrichtenbits. Beispielsweise können je sechs Nachrichtenbits vorgesehen sein, so daß die einzelnen Envelopes aus insgesamt acht Bits gebildet werden. Die Datensignale der übrigen Datenquellen können in ähnlicher Weise aus Envelopes gebildet sein. Unter der Voraussetzung

κι derartiger Datensignale kann das Signal D/4 dadurch gebildet werden, daß anstelle der Alignementbits A die Kennbits K 1, K 2... K m eingefügt werden. Das Signal D/4 ist envelopeweise verschachtelt Beispielsweise stammen die ρ Bits des Envelopes ENiIi von der Datenquelle DQX, wogegen das Kennbit Ki im Bereich der Synchronisiereinrichtung SS eingefügt wurde. In ähnlicher Weise stammen die ρ Bits des letzten Envelopes EN n/l von der letzten Datenquelle DQn und das Kennbit KM wurde im Bereich der Synchronisiereinrichtung 55eingefügt

Alle in F i g. 2 dargestellten Signale DIi, D/2, D/3, D/4 enthalten pro Multiplexrahmen r insgesamt m Kennbits K i, K 2... K m. Es wird vorausgesetzt daß nicht alle m Kennbits insgesamt ein einziges Synchronisierwort bilden, sondern daß je s<m Kennbits variable Synchronisierworte bilden. Dabei zeichnen sich s— 1 aufeinanderfolgende Kennbits dadurch aus, daß durch sie auch das nächste, nämlich das s-te Kennbit festgelegt wird, so daß aus der Kenntnis von s— 1 aufeinanderfolgenden Kennbits die Phasenlage dieser Kennbits im Multiplexrahmen abgelesen werden kann. Dieser Sachverhalt wird anhand der Fig.3 und 4 näher erläutert.

F i g. 3 zeigt ein Ausführungsbeispiel der in F i g. 1 schematisch dargestellten Synchronisiereinrichtung SS. Zugehörige Adressen und Signale sind in Fig.4 dargestellt. Es wird angenommen, daß im Signal D mit P= 3 nach je drei Bits 12,13,14 bzw. 16,17,18 bzw. 20, 21, 22 bzw. 24, 25, 26 je ein Kennbit K1 bzw. K 2 bzw.

K 3 bzw. K 4 eingefügt ist Das Signal D zeigt die envelopeweise Verschachlelung dieser Bits, wobei zwecks einfacherer Darstellung die einzelnen Envelopes 12,13,14, K 1 bzw. 16,17,18, K 2 bzw. 20,21,22, K 3 bzw. 24, 25, 26, K 4 nur aus je drei Datenbits und je einem Kennbit gebildet werden.

Gemäß Fig.3 werden die Adresse ADR2 dem UND-Glied L/3 zugeführt und an dessen Ausgang ergibt sich das Signal 51, das bereits jene Intervalle signalisiert in denen die Kennbits eingefügt werden müssen.

Der Zuordner ZUi erhält die Adressen ADR 1 und gibt in Abhängigkeit davon der Reihe nach die Kenntbits /Cl = I, /C2=0, K3=0, KA= 1 ab. Insbesondere gibt dieser Zuordner ZU 1 bei Anliegen der Adresse ADR1 =00 das Kennbit K1 = 1 ab. Mit Hilfe des Schalters 5W werden die Kennbits in das Signal C eingefügt Dabei dient das Signal 51 als Steuersignal und wird dem Eingang s des Schalters SW zugeführt wogegen das Signal C am Eingang χ und das

ω Ausgangssignal des Zuordners ZUi am Eingang y anliegen. Gemäß der angegebenen Tabelle wird in Abhängigkeit vom Signal 51=0 das Signal C und bei Vorliegen des Signals 51 = 1 das Ausgangssignal des Zuordners ZU 1 an den Ausgang ζ durchgeschaltet so daß sich das Signal D ergibt In diesem speziellen FaTl besteht das Signal Daus insgesamt m=4 Gruppen mit m=4 Kennbits, von denen s=3 aufeinanderfolgende Kennbits variable Synchronisierworte bilden. Je

s—1=2 aufeinanderfolgende Kennbits signalisieren eindeutig die Lage dieser Kennbits im Zeitmultiplexrahmen r. Wenn zwei aufeinanderfolgende Kennbits die Worte 00 bzw. 01 bzw. 10 bzw. 11 signalisieren, dann kann es sich gemäß der Tabelle des Zuordners ZU 1 nur um die Kennbits K 2, K 3 bzw. /C3, K4 bzw. Ki, K 2 bzw. KA, KX handeln. Im Zusammenhang damit ist auch die Gesetzmäßigkeit ablesbar, daß durch je zwei aufeinanderfolgende Kennbits der Binärwert des nächsten Kennbits festgelegt ist. Beispielsweise kann den beiden Kennbits KX, /(2=10 nur das Kennbit K 3 = 0 folgen. In ähnlicher Weise kann den beiden Kennbits K2, /(3 = 00 nur das Kennbit K4=\ folgen. Eine Folge derartiger Kennbits KX... K 4 wird als quasizufällige Folge oder als zerwürfelte Folge bezeichnet. Die Erzeugung einer derartigen Folge von Kennbits mit Hilfe eines Zerwürflers oder Scramblers ist bekannt. Der in F i g. 3 dargestellte Zuordner ZU X kann in diesem Zusammenhang als Zerwürfler angesehen werden.

F i g. 5 zeigt den Teil SEIX der in F i g. 1 schematisch dargestellten Synchronisiereinrichtung SE und die F i g. 6 und 7 zeigen zugehörige Adressen und Signale. Das Zeitmultiplexsignal E entspricht dem in Fig.4 dargestellten Zeitmultiplexsignal D. Es enthält also pro Zeitmultiplexrahmen r insgesamt vier Kennbits K 1, K 2, K 3, K 4, von denen je drei variable Synchronisierworte bilden. Die Taktsignale 7" 4 und T5 werden von dem in Fig. 1 dargestellten Taktgeber FGl erzeugt und kennzeichnen mit ihren Impulsflanken die Mitten und den Beginn der einzelnen Bits. Der in F i g. 5 dargestellte Taktgeber TG 2 erzeugt das Signal RZW. das zur Ansteuerung des adressierbaren Speichers RAM dient. Insbesondere werden mit R/W= 1 Daten des Speichers RAM gelesen und mit RZW=O werden Daten in Speicherzellen dieses Speichers RAM eingeschrieben. Mit Hilfe des Adressengebers AG4 werden die Adressen ADR 4 erzeugt, die etwa gleichzeitig mit den einzelnen Bits des Signals E auftreten. Insbesondere werden p+1 Adressen erzeugt. Die Adressen ADR4 = 00 bzw. 01 bzw. 10 bzw. 11 kennzeichnen immer das erste bzw. zweite bzw. dritte bzw. vierte Bit jeder Gruppe des Zeitmultiplexsignals E Über die Eingänge a. b, d, e, /"werden die Signale in jene Speicherzellen eingelesen, die mit der Adresse ADR 4 gerade adressiert sind. Beispielsweise wird in Abhängigkeit vom Signal RZW=O mit der Adresse SÄ 4 = 00 das Bit 12 in die Speicherzelle a 00 eingelesen. Beim nächsten Aufruf der Adresse ADR 4=00 wird das Bit 16 eingelesen und in weiterer Folge die Bits 20 und 24. In ähnlicher Weise werden in die Speicherzelle a0! zeitlich nacheinander die Bits 13,17,21,25 eingelesen, in die Zelle a 10 werden die Bits 14,18, 22, 26 eingelesen und in die Zelle all werden die Kennbits K1, K 2, K 3, K 4 eingelesen. Bei diesem Ausführungsbeispiel wird somit angenommen, daß die Kennbits KX bis K 4 während der Adressen ADR,4= U auftretea Diese Adressenzuordnung ist aber willkürlich und es ist zunächst unbestimmt, welcher Adresse ADR 4 die Kennbits zugeordnet werden.

Der Zwischenspeicher ZSPl besitzt die beiden Speicherzellen bb und cc, die an die entsprechenden Ausgänge des Speichers RAM angeschlossen sind. Mit der positiven Flanke des Taktsignak T4 werden die Speicherzellen bb und cc aktiviert und es werden jene Daten des Speichers RAM übernommen, die in adressierten Speicherzellen gespeichert sind. Beispielsweise ist zum Zeitpunkt f 16 die Adresse ADR 4=00 eingestellt und mit der positiven Impulsflanke des Signals 7"4 wird das Bit 12 der Speicherzelle a 00 in die Speicherzelle bb übernommen. In ähnlicher Weise werden zeitlich nacheinander auch alle weiteren Bits in die Zelle bb übernommen und anschließend über den Ausgang der Zelle bb und über die Leitung b in die jeweils adressierte Zelle 600 oder 601 oder 611 überschrieben. Beispielsweise wird während der Schreibphase des Signals RZW=O nach dem Zeitpunkt

H) 116 mit der Adresse ADR4 = 00 das Bit 12 der Zelle 66 in die Zelle 600 übernommen. In gleicher Weise folgen danach die Bits 16 und 20. In ähnlicher Weise werden die Bits 13, 17, 21 in Zelle 601, die Bits 14, 18, 22 in Zelle 610 und die Bits KX, K 2, K 3 in die Zelle 611

ι 5 eingeschrieben. Aus den Zellen 6 00 bis 611 werden die Daten mit der positiven Impulsflanke des Signals 7"4 in die Zelle cc übernommen, so daß sich die dargestellte Bitfolge ergibt, die gegenüber der in Zelle 66 gespeicherten Bitfolge um p+1=4 Bits verspätet ist.

Über die Ausgänge der Zellen cc, bb werden also die Bits 12 und 16,13 und 17,14 und 18, K 1 und K 2,16 und 20... abgegeben, wobei aber zunächst noch ungewiß ist, welche dieser Bitkombinationen sich auf Kennbits beziehen.

Mit Hilfe des Zuordners ZU2 wird für den Fall, daß eingangs Kennbits anliegen, das darauffolgende Kennbit ermittelt, wobei das Ausgangssignal g-des Zuordners ZU2 dem Ausgangssignal des in Fig.3 dargestellten Zuordners ZU X gleicht. Wenn also beispielsweise über

3ü die beiden Zellen cc. bb die Kennbits KX, K2=\0 abgegeben werden, dann gibt der Zuordner ZU 2 das Signal g= K 3 = 0 ab. Im Fall der eingangs zugeführten Kennbits K 2, K 3 = 00 gibt der Zuordner ZU2 das Signal g= K 4=1 ab. Mit s= 3 werden also in den Zellen cc. bb insgesamt s— 1 = 2 Kennbits berücksichtigt und daraus wird mit Hilfe des Zuordners ZU 2 das s-te Bit ermittelt und als Signal g an den Vergleicher VG1 abgegeben. Mit Hilfe der Kippstufe KSl wird das Zeitmultiplexsignal E um ein halbes Bit verzögert, so daß sich das verzögerte Zeitmultiplexsignal £ 1 ergibt, das ebenfalls dem Vergleicher VGl zugeführt wird. Insbesondere werden zum Zeitpunkt f23 im Vergleicher VG 1 die Signale g=K3 und EX = K3 miteinander verglichen und wegen der Übereinstimmung dieser

beiden Signale K 3 = 0 wird ein Übereinstimmungsimpuls V= 1 über den Ausgang des Vergleichers VG 1 abgegeben. Mit Hilfe des Zuordners ZU 2 und des Vergleichers VG1 wird also zum Zeitpunkt 123 das aus den Kennbits KX, K 2 gebildete Synchronisierwort erkannt und es wird der entsprechende Übereinstimmungsimpuls V= 1 abgegeben.

F i g. 7 zeigt die gleichen Adressen und Zeichen, die auch in Fig.6 dargestellt sind, zu etwas späteren Zeitpunkten.

Insbesondere ist ersichtlich, daß auch zu den Zeitpunkten /27 und /31 Übereinstimmungen einerseits der Kennbits K 4 und andererseits der Kennbits K1 festgestellt und die entsprechenden Übereinstimmungsimpulse V= I abgegeben werden.

Der Zwischenspeicher ZSPZ der Addierer AD, der Schalter SW2, der Inverter WV3, die UND-Glieder i/5, US, i/9, die Speicherzellen e 00 bis e 11 und /Ό0 bis f\ 1 sind Teile einer Zähleinrichtung, die nach Adressen ADR 4 getrennt die Übereinstimmungsimpulse V=I

b5 zählt Die Wirkungsweise dieser Zähleinrichtung wird nun anhand der Tabelle erläutert wobei jedoch nur die Vorgänge hn Zusammenhang mit der Adresse ADR 4=11 beschrieben sind. Es wird aneenommeadaß

zum Zeitpunkt 119 im Zwischenspeicher ZSP2 das Wort 00 gespeichert wird, daß der Schalter SW2 seine O-Stellung einnimmt, daß das Signal k= 1 abgegeben wird und daß in den Speicherzellen eil und /11 das Wort 00 gespeichert ist. Unter dieser Voraussetzung gibt das Glied t/5 das Schaltsignal d=0 ab, so daß der Inverter /Λ/3 ein 1-Signal abgibt und mit Hilfe des

10

Addierers AD das Wort 00 des Zwischenspeichers ZSP 2 und das Wort 01 addiert werden, so daß sich als Resultat das Wort 01 ergibt. Da mit dem Schaltsignal c/=0 der Schalter SW2 seine 0-Stellung einnimmt, sind die Glieder i/8 und i/9 gesperrt, so daß über die Leitungen eund /jeweils 0-Signale in die Speicherzellen e 11 und /Ί1 eingeschrieben werden.

	ZSP	0	AD	1	SWl	pll	/Il	ZX	(/	KSl	SWX
/19	0	0	0	1	0	0	0	1	0	0	0
/23	0	1	0	0	1	0	1	1	0	0	0
/27	0	0	1	1	1	1	0	1	0	0	0
/31	1	1	1	1	1	i	1	1	1

Zum Zeitpunkt /23 wird ein Übereinstimmungsimpuls V= 1 abgegeben, so daß der Schalter SW2 seine 1-Schalterstellung einnimmt. Über den Ausgang des Addierers AD wird wieder das Resultat 01 abgegeben und über den Schalter SW2, über die Glieder 1/8, t/9 der Leitungen e und /wird in die Speicherzellen eil und /11 das Wort 01 eingeschrieben. Zum Zeitpunkt /27 erscheint erneut ein Übereinstimmungsimpuls V=I, so daß der Addierer die Worte 01 und 01 addiert und das Resultat 10 abgibt, das wieder in die Speicherzellen eil und /11 eingeschrieben wird. Zum Zeitpunkt /31 erscheint erneut ein Übereinstimmungsimpuls V=I, so daß der Addierer die 10 und 01 addiert und das Resultat U abgibt, das in die Speicherzellen eil und /11 eingeschrieben wird. Vor diesem Zeitpunkt wurde vom Glied i/5 immer das Schaltsignal d=0 abgegeben und in die Speicherzelle d\\ übernommen, so daß der Schalter SlVl dauernd seine 0-Stellung einnahm und das Zeitmultiplexsignal E über die Leitung a der Speicherzelle all zugeführt wurde.

Zum Zeitpunkt f31 hat nun aber die beschriebene Zähleinrichtung ihren maximalen Zählerstand 11 erreicht, so daß das Schaltsignal d= 1 abgegeben und in die Speicherzelle ei 11 eingespeichert wird. Mit diesem Schaltsignal d=\ wird der Schalter 5IVl in seine 1-Stellung gebracht, während der er das Signal g über die Leitung a in die Speicherzelle all einspeichert Während der Dauer des Signals </= 1 werden somit die Kennbits nicht mehr dem empfangenen Zeitmultiplexsign-il E entnommen, sondern dem Zuordner ZU 2. Da die Rahmensynchronisierung bereits von dem Auftreten des Signals c/= 1 erreicht wurde — wie noch weiter erläutert wird — ist anzunehmen, daß die mit Hilfe der Speicherzellen a 0 bis a 11, 60 bis b 11, ferner mit Hilfe der Speicherzellen bb, cc und mit Hufe des Zuordisers ZU 2 gewonnenen Kennbits als Teile des Signals g weniger gestört sind als die Kennbits des empfangenen Zeitmultiplexsignals e. Auf diese Weise wird also die Rahmensynchronisierung trotz gelegentlicher, gestörter Kennbits des Signals Faufrechterhalten.

Während der Dauer des Signals </= 1 wird mit Hilfe des Inverters IN 4 das zum Übereinstimmungssignal V t,o komplementäre Signal V gewonnen, das fehlerhafte Übereinstimmungen signalisiert. Das UND-Glied i/6 gibt nur dann einen Impuls ab, wenn 1-Werte der Signale TA, Vund /Vkoinzidieren, so daß sich derartige Signale des Gliedes L/6 nur auf jene Adresse ADRA v» beziehen, die den Kennbits zugeordnet ist Bei diesem Beispiel beziehen sich also diese Ausgangsimpulse auf die Adresse ADR 4= 11. Der Zähler Zl zählt laufend die Impulse Vund gibt das Signal k=\ ab. solange er noch nicht einen vorgegebenen Zählerstand erreicht hat. Bei einer relativ geringen Anzahl von Impulsen V leiten somit die Glieder i/8 und i/9, so daß mit dem Schaltsignal d=\ über den Schalter SW 2 auch dann 1-Signale abgegeben werden, wenn gelegentlich mit einem Impuls V=O der Schalter SVV 2 in seine 0-Stellung gebracht wird. Dagegen bleibt der Schalter SW2 mit dem Übereinstimmungsimpuls V= 1 in seinen eingezeichneten Schalterstellungen und damit dem Schaltsignal d= 1 der Addierer A D dauernd die Zahlen 11 und 00 addiert, und das Resultat 11 abgibt, bleibt in den Speicherzellen eil, /11 das Wort U gespeichert und es wird das Schaltsignal d= 1 abgegeben.

Die Situation ändert sich aber dann, wenn der Zähler Z1 seinen vorgegebenen Zählerstand erreicht und das Signal *=0 abgibt Mit dem Signal Jt=O werden die Glieder t/8, i/9 gesperrt so daß über die Leitungen e und /in die Speicherzellen eil, /11 das Wort 00 eingespeichert wird und mit dem Schaltsignal d=0 auch die Speicherzelle dii ein 0-Signal speichert wodurch der Schalter SWl wieder seine 0-Stellung einnimmt und das Zeitmultiplexsignal E über die Leitung a der Speicherzelle all zugeführt wird. Falls der Vergleicher VG1 wieder mehrere Übereinstimmungsimpulse V= 1 abgibt dann wird die Zähleinrichtung mit dem Addierer ADi erneut hochgezählt wie anhand der Tabelle beschrieben wurde.

Der Zähler ZX wird über den Rückstelleingang R zurückgestellt so daß der Zähler Z\ nur jene fehlerhaften Übereinstimmungen registriert die ab Beginn der einzelnen Zeitmultiplexrahmen mit Hilfe der Impulse Vsignalisiert werden.

Bis jetzt wurden bei der Beschreibung der Zähleinrichtung mit dem Addierer AD\m wesentlichen nur jene Vorgänge erläutert die sich während der Adresse ADRA= 11 abspielen. Die Zähleinrichtung mit dem Addierer AD 1 wird aber gelegentlich auch während der Dauer anderer Adressen hochgezählt und zwar immer dann, wenn der Vergleicher VGl zufällig einen Übereinstimmungsimpuls V= 1 abgibt Die Speicherzellen e00, /00 bzw. eOl, f01 bzw. e 10, /10 bzw. e 11, /11 speichern also dauernd im allgemeinen unterschiedliche Zählerstände, wobei aber der größte Zählerstand 11 nur dann erreicht wird, wenn mehrere Übereinstimmungsimpulse v=l hintereinander dem Schalter SW2 zugeführt werden. Falls während der Dauer des Signals <i=0 auch nur ein einziger Impuls V=O auftritt, dann wird der Schalter SW2 in seine 0-Stellung gebracht und mit rf=0 wird über die Leitungen e und /in die jeweils

adressierten Speicherzellen das Wort 00 eingespeichert und damit wird der Zählerstand der Zähleinrichtung auf den Anfangszählerstand zurückgesetzt.

Die Zähleinrichtung mit dem in Fig.5 dargestellten Addierer AD zählt bis zu einem maximalen Zählerstand -, 11, was aber nicht bedeuten soll, daß die Rahmensynchronisierung erst dann erzielt wird, wenn der maximale Zählerstand 11 erreicht ist. Dies deshalb, weil unter Verwendung der in F i g. 8 dargestellten Schaltungsanordnung das Rahmensynchronisiersignal Q abgeleitet wird, das die erfolgte Rahmensynchronisierung bereits vor Erreichen des Zählerstandes 11 signalisiert.

F i g. 8 zeigt den zweiten Teil SEI2 der in F i g. 1 empfangsseitig dargestellten Synchronisiereinrichtung SE Die jeweils gemäß F i g. 5 in den Speicherzellen e 00 bis e 11 und /00 bis /11 gespeicherten Zählerstände e3, /3 werden dem in Fig.8 dargestellten Speicher SP zugeführt und mit dem Auftreten des Signals M gespeichert Ober die Ausgänge des Speichers SP wird der Zählerstand e2, /2 an den Vergleicher VG 2 abgegeben, der den jeweils späteren Zählerstand e 3, /3 mit dem jeweils früheren Zählerstand e 2, /2 vergleicht. Der Zählerstand e3, /3 wird auch in dem Decodierer dcOi eingegeben, der das Decodiersignal R an den Vergleicher VG 2 abgibt Dieser Vergleicher VG 2 gibt nur dann über seinen Ausgang ein impulsartiges Signal M=I ab, wenn der spätere Zählerstand e 3, /3 mindestens gleich dem früheren Zählerstand e 2, /2 ist und wenn mit dem Decodiersignal R signalisiert wird, daß der Zählerstand e3, /3 gleich dem Schwellwert 01 ist.

Der in Fig.5 dargestellte Adressengeber AG4 gibt die Adressen ADR4 an den in Fig.8 dargestellten Decoder DCOO ab, dessen Decodiersignal P = 1 immer dann abgegeben wird, wenn die Adresse ADR 4 = 00 ist Das Decodiersignal P signalisiert somit periodisch die Adresse 00 des Adressengebers AG4. Da mit diesem Vergleichssignal M der Speicher SP aktiviert wird, erfolgt also die Übernahme eines neuen Zählerstandes in den Speicher SP frühestens nach einer Periode der Adressen ADR 4. Bei vorliegendem Ausführungsbeispiel wurde die Periode der Adresse 00 gewählt; in ähnlicher Weise hätte das Decodiersignal P aber auch periodisch mit dem Auftreten der Adressen 01,10 oder 11 erzeugt werden können.

Die impulsartigen Vergleichssignale M werden dem Zähler Z2 als Zählsignale zugeführt und deren Anzahl wird mit dem jeweiligen Zählerstand ζ 1, ζ 2 signalisiert Der Zählerstand des Zählers Z 2 wird mit dem Decodiersignal P = 1 zurückgesetzt, so daß der Zähler Z2 nur jene Vergleichssignale zählt die innerhalb einer Periode der Adressen ADR 2 auftreten. Falls innerhalb einer derartigen Periode nur ein einziges Vergleichssignal auftritt, dann ergibt sich der Zählerstand zl, z2 = 01, wogegen dann, wenn ein zweites Vergleichssignal auftritt dies mit dem Zählerstand zl, z2 = 10 signalisiert wird.

Der Decoder DCOl decodiert den Zählerstand ζ 1, ζ 2 = 01 und gibt ein 1-Signal an den Eingang u der Kippstufe KS2 ab. Der Decoder DClO decodiert den bo Zählerstand zl, z2 = 10 und gibt ein 1-Signal an den Eingang vder Kippstufe KS2ab.

Das Signal N=I wird abgegeben, wenn über den Eingang ο der Kippstufe KS 2 ein 1-Signal zugeführt wurde, wogegen das Signal N = O dann abgegeben wird, wenn über den Eingang ν ein 1-Signal zugeführt wird. Das Signal N=I kennzeichnet den synchronen Zustand der Rahmensynchronisierung, wogegen das Signal /V=O den nichtsynchronen Zustand dieser Rahmensynchronisierung signalisiert. Mit Hilfe des Inverters IN5 und des UND-Gliedes i/7 wird ein kurzdauerndes Rahmensynchronisiersignal Q immer dann erzeugt, wenn nach dem Signal N = 0 ein 1-Signal vom Decoder DCOl abgegeben >vird.

Zur Erläuterung der ^vVnkungsweise der in Fig.8 dargestellten Schaltungsanordnung wird auf die F i g. 6 verwiesen, wo zum Zeitpunk* ί 19 der Zählerstand e3, /"3 = 00 ausgewiesen ist. Dieser Zählerstand e3, /3 = 00 wird gemäß F i g. 8 einerseits dem Speicher SP und andererseits dem Decoder dc Ol zugeführt Da dieser Zählerstand kleiner als der vorgegebene Schwellwert 01 ist, wird das Decodiersignal R = O abgegeben, das den Vergleicher VG 2 sperrt.

Zum Zeitpunkt f 23 wird mit dem Übereinstimmungsimpuls V = 1 die Übereinstimmung der beiden Kennbits K 3 der Signale g und E1 signalisiert, so daß sich der Zählerstand e3. /3 = 01 ergibt. Mit diesem Zählerstand gibt der Decodierer de 01 das Decodiersignal R = 1 ab, so daß der Vergleicher VG 2 aktiviert wird. Es wird angenommen, daß der frühere Zählerstand e 2, /2 = 00 beträgt, so daß mit dem späteren Zählerstand e3, /3 = 01 der spätere Zählerstand größer als der frühere Zählerstand ist und der Vergleicher VG 2 das impulsartige Signal M = 1 abgibt Mit diesem Signal M = 1 wird einerseits der am Speicher SP anliegende Zählerstand e 3, /3 = 01 in den Speicher SP übernommen und andererseits der Zählerstand ζ 1, ζ 2 = 01 des Zählers Z 2 eingestellt Es wird nun angenommen, daß nach dem Zeitpunkt 123 bis zum Zeitpunkt f 27 während des Aufrufes der Adressen ADR 4 = 01, 10, 11 die entsprechenden Zählerstände e3, /3 immer 00 sind, so daß der Vergleicher VG 2 kein Signal M = 1 abgibt, weil einerseits der frühere Zählerstand e2, /2 = 01 größer ist als der spätere Zählerstand e3, /3 und weil andererseits mit dem Decodiersignal R = O der Vergleicher VG 2 inaktiv ist Unter diesen Voraussetzungen erkennt der Decoder DCOl den Zählerstand ζ 1, ζ2 = 01 und gibt ein 1-Signal an das UND-Glied U 7 und an die Kippstufe KS 2 ab. Auf diese Weise wird mit N = 1 einerseits der synchrone Zustand signalisiert und andererseits wird das Rahmensynchronisiersignal Q = 3 abgegeben, mit Hilfe dessen die richiige Adresse des in Fig. 1 dargestellten Adressengebers AG3 eingestellt wird.

Es wäre aber denkbar, daß ab dem Zeitpunkt i23 bis zum Zeitpunkt /27 während der Dauer der Adressen ADR 4 = 01 oder 10 oder 11 ein Zählerstand e3, /3 = 01 entsteht so daß der Vergleicher VG 2 mit e2, /2 = e3, /3 = 01 und mit R = 1 ein Signal M = 1 abgibt so daß der Zahler Z 2 noch innerhalb einer Periode der Adressen ADR 4 den Zählerstand zl, ζ 2 = 10 einnimmt und ein 1-Signal an den Eingang ν der Kippstufe KS 2 abgibt Damit wird wieder mit N=Q der nichtsynchrone Zustand signalisiert und es wird damit die Voraussetzung geschaffen, daß beim neuerlichen Auftreten eines Zählerstandes zl,z2 = 01 das Rahmensynchronisiersignal Q = 1 abgegeben wird.

Während der Dauer des Signals φ = 1 wird der in Fig. 1 dargestellte Adressengeber AG3 auf die Adresse ADR 5 eingestellt Wie die F i g. 5 zeigt, werden die Adressen ADR 5 vom Zuordner ZU 2 abgegeben in Abhängigkeit von den eingangs zugeffuhrten Signalen. Beispielsweise liegen am Zuordner ZU 2 während der Dauer des Signals O=I die Signale K 2 = 0 und JCI = 1, so daß sich die Adresse ADR5 = 11 ergibt Diese Adresse wird im Adressengeber AG 3 eingestellt

und wie ein Vergleich der Adressen ADR 1 und ADR 3 bzw. der Signale D .<■&& E der F i g. 4 und 6 zeigt, ist die Adresse ADR 3 = 11 die richtige Adresse. Wesentlich ist, daß diese richtige Adresse noch lange vor Ablauf eines Zeitmultiplexrahmens r gefunden wird, so daß durch schnelle Rahmensynchronisierung eine rationelle Nutzung der Übertragungsstrecke gewährleistet ist. Hätte sich das Rahmensynchronisiersignal Q = 1 kurz nach dem Zeitpunkt t 27 eingestellt, dann hätte sich mit den Eingangssignalen K 3 = 0 und K 2 = 0 die Adresse ADR 5 = 00 ergeben. Wäre der Rahmensynchronisierimpuls Q = 1 kurz nach dem Zeitpunkt 131 aufgetreten, dann wurden sich gemäß Fig.7 die Eingangssignale ΑΓ4 = I und K3 = 0 am Zuordner Zi/2 ergeben und dieser Zuordner hätte die Adresse ADR 5 = 01 abgegeben. In ähnlicher Weise ist aus der F i g. 7 zu entnehmen, daß ein kurz nach dem Zeitpunkt ; 35 auftretendes Rahtnensynchronisiersignal Q = 1 eine Adresse ADR 5 = 10 ergeben hätte.

Anhand der F i g. 4 bis 8 wurde ein Ausführungsbeispiel beschrieben, bei dem zwecks einfacherer Darstellung mit η = 3 nur drei Datenquellen, mit m = 4 nur vier Kennbits pro Multiplexrahmen r und mit 5=3 variable Synchronisierworte angenommen wurden, die aus je drei Kennbits bestehen. Bei einem in der Praxis realisierten Ausführungsbeispiel sind 80 Datenquellen vorgesehen, die Datenenvelopes abgeben, so daß sendeseitig ein Zeitmultiplexsignal erzeugt wird, das im Prinzip dem in F i g. 2 dargestellten Zeitmultiplexsignal D/4 gleicht Mit m = 80 enthält daher das sendeseitige Zeitmultiplexsignal insgesamt 80 Kennbits, von denen jeweils acht Kennbus die variablen Synehronisierworte bilden. Mit s = 8 wird somit in Abhängigkeit von "> 5—1=7 hintereinanderfolgenden Kennbits auf der Empfangsseite mit Hilfe des Zuordners ZU 2 das achte Kennbit ermittelt und im Vergleicher VSCl (Fig.5) wird dieses achte Kennbit mit dem entsprechenden Bit desZeitmukiplexsignals El verglichen.

Zusammenfassung
Verfahren zur Zeitmultiplex-Rahmensynchronisierung

i) Verfahren zur empfangsseitigen Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler Synehronisierworte, bei deren Erkennung Übereinstimmungsimpulse erzeugt werden. Durch Zählung aufeinanderfolgender Übereinstimmungsimpulse werden für jede Adresse gesondert entsprechende Zählerstände ermittelt Dabei werden laufend die den einzelnen Adressen (ADR 4) zugeordneten Zählerstände miteinander verglichen und es wird ein Vergleichssignal (M) abgegeben, falls ein Zählerstand (e3, f3) mindestens gleich einem früher aufgetretenen Zählerstand (e2, f2) ist Die Vergleichssignale (M) werden gezählt und ein Rahmensynchronisiersignal (Q) wird erzeugt wenn während eines Bruchteils des Zeitmultiplexrahmens (r) nur ein einziges Vergleichssignal (M) abgegeben wird (F i g. 8).

Hierzu 6 Blatt Zeichnungen

Claims (5)

1. Patentansprüche:

   !. Verfahren zur empfangsseitigen Zeitmultiplex-Rahmensynchronisierung mit Hilfe variabler Syn- s chronisierworte, wonach sendeseitig ein Zeitmultiplexsignal erzeugt wird, das aus Gruppen von je ρ Bits und je einem Kennbit besteht und pro Multiplexrahmen insgesamt m Kennbits enthält, von denen je s Kennbits die Synchronisierworte bilden und sendeseitig durch s— 1 Kennbits das darauffolgende s-te Kennbit festgelegt ist, wonach das Zeitmultiplexsignal zur Empfangsseite übertragen und in eineai Speicher gespeichert wird, wonach p+1 Adressen erzeugt werden, die periodisch den ρ Bits und Kennbits jeder Gruppe zugeordnet sind, wonach empfangsseitig pro Adresse aus s—\ im Speicher gespeicherten Bits des Zeitmultiplexsignals das s-te Bit gewonnen und mit dem entsprechenden empfangenen Bit des Zeitmultiplexsignals verglichen und bei Obereinstimmung ein Obereinstimmungsimpuls gewonnen wird und wonach aufeinanderfolgende Obereinstimmungsimpulse gleicher Adresse gezählt und in Abhängigkeit von den ermittelten Zählerständen ein Rahmensynchronisiersignal abgegeben wird, mit Hilfe dessen der empfangsseitige Zeitmultiplexrahmen eingestellt wird, dadurch gekennzeichnet, daß laufend die einzelnen Adressen (ADR 4) zugeordneten Zählerstände miteinander verglichen werden und jo ein Vergleichssignal (M) abgegeben wird, falls ein Zählerstand (e3, f3) mindestens gleich einem früher aufgetretenen Zählerstand (el, /2) ist und daß die Vergleichssignale (M) gezählt werden und das Rahmensynchronisiersignal (Q) erzeugt wird, wenn während eines Bruchteils des Zeitmultiplexrahmens (r) nur ein einziges Vergleichssipnal (M) abgegeben wird.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Rahmensynchronisiersignal (Q) erzeugt wird, wenn innerhalb einer Periode der Adressen (ADR 4) das Vergleichssignal (M; abgegeben wird.
3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Vergleichssignal (M) abgegeben wird, falls der Zählerstand (e 3, /3) mindestens gleich dem früher aufgetretenen Zählerstand (e2, f2) und mindestens gleich einem vorgegebenen Schwellwert (01) ist.
4. 4. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, mit einem empfangsseitigen ersten Taktgeber (TG 1), der einen Bittakt (T4, T5) erzeugt; mit einem ersten Adressengeber (AG 3), der Demultiplexadressen (ADR 3) erzeugt, zur Steuerung eines Demultiplexers (DEMUX); mit einer empfangsseitigen Synchronisiereinrichtung (SE), die auf die variablen Synchronisierworte anspricht und die Adresse des ersten Adressengebers (AG 3) einstellt; mit mehreren Pufferspeichern (PSX-PSn), die mit Hilfe des Demultiplexers bo gesteuert werden und über die einzelne Bits des Zeitmultiplexsignals (E, F) entsprechenden Datensenkens (DSX-DSn)zugeleitet werden; mit einem empfangsseitigen zweiten Adressengeber (AGA), der p+1 Adressen (ADR 4) erzeugt, die etwa b5 gleichzeitig mit den einzelnen Bits des Zeitmultiplexsignals (E, F) auftreten; mit einem adressierbaren Speicher (RAM), der p+1 Speicherblöcke enthält, deren Speicherzellen über Eingänge und Ausgänge des adressierbaren Speichers anschließbar sind; mit einem zweiten Taktgeber (TG 2), der während der Dauer der einzelnen Bite des Zeitmultiplexsignals (E, F)äa binäres Lese/Schreibsignal (R/W)erzeugt, das pro Bit je eine Einlesephase und je eine Auslesephase des Speichers (RAM) festlegt; mit einer Zähleinrichtung (ZSPZ AD, SWl, eOO-ell. /00 - /11), welche die Anzahl hintereinander auftretender Übereinstimmungsimpulse (V) zählt und die entsprechenden Zählerstände in Speicherzellen des Speichers (RAM) speichert; mit einem weiteren Speicher (SPX der an die Ausgänge der Speicherzellen angeschlossen ist, der die jeweils auftretenden früheren Zählerstände (e 2, /2) während des Bruchteils der Zeitmultiplexperiode (r) speichert; mit einer Vergleithseinrichtung (VG 2), an der die Ausgänge der Speicherzellen des Speichers (RAM) und die Ausgänge des weiteren Speichers (SP) angeschlossen sind und die das Vergleichssignal (M) abgibt, wenn der später aufgetretene Zählerstand (e 3, /3) mindestens gleich dem im weiteren Speicher (SP) gespeicherten früheren Zählerstand (e2,f2) ist; mit einer weiteren Zähleinrichtung (Z2, DCOX, DCXO, KS2), die an dem Ausgang der Vergleichseinrichtung (VG 2) angeschlossen ist, die die Vergleichssignale (M) während des Bruchteils des Zeitmultiplexrahmens (r) zählt und ein Signal (N) erzeugt, mit dessen Hilfe das Rahmensynchronisiersignal (QJgewonnen wird (F i g. 5 und 8).
5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß an die Ausgänge des zweiten Adressengebers (AG4) ein Decodierer (dcOX) angeschlossen ist, der ein Decodiersignal (R) an die Vergleichseinrichtung (VG 2) abgibt, wenn ein vorgegebener Zählerstand (01) erreicht ist und daß die Vergleichseinrichtung nur dann aktiv ist, wenn das Decodiersignal (φ vorliegt (F i g. 8).