DE2512271C3 - Schaltungsanordnung zur Zeitmultiplexübertragung von Binärsignalen - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaitungsanordung zur Zeitmultiplexübertragung von Binärsignalen, iie von mehreren Datenquellen ausgegeben werden, /obei während einer Zyklusdauer die einzelnen Bits der Jinärsignale mehrfach abgetastet werden und ein usammengesetztes Signal gewonnen wird, das Grup- >en von Signalteilen enthält, die den einzelnen Bits der Jinärsignale zugeordnet sind. Dabei wird mit Hilfe einer iinphasungseinrichtung je ein Signalteil jeder Gruppe ibgetastei und daraus werden die entsprechenden \btastwerte gewonnen, die zeitlich nacheinander nsgesamt ein Zeitmultiplexsignal ergeben, das über eine Dbertragungsstrecke übertragen wird. Außerdem ist ein \dressengenerator vorgesehen, der zeitlich nacheinander während der Zyklusdauer Adressen ausgibt, die je eine leitende Verbindung innerhalb des Multiplexers herstellen.

Bei einem bekannten Zeitmultiplexübertragungssystem sind die einzelnen Datenquellen über je eine Kanaleinheit an Eingänge eines Multiplexers angeschlossen, der zeitlich nacheinander, während einer Zyklusdauer, die ungefähr gleich der Dauer eines Bits ist, leitende Verbindungen der Eingänge mit dem Ausgang des Multiplexers herstellt. Dabei enthalten diese Kanaleinheiten Pufferspeicher, in denen die einzelnen Bits der von den Datenquellen abgegebenen Signalen kurzzeitig gespeichert werden, damit die einzelnen Bits phasenrichtig über die Eingänge des Multiplexers an dessen Ausgang durchgeschaltet werden. Vom Ausgang des Multiplexers wird somit eine

Leitmultiplexsignal abgegeben, das zeitlich nacheinanler innerhalb eines gegebenen Zeitmultiplexrahmens edes der von den Datenquellen abgegebenen Binärsi- »nale signalisiert. Da ebenso viele Kanaleinheiten als Datenquellen vorzusehen sind und jede dieser Kanalein-(leiten Pufferspeicher und Schaltungseinrichtungen besitzen muß, ist zur Realisierung dieses bekannten Verfahren«; insbesondere dann ein erheblicher technischer Aufwand erforderlich, wenn viele Datenquellen vorgesehen sind.

Die DT-AS 12 87 108 bezieht sich auf eine Schaltungsanordnung zum gleichzeitigen Entzerren mehrerer, über eine Vielzahl von Fernschreibleitungen und über eine Zeitmultiplexleitung übertragener Fernschreibzeichen im Start-Stop-Betrieb. Diese bekannte Schaltungsanordnung ist dadurch gekennzeichnet, daß mit einem Eingangsabtaster die ankommenden Fernschreibleitungen mit einer gegenüber der Telegrafiergeschwindigkeit wesentlich höheren Geschwindigkeiten zyklisch abgetastet werden und eine Impulsfolge einem zentralen Entzerrer zugeführt wird, welche einen Trennstrom der ankommenden Fernschreibzeichen signalisiert, daß mit einem Abtastgenerator eine Folge von Abtastimpulsen erzeugt wird, die um eine halbe Breite der einzelnen Telegrafierschritte versetzt ist und die einen Einstellimpuls bzw. einen Rückstellimpuls an eine bistabile Ausgangsstufe liefert, wenn ein Abtastimpuls mit einem in der Mitte eines Telegrafierschrittes auftretenden Impuls der Trennstom signalisierenden Impulsfolge koinzidiert, daß die Abtastimpulsfolge unterbrochen wird, wenn ebenso viele Abtastimpulse als Telegrafierschritte der Fernschreibzeichen abgegeben werden, daß die Ausgangsstufe die Trennstrom signalisierende Impulsfolge an den Eingang eines Ausgangsverteilers abgibt und daß der Ausgangsverteiler diese Impulsfolge in abgehende, entzerrte und um eine halbe Telegrafierschrittbreite zeitlich versetzte Fernschreibzeichen zurückverwandelt. Die vorgenommene Signalentzerrung erfolgt nur insofern unabhängig für jeden Multiplexkanal, als Phasenverschiebungen der Bitraster in den einzelnen Multiplexkanälen zugelassen werden, nicht aber Geschwindigkeitsunterschiede.

Ein weiterer Nachteil der gemäß der DT-AS 12 87 108 bekannten Schaltungsanordnung ist darin zu sehen, daß die mit Hilfe der Halbaddierer und Verzögerungsleitungen abgespeicherten Informationen bezüglich der Schrittmitten und Anzahl der Informationsschritte nicht zu beliebigen Zeiter, zur Verfügung stehen, sondern eben nur dann, wenn die Verzögerungsleitungen Signale abgeben. Aus diesem Grund ist diese bekannte Schaltungsanordnung wenig flexibel und ist tatsächlich nur zur Entzerrung von Telegrafiesignalen vorgegebener gleicher Geschwindigkeit verwendbar. Insbesondere bietet diese bekannte Schaltungsanordnung nicht die Möglichkeit Zeitpunkte festzulegen, die nicht mit den Schrittmitten koinzidieren.

Ein weiterer Nachteil der gemäß der DT-AS 12 87 108 bekannten Schaltungsanordnung ist darin zu sehen, daß es relativ schwierig ist, diese Schaltungsan-Ordnung von einer Telegrafiergeschwindigkeit auf eine andere Telegrafiergeschwindigkeit umzustellen, weil dazu alle Verzögerungsleitungen ausgewechselt werden müssen. Dabei wird davon ausgegangen, daß zunächst alle Verzögerungsleitungen derart eingestellt sind, daß sie die Entzerrung und Übertragung von Binärsignalen ermöglichen, die alle die gleiche Geschwindigkeit haben.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Zeitrnultiplexübertragung anzugeben, die einen relativ geringen technischen Aufwand erfordert.

Die der Erfindung zugrunde liegende Aufgabe wird dadurch gelöst, daß die Einphaseinrichtung pro Datenquelle je einen Wortspeicher enthält, daß ein erster, ein zweiter und ein dritter Zwischenspeicher vorgesehen sind, daß mehrere Schalter vorgesehen sind, die nach Ausgabe der Adressen je eine den Adressen zugeordnete Schalterstellung einnehmen, daß ein Startschritt eines Wortes mit einem Teil des vom Multiplexer abgegebenen Signals signalisiert und bei Vorliegen eines Freigabesignals der Startschritt im ersten Zwischenspeicher gespeichert wird, während gleichzeitig die Zellen des zweiten und des dritten Zwischenspeichers in ihre Anfangszustände versetzt werden, daß die Inhalte des ersten Zwischenspeichers bzw. des zweiten Zwischenspeichers bzw. des dritten Zwischenspeichers über einen ersten Schalter bzw. zweiten Schalter bzw. dritten Schalter in den der jeweiligen Adresse zugeordneten Wortspeicher eingespeichert werden, daß einzelne Zellen der Wortspeicher an Kontakte eines vierten Schalters bzw. eines fünften Schalters bzw. eines sechsten Schalters angeschlossen sind, daß über den Mittelkontakt des vierten Schalters Teile des Zeitmultiplexsignals abgegeben werden, daß der Mittelkontakt des fünften Schalters über einen ersten Addierer an Eingänge des zweiten Zwischenspeichers angeschlossen ist und daß der Mittelkontakt des sechsten Schalters über einen zweiten Addierer an Eingänge des dritten Zwischenspeichers angeschlossen ist.

Die erfindungsgemäße Schaltungsanordnung zeichnet sich durch vergleichsweise geringen technischen Aufwand aus, weil die Einphasung der einzelnen Bits nicht im Bereich der herkömmlichen Kanaleinheiten, sondern in der zentral angeordneten Einphasungseinrichtung vorgenommen wird, die eine rationellere Speicherorganisation ermöglicht. Die erfindungsgemäße Schaltungsanordnung zeichnet sich auch dadurch aus, daß die Möglichkeit besteht, die Binärsignale mit verschiedenen Geschwindigkeiten von den einzelnen Datenquellen abzugeben und den Datensenken zuzuführen, weil der erste Addierer und der zweite Addierer in Abhängigkeit von den ausgegebenen Adressen hochgezählt werden. Wenn beispielsweise eine der Datenquellen ein Binärsignal mit doppelter Geschwindigkeit im Vergleich zu den übrigen Binärsignalen abgibt, dann werden vom Adressengenerator doppelt so viele Adressen ausgegeben und der erste Zähler und der zweite Zähler werden in der halben Zeit hochgezählt, im Vergleich zu den Zählungen, betreffend die übrigen Binärsignale.

Ein weiterer Vorzug der erfindungsgemäßen Schaltungsanordnung ist darin zu sehen, daß dabei die Informationen, betreffend die Schrittmitten und die Anzahlen der Infonnationsschritte mit Hilfe des ersten Addierers und des zweiten Addierers gewonnen werden, so daß ab dem Auftreten eines Schrittumschlages diese Addierstufen hochgezählt werden und beim Hochzählen auftretende Signale jederzeit zugriffsbereit sind und decodiert werden können. Auf diese Weise können mit Hilfe der Addierer ab dem Auftreten der Schrittumschläge beliebige Zeitpunkte erkannt und beispielsweise zur Entzerrung von Wählimpulsen oder zur Beeinflussung der Dauer der Stopschritte herangezogen werden. Die erfindungsgemäße Schaltungsanord-

nung ist somit sehr flexibel, weil mit Hilfe des ersten Addierers und des zweiten Addierers der Zählvorgang und damit auch der Zeitmeßvorgang durch Signale beeinflußbar ist.

Ein weiterer Vorzug der erfindungsgemäßen Schaltungsanordnung ist darin zu sehen, daß sie es in einfacher Weise ermöglicht, alle Kanäle auf eine andere Geschwindigkeit umzustellen, weil dazu nur das Teilungsverhältnis eines einzigen Frequenzteilers oder einiger weniger Frequenzteiler des Adressengenerators geändert werden muß.

Je kleiner die Zykluszeit im Verhältnis zur Dauer der einzelnen Bits der Binärsignale ist, desto öfter werden die Bits abgetastet, desto größer ist die Anzahl der Signalteile pro Bit und desto genauer ist der mittlere Signalanteil in der Mitte der Gruppe angeordnet. In diesem Zusammenhang ist es zweckmäßig, wenn die Zyklusdauer kleiner als ein Zehntel der Dauer der einzelnen Bits der Binärsignale ist.

Wenn die Binärsignale der Datenquellen aus Worten mit einer vorgegebenen Anzahl von Bits bestehen und diese Worte aus einem Startschritt, aus mehreren Informationsschritten und aus einem Stopschritt gebildet werden, dann ist es zweckmäßig mit der Einphasungseinrichtung ein Freigabesignal zu erzeugen, das nur am Beginn der Worte auftritt und es ist außerdem zweckmäßig, daß bei Vorliegen des Freigabesignals und nach Auftreten eines Startschrittes Abtastsignale erzeugt werden, die ungefähr in der Mitte der einzelnen Bits der Worte liegen und die Abtastung der Signalteile des zusammengesetzten Signals bewirken. Mit Hilfe des Freigabesignals und mit Hilfe der Abtastsignale wird unter den gegebenen Voraussetzungen der ungefähr in der Mitte der Gruppe gelegene Signalteil abgetastet.

Es ist vorteilhaft, die Mitten der einzelnen Bits mit Hilfe von Zählern zu ermittlen, die bei einem vorgegebenen Zählerstand die Abtastung der Signalteile auslösen und mit deren Hilfe das Freigabesignal erzeugt wird, das nach dem Auftreten eines Startschrittes während einer vorgegebenen Dauer die Abtastung der einzelnen Signalteile ermöglicht. Diese Dauer ist durch Eingabe eines Binärwortes in den Zähler änderbar und kann beispielsweise derart eingestellt werden, daß auch Wählimpulse optimal übertragen werden können.

Falls mit teilweise gestörten Startschritten zu rechnen ist, ist es zweckmäßig, mit Hilfe einer Startschrittsicherungseinrichtung die einzelnen Startschritte mehrmals abzutasten und aus diesen Abtastwerten durch Mehrheitsentscheid ein Startschrittsicherungssignal abzuleiten, das die Abtastung der Bits bei gestörtem Startschritt stoppt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind. Es zeigt

Fi g. 1 ein Blockschaltbild eines Zeitmultiplex-Datenübertragungssystems,

Fig. 2 Signale, die bei dem in Fig. 1 dargestellten Datenübertragungssystem auftreten,

Fig.3 ein Blockschaltbild einer Einphasungseinrichtung,

Fig. 4 eine ausführlichere Darstellung der in F i g. 3 dargestellten Einphasungseinrichtung,

Fig.5 Signale, die bei der in den Fig. 3 und 4 dargestellten Einphasungseinrichtung auftreten,

Fig.6 ein bevorzugtes Ausführungsbeispiel einer Einphasungseinrichtung mit Startsicherungseinrichtung und

F i g. 7 eine ausführlichere Darstellung der in F i g. 6 schematisch dargestellten Startsicherungseinrichtung. F i g. 1 zeigt ein Zeitmultiplex-Datenübertragungssystem. Die Datenquellen DQI₁ DQ2 ... DQn liefern die zu übertragenden Daten an den sendeseitigen Multiplexer MS, der mit dem sendeseitigen Adressenzähler AS gesteuert wird. Dieser Adressenzähler AS gibt fortlaufend Adressen eins, zwei ...n, eins, zwei ...n aus, entsprechend den Signalen Ai, A2...An. Wenn beispielsweise die Adresse eins aufgerufen wird, dann wird das Signal A 1 über den Eingang des Multiplexers MS an dessen Ausgang durchgeschaltet. Das Signal B setzt sich somit aus Teilen der Signale A 1 bis An zusammen. Mit der sendeseitigen Einphasungseinrichtung PS werden die einzelnen Bits der Signale A 1 bis An eingephast. Auf diese Weise entsteht das Signal F, das über eine Übertragungsstrecke übertragen wird. Auf der Empfangsseite befinden sich der empfangsseitige Multiplexer ME, der empfangsseitige Adressenzähler y*£und die Datensenken DSi,DS2... DSn.

F i g. 2 zeigt die von den Datenquellen DQ1 bzw. DQ 2 abgegebenen Signale A 1 bzw. A 2. Die Abszissenrichtung bezieht sich auf die Zeit (. Die Binärwerte der einzelnen Bits sind mit den Bezugszeichen O und 1 bezeichnet. Während der Dauer dl wird das erste Zeichen mit dem Signal A 1 signalisiert. Das Bit A 11 bildet den Startschritt des ersten Zeichens, die Bits Λ 12, A 13, A 14, A 15, A 16 bilden die Informationsbits und das Bit A 17 bildet den Stopschritt des ersten Zeichens. Das erste Zeichen wird somit durch das Wort 1010010 gebildet. Das Bit A18 stellt den Startschritt des nächsten Zeichens dar.

Während der Dauer d 2 signalisiert das Signal A 2 ein anderes Zeichen, wobei das Bit A 21 den Startschritt, die Bits A 22, Λ 23, Λ 24, Λ 25, Λ 26 die Informationsbits und das Bit A 27 den Stopschritt darstellt. Dieses weitere Zeichen wird somit durch das Wort 1001000 gebildet. Das Bit A 28 stellt den Startschritt des nächsten Zeichens dar.

Die Signale Λ 1, Λ 2 und auch alle weiteren nicht dargestellten Signale bis zum Signal An sind im allgemeinen nicht eingephast, die einzelnen Bits treten in verschiedenen Bitrahmen auf und die einzelnen Zeichen in verschiedenen Zeichenrahmen. Außerdem sind die Signale A 1 bis An im allgemeinen verzerrt. Die Signale A 1 bis An haben somit verschiedene Phasenlagen in bezug auf das Übertragungssystem, mit dem da; Zeitmultiplexsignal F über die Übertragungsstrecke Fl übertragen wird. Bei der Zeitmultiplex-Übertragunf muß daher eine Einphasung der einzelnen Bit: vorgenommen werden. Es wäre denkbar diese Einpha sungen unter Verwendung von Kanaleinheiten vorzu nehmen, die in die Kanäle zwischen den einzelne: Datenquellen DQl bis DQn und den Eingängen de Multiplexers MS eingeschaltet sind. Mit derartige! Kanaleinheiten könnte eine Einphasung zeitlich vo dem Multiplexer MS vorgenommen werden. Ir vorliegenden Fall wird die Einphasung zentralisiert mi Hilfe der Einphasungseinrichtung PS vorgenommen.

Als Datenquellen DQ1 bis DQn können beispielswe se Fernschreiber, Fernschreibvermittlungen, Lochstre fcnabtaster, Lochkartenabtaster vorgesehen seil Zwecks einfacher Darstellung sind nur drei Datenque len eingezeichnet, wogegen in der Praxis hunderi derartiger Datenquellen vorgesehen sein können. Ai der Empfangsseite können als Datensenken beispiel

ifi

weise Fernschreiber, Fernschreibvermittlungen, Lochstreifenstanzer, Lochkartenstanzer vorgesehen sein.

F i g. 3 zeigt schematisch die Einphasungseinrichtung PS. Sie besitzt einen Speicher SP mit mehreren Teilen SPi, SP2... SPn, die je einer der Datenquellen DQ1, DQ 2... DQn und entsprechenden Kanälen zugeordnet sind. Die Schalter S1,52, S3,54,55, S6 besitzen außer je einem Mittelkontakt insgesamt η weitere Kontakte, die mit je einem der Teile SPl bis SPn verbunden sind. Die insgesamt η Schalterstellungen werden mittels der Steuerstufe STeingestellt.

Es wurde bereits erwähnt, daß der in F i g. 1 dargestellte Adressenzähler AS fortlaufend Adressen ausgibt, die den Datenquellen, den Kanälen und den Stellungen des Multiplexers MS zugeordnet sind. Zwecks einfacherer Darstellung ist nur eine Adressenleitung eingezeichnet. Im allgemeinen sind mehrere Adressenleitungen vorgesehen, über die parallel Binärzahlen ausgegeben werden, die die einzelnen Adressen darstellen. Wenn beispielsweise vier Adressenleitungen vorgesehen sind, dann werden der Reihe nach die Adressen 0000, 0001, 0010, 0011, 0100 usf. ausgegeben, bis die der Zahl η entsprechende Binärzahl erreicht ist. Mit diesen Adressen wird einerseits der Multiplexer MS eingestellt und andererseits wird die in Fig.3 dargestellte Steuerstufe ST derart gesteuert, daß die Schalter Sl bis Sb mit jeder neuen Adresse um eine Schalterstellung vorrücken. Die Mittelkontakte der Schalter S5 und S6 sind an die Addierer ADi bzw. AD2 angeschlossen. Das vom Multiplexer MS abgegebene Signal B wird den Zwischenspeichern ZSl, ZS2 und ZS 3 zugeführt.

Fig.4 zeigt ein Blockschaltbild einer Einphasungseinrichtung PS, die einerseits ausführlicher ist als die F i g. 3, aber andererseits sich zwecks einfacherer Erläuterung der Wirkungsweise nur auf den Fall n = 2 bezieht. Die Teile SPi bzw. SP2 des Speichers SP bestehen aus den Zellen 11 bis 18 bzw. 21 bis 28, die je ein Bit speichern. Der Addierer ADi ist ein Binäraddierer, der aus den vier Zellen 31, 32, 33, 34 gebildet wird. Der Addierer ADi ermöglicht die Addition zweier Binärzahlen, von denen die eine über die Mittelkontakte der Schalter S5 eingegeben wird und zur zweiten Zahl 0001 hinzuaddiert wird. Diese zweite Zahl wird in den Addierer ADi dadurch eingegeben, daß an den mit dem Schaltungspunkt Pl verbundenen Eingang der Zelle 34 dauernd ein 1-Signal anliegt. Der Addierer ADi berücksichtigt Überträge von einer Zelle zur anderen. Wenn beispielsweise über die Mittelkontakte des Schalters S5 die Zahl 0011 zugeführt wird, dann addiert der Addierer eine 1 hinzu und gibt über seine Ausgänge das Wort 0100 ab. Der Addierer AD 2 ist ebenfalls ein Binäraddierer und erhält einen ersten Summanden über die Mittelkontakte der Schalter S 6. Der zweit- Summand 001 wird immer dann ss über die Zelle 37 eingegeben, wenn das Signal M den Binärwert 1 annimmt.

Der Zwischenspeicher ZS1 besteht nur aus der Zelle 41, die zwei stabile Zustände einnehmen kann, die als 0- bzw. 1-Zustand bezeichnet werden. Wenn während der Dauer des 0-Zustandes ein 0-Signal zugeführt wird, dann bleibt der 0-Zustand, wenn dagegen ein 1-Signal zugeführt wird, dann geht die Zelle in ihren 1-Zustand über. Wenn die Zelle ihren 1-Zustand einnimmt, dann wird sie mit einem 0-Signal in ihren 0-Zustand überführt, wogegen sie bei Zuführung eines 1-Signals in ihrem 1-Zustand verbleibt. Die Zwischenspeicher ZS 2 bzw. ZS 3 bestehen aus den Zellen 42 bis 45 und 46 bis 48, speichern ein Bit und können ebenfalls einen 0- bzw. 1 -Zustand einnehmen. Die Zellen 42 bis 48 haben je zwei Eingänge, von denen die mit dem Gatter G 5 verbundenen Eingänge Rücksetzeingänge sind, so daß bei Auftreten eines 1-Signals am Ausgang des Gatters G 5 alle Zellen 42 bis 48 in ihren 0-Zustand zurückgesetzt werden. Die zweiten Eingänge der Zellen 42 bis 45 sind an die Ausgänge des Addierers ADl angeschlossen und die zweiten Eingänge der Zellen 46 bis 48 sind an die Ausgänge der Zellen des Addierers AD 2 angeschlossen.

Die Schalter Sl bis S 6 werden alle durch Elektronenschalter realisiert. Dabei bestehen die in F i g. 3 dargestellten Schalter S 2 und S 5, wie die F i g. 4 zeigt, aus einer Gruppe von je vier Schaltern und die in Fi g. 3 dargestellten Schalter S3 und S6 bestehen, wie die F i g. 4 zeigt, aus einer Gruppe von je drei Schaltern. Die in Fig.4 dargestellten Schalter Sl bis S6 werden ebenfalls mit der in F i g. 3 dargestellten Steuerstufe ST gesteuert, wobei jeder Adresse genau je eine Schalterstellung zugeordnet ist. Da im vorliegenden Fall der Fig.4 nur zwei Adressen vorausgesetzt wurden, wird angenommen, daß die voll dargestellte Schalterstellung der Adresse eins und die gestrichelt dargestellte Schalterstellung der Adresse zwei entspricht.

F i g. 5 zeigt Signale und Diagramme, anhand derer die Wirkungsweise der in den F i g. 3 und 4 dargestellten Einphasungseinrichtung erläutert wird. Die Abszissenrichtung bezieht sich wieder auf die Zeit t. Im Vergleich zur Fig.2 sind die Signale in vergrößertem Zeitmaßstab dargestellt. Das Diagramm E stellt die Zeitpunkte dar, zu denen die Adressen des Adressenzählers AS ausgegeben werden. Zum Zeitpunkt 11 wird die Adresse eins ausgegeben, so daß der in F i g. 1 dargestellte Schalter des Multiplexers MS die voll eingezeichnete Schaltstellung einnimmt und die Datenquelle DQ1 über den ersten Kanal mit dem Ausgang des Multiplexers verbunden ist und das Signal ß=0 abgegeben wird. Zum Zeitpunkt r3 wird die Adresse zwei ausgegeben, so daß der in F i g. 1 dargestellte Schalter des Multiplexers MS die gestrichelt dargestellte Schaltstellung einnimmt. Mit dem Signal A 21 = 1 wird nun das Signal B= 1 über den Ausgang des Multiplexers abgegeben. Zum Zeitpunkt f 5 wird erneut die Adresse eins eingestellt und bei der voll dargestellten Stellung des Multiplexerschalters ergibt sich mit dem Signal A 11 = 1 das Signal B- 1. Zum Zeitpunkt 17 wird wieder die Adresse zwei eingestellt, so daß das Signal zeitlich nacheinander aus Anteilen des Bits A 21 und des Bits All gebildet wird. Innerhalb dei Zyklusdauer Z werden also zeitlich nacheinander alle Adressen ausgegeben und die Eingänge des Multiple xers MS je einmal mit dessen Ausgang verbunden. Die Zyklusdauer Z ist wesentlich kürzer als die Dauer dei Bits A 11 und A 21.

Es wurde bereits erwähnt, daß die in den F i g. 3 und ' darbestellten Schalter S1 bis S6 unter Verwendung de Steuerstufe ST in Abhängigkeit von der jeweiligci Adresse eingestellt werden. Das Diagramm L zeigt di Zeitpunkte, zu denen die einzelnen Schalterstellung^ eingestellt werden. Ein Vergleich der Diagramme Eum L zeigt, daß die Schalterstellungen etwas späte eingestellt werden als die entsprechenden Adresse vom Adressenzähler AS ausgegeben werden. Zur Zeitpunkt f 2 sind die voll eingezeichneten Schaltcrste lungen eingestellt, die der Adresse eins entsprechen.

Auch dann, wenn das Signal K zum Zeitpunkt ί einen 1-Wert annimmt, wird über den Ausgang de

Gatters G 5 ein O-Signal abgegeben, da zum Zeitpunkt Tabelle f 2 das Signal 5=0 ist. Damit wird die Zelle 41 in ihren O-Zustand versetzt und die Zellen 42 bis 48 werden in den Zuständen belassen, in denen sie sind. Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schalter 51, 52, 53 in die Zellen 11 bis 18 überschrieben, aber zunächst nicht ausgegeben.

Zum Zeitpunkt f 4 werden die gestrichelt eingezeichneten Schalterstellungen eingestellt, die der Adresse zwei entsprechen. Mit den Signalen B= 1 und K= 1 wird über den Ausgang des Gatters G 5 ein 1-Signal abgegeben. Damit wird einerseits der 1-Zustand der Zelle 4t eingestellt und die Zellen 42 bis 48 werden in ihre O-Zustände versetzt. Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schulter 51 bis 53 in die Zellen 21 bis 28 überschrieben.

Die Zelle 21 ist nun im 1-Zustand und die Zellen 22 bis 28 sind in ihrem O-Zustand. Die in den Zellen 21 bis 28 gespeicherten Informationen werden zunächst nicht ausgegeben.

Es wird angenommen, daß zum Zeitpunkt i6 immer noch die Signale B= 1 und K= 1 abgegeben werden, so daß zum Zeitpunkt f6 über den Ausgang des Gatters G 5 ein 1-Signal abgegeben wird, das einerseits den 1 -Zustand der Zelle 41 und die O-Zustände der Zellen 42 bis 48 bewirkt. Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schalter 51 bis 5 3 in die Zellen 11 bis 18 überschrieben und dort vorläufig festgehalten. In der Zelle 11 ist somit ein 1-Signal und in den Zellen 12 bis 18 sind O-Signale gespeichert.

Ab dem Zeitpunkt i8 wird das Signal K=O abgegeben, so daß auch über den Ausgang des Gatters G 5 ein O-Signal abgegeben wird. Dadurch wird die Zelle 41 in ihren O-Zustand versetzt. Die Zustände der Zellen 42 bis 48 werden durch das O-Signal nicht geändert. Kurz nach dem Zeitpunkt i8 werden die in den Zellen 21 bis 28 gespeicherten Informationen über die Schalter 55 und 56 bei gestrichelt dargestellten Schaltstellungen den Addierern ADi und AD 2 zugeführt. Der Addierer ADl summiert zur Zahl 0000 die Zahl 0001 und gibt diese Zahl 0001 an die Zellen 42 bis 45 ab, von denen aus sie in die Zellen 22 bis 25 abgespeichert wird. Der Addierer AD2 erhält über die Schaher 56 die Zahl 000 und mit dem Signal M= 0 als zweiten Summanden die Zahl 0000, so daß diese Zahl in die Zellen 46 bis 48 und von dort in die Zellen 26 bib 28 gespeichert wird.

In weiterer Folge werden zunächst die Vorgänge bei Ausgabe der Adressen zwei beschrieben. Zum Zeitpunkt f 12 werden erneut die gestrichelt dargestellten Schaltstellungen der Schalter eingestellt und der Addierer ADi erhält als ersten Summanden das Wort 0001 und über den Schaltungspunkt Pl das Wort 0001, so daß er das Wort 0010 an die Zellen 42 bis 45 abgibt, von denen es in die Zellen 22 bis 25 umgespeichert wird. Dieser Sachverhalt ist auch aus Tabelle 1 ersichtlich. Ab dem Zeitpunkt f4 bis zum Zeitpunkt ί 32 erhöht sich laufend der Summand, der über die Schalter 55 dem Addierer ADi zugeführt wird, bis schließlich zum Zeitpunkt (32 das Wort 0111 dem Gatter G 3 zugeführt und das Signal M= 1 abgegeben wird. Über das Gatter Gi wird die in der Zelle 21 gespeicherte Information abgegeben. Der Zeitpunkt f32 fällt ungefähr in die Mitte des in F i g. 2 dargestellten Bits A 21. Das Bit A 21 wird somit in der Mitte abgetastet und bewirkt zum Zeitpunkt 132 einen Teil des Zeitmultiplexsignals F.

	ί	31	) 1	34	W	)	35	36	37	K
5	to	1	O	1		)	1	1	1	1
	ί4	O (	O	O O		O	O	O	O
	r8	O (	1	1 O		O	O	O	O
	f 12	52 33	1	O (		O	O	O	O
	ί 16	1	1	)		O	O	O	O
IO	f20	) O	1	1 O		O	O	O	O
	f24	) O	1	O O		O	O	O	O
	f28	O O 1	1	1 (		O	O	O	O
	γ32	O (	I 1	O (		O	O	1	O
	ί%	O	1	1	O	1	O	O
15	Π60	O		1	O	1	1	O
	ί224	O	1	1	O	O	O
	;288	1	1	1	O	1	O
	ί352	1	ι	1	1	O	O
	ί416	1	1	1	1	1	1
20		\	1
1
1
1

Nach dem Zeitpunkt i32 wird der Addierer ADl weiter hochgezählt und erhält zum Zeitpunkt r64 (Fig.2) am Ende des Bits Λ21 das Wort 1111. Anschließend wird der Addierer AD 1 wieder auf die Ausgangsstellung zurückgestellt und erhält das Wort 0000, das er bereits zum Zeitpunkt 14 erhalten hat. Beim weiteren Hochzählen erhält der Addierer ADi zum Zeitpunkt ί % erneut das Wort 0111 und dadurch wird wieder das Signal M=I erzeugt. Der Zeitpunkt f96 (Fig.2) liegt ungefähr in der Mitte des zweiten Bits A 22. Das Bit A 22 wird somit zum Zeitpunkt f96 abgetastet und über das Gatter Gl wird ab dem Zeitpunkt f% ein weiterer Teil des Signals F eingespeist. Wie die Tabelle 1 zeigt, werden jeweils zu den Zeitpunkten i32, {96, il60, f224, r288, i352 und ί 416 insgesamt siebenmal die Signale M= 1 ausgegeben und damit werden zeitlich nacheinander die in F i g. 2 dargestellten Bits Ali, All, Λ 23, Λ 24, Λ 25, Λ 26, A 27 in der Mitte abgetastet und entsprechende Anteile des Signals Ferzeugt.

Bisher wurde die Situation bei Ausgabe der Adressen zwei beschrieben. Wenn die Adressen eins ausgegeben und die voll dargestellten Schaltstellungen der Schalter 55 und 56 eingestellt sind, wird der Addierer AD 1, wie aus der Tabelle 2 ersichtlich, hochgezählt. Zu der Zeitpunkten i34, t98,1162, f 226, f 290,1354, i418 liegl an den Eingängen des Addierers AD 1 das Wort 0111, se daß das Signal M= 1 erzeugt wird. Damit werden die ir Fig.2 dargestellten Bits A 11, A 12, A 13, A 14, A 15 A 16, A 17 der Reihe nach in der Mitte abgetastet unc jedesmal wird ein Teilsignal zum Signal F geliefert unc über das Gatter G 1 abgegeben.

Im vorliegenden Fall wurde angenommen, daß di( Bits A 11 und A 21 fast gleichzeitig auftreten, so daß da: Bit A21 zum Zeitpunkt ί32 und das Bit All kur; danach zum Zeitpunkt /34 abgetastet werden. Unte dieser Voraussetzung werden dem Addierer AD zeitlich nacheinander zu den Zeitpunkten /4 und fl bzw. /8 und 110 jeweils die gleichen Summanden 00Oi bzw. 0001 angeboten. Im allgemeinen treten die Bit All und A 21 keineswegs gleichzeitig auf und in Addierer ADl werden zeitlich nacheinander bei dei jeweils eingestellten Adressen Summanden angeboter die sich wesentlich voneinander unterscheiden. De Addierer AD 1 wird somit bei den jeweiligen Adresse in verschiedener Weise und völlig unabhängig voncin ander hochgezählt.

Tabelle 2

31 32 33 34 M 35 36 37 K

1
O
O
O
O
O
O
O
1
1
1
1
1
1
1

1
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1
1
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1
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O
O
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O
O
O
O
O
O
O
O
1

46,47,48 abgegeben wird, dann wird in diese Zellen das Wort 111 eingeschrieben.

Tabelle 3

Mit den Signalen M=I wird der Addierer AD2 hochgezählt, wie die Tabelle 1 und 2 zeigen. Gemäß Tabelle 1 wird dem Addierer AD 2 zum Zeitpunkt (416 das Wort 111 zugeführt und unter Verwendung des Gatters G4 wird zu diesem Zeitpunkt das Signal K = 1 abgegeben. Dieses Signal K= 1 zum Zeitpunkt (416 bezieht sich auf die Adresse zwei und bereitet das Gatter G 5 zur öffnung vor. Danach wird mit dem Signal ß=l wieder ein 1-Signal vom Ausgang des Gatters G 5 abgegeben, das die Zellen 42 bis 48 in ihre O-Zustände zurückversetzt und die Abtastung eines neuen Zeichens vorbereitet. Gemäß Tabelle 2 wird ein Signal M= 1 zum Zeitpunkt (418 abgegeben und damit wird in ähnlicher Weise wie zum Zeitpunkt f416 das Gatter G 5 geöffnet und die Zellen 42 bis 48 in ihre O-Zustände zurückgesetzt. Auf diese Weise wird somit die Abtastung eines neuen Zeichens mit dem Bit A 18 vorbereitet. Das Signal F setzt sich aus Teilsignalen zusammen, die bei diesem Ausführungsbeispiel der Reihe nach den Bits Λ 21, Λ 11, Λ 22, A 12, Λ 23, A 13, A 24, A 14 usf. entsprechen.

Die in Fig.2 dargestellten Bits Λ17 und Λ 27 (Stopschritte) haben die gleiche Dauer wie die übrigen Bits der Signale A 1 und A 2. In vielen Fällen werden von den in F i g. 1 dargestellten Datenquellen DQ1 bis DQn Signale abgegeben, deren Stopschritte l'/2mal langer sind als die übrigen Bits. Die anhand der F i g. 1 bis 5 beschriebene Schaltungsanordnung arbeitet befriedigend, einerlei, wie groß die Dauer der Stopschritte ist. Insbesondere können alle oder auch nur einzelne der von den Datenquellen abgegebenen Signale Stopschritte enthalten, die l'/2rnal langer andauern als die übrigen Bits.

F i g. 6 zeigt ein Blockschaltbild einer Einphasungseinrichtung FS, die außer den bereits anhand der F i g. 4 beschriebenen Bauteile die Startschrittsicherungseinrichtung SS, die Gatter G 6, G 7 und den Zuordner ZU enthält. Der Zuordner ZU arbeitet gemäß Tabelle 3. Daraus ist ersichtlich, daß mit den Signalen B= 1 und K= 1 das Wort 000 in die Zellen 46, 47, 48 eingeschrieben wird, ähnlich wie dies bereits anhand der Fig.4 beschrieben wurde. Mit den Signalen ö=0 und K=I wird nun aber das Wort 100 in die Zellen 46,47,48 eingeschrieben und damit wird der Zählerstand des aus dem Addierer AD2 und dem Zwischenspeicher Z53 gebildeten Zählers sprunghaft erhöht, worauf noch detailierter eingegangen wird. Wenn über den Ausgang des Gatters G 7 ein 1 -Signal an die Eingänge der Zellen

1
0

0
0

F i g. 7 zeigt ausführlicher die in F i g. 6 schematisch eingezeichnete Startschrittsicherungseinrichtung SS. Die Schalter 57 und 58 arbeiten ähnlich wie die in Fig.4 dargestellten Schalter und nehmen bei jeder Adresse eine andere Schalterstellung ein. Im vorliegenden Fall ist die voll eingezeichnete Schalterstellung bei Adresse eins und die gestrichelt dargestellte Schalterstellung bei Adresse null eingestellt. Die Schalter 57 und 58 können somit mit der in Fig.3 dargestellten Schaltstufe ST gesteuert werden. Die Schalter 510 haben je vier Schaltstellungen, die mit Hilfe der Steuerstufe STl derart eingestellt werden, daß jede der Schalterstellungen während der Dauer einer Zykluszeit und damit während des Aufrufes aller Adressen eingestellt bleibt. Es wird angenommen, daß die Schalter 510 die voll eingezeichnete erste Schaltstellung zum Zeitpunkt /3 einnehmen, zu dem die Adresse zwei eingestellt ist. Damit wird das Bit A 21 = 1 in der Zelle 51 gespeichert und über einen der Schalter S 7 in die Zelle 21a übernommen. Zum Zeitpunkt (5 ist immer noch die erste Schaltstellung der Schalter 510 eingestellt, so daß das Bit Λ 11 = 1 in die Zelle 51 eingespeichert und von dort aus über den ersten der Schalter 57 bei voll dargestellter Schalterstellung in die Zelle 11a übernommen wird. Damit ist eine erste Zyklusdauer abgelaufen und während der nun folgenden zweiten Zyklusdauer nehmen die Schalter 510 je eine zweite Schalterstellung ein, bei denen zum Zeitpunkt (7 das Bit A 21 = 1 über die Zelle 52 in die Zelle 22a und zum Zeitpunkt (9 das Bit AIl = I über die Zelle 52 in die Zelle 12a eingespeichert wird. Während einer dritten Zyklusdauer nehmen die Schalter 510 je eine dritte Schalterstellung ein, so daß zum Zeitpunkt (11 das Bit A 21 = 1 über die Zelle 53 in die Zelle 23a und zum Zeitpunkt (13 das Bit A 11 über die Zelle 53 in die Zelle 13a eingespeichert wird. Während der nun folgenden vierten Zyklusdauer wird zum Zeitpunkt (15 das Bit A 21 über die Zelle 54 in die Zelle 24a und zum Zeitpunkt (17 wird das Bit A 11 über die Zelle 54 in die Zelle 14a eingespeichert. In den Zellen 11a, 12a, 13a, 14a sind nunmehr die Bits A 11 und in den Zellen 21a, 22a, 23a, 24a sind die Bits A 21 gespeichert.

Tabelle 4

0 10 10 10
0 0 1 10 0 1
0 0 0 0 1 1 1

10 10 10 10
10 0 110 0 1
10 0 0 0 1 1 1

000000001 1 1 1 1 1 1 1

MH 00000001000101 1 1
H 11111110 1110 10 0 0

Über die Schalter 58 wird bei jeder Adresse je eine

der Speicher SPIa bzw SP2a mit der Mehrheitsentscheidstufe MH verbunden, deren Wirkungsweise aus Tabelle 4 ersichtlich ist. Danach gibt die Mehrheitsentscheidstufe MH nur dann ein 1 -Signal ab, wenn an ihren Eingängen mindestens drei 1-Signale anliegen, wogegen ansonsten O-Signale abgegeben werden. Bei dieser Arbeitsweise wird unterstellt, daß die in F i g. 5 dargestellten Bits Λ 11 und A 21 kurzzeitig gestört sein können, so daß in den Speichern 5PIa bzw. SP 2a nicht immer wie beschrieben die Worte 1111 bzw. 1111 sondern gelegentlich auch die Worte 0011 bzw. 1011 gespeichert sein können. Mit der Mehrheitsentscheidstufe MH wird somit ermittelt, ob die Mehrzahl der Zellen 11a bis 14a bzw. 21a bis 24a 1-Signale speichern und wenn dies der Fall ist, dann ist anzunehmen, daß mit Sicherheit ein Startschritt /4 11 bzw. A 21 vorliegt. Je größer die Anzahl der Speicherzellen 11 a bis 14a, 21 a bis 24a, 51 bis 54 und je größer die Anzahl der entsprechenden Schalter S 7, S 8, SlO ist, mit desto größerer Sicherheit wird durch das Ausgangssignal der Mehrheitsentscheidstufe MH und durch das Signal H=O das Vorhandensein eines Startschrittes A 1 oder A 2 signalisiert.

Nach den vierten Schaltstellungen der Schalter S10 werden mit der Schaltstufe STl zeitlich nacheinander wieder die ersten, zweiten, dritten ... Schaltstellungen eingestellt und es wird laufend das Signal Herzeugt. Mit dem in Fig.6 dargestellten Gatter G 6 wird immer dann ein 1-Signal abgegeben, wenn an dessen Eingängen das Wort 0110 anliegt, wie es beispielsweise zu den Zeitpunkten 128 gemäß Tabelle 1 und 130 gemäß Tabelle 2 zutrifft Mit Hilfe dieses Gatters G 6 wird somit ein Zeitpunkt festgelegt und wenn zu diesem Zeitpunkt mit H= 1 das Fehlen eines Startschrittes signalisiert wird, dann wird über den Ausgang des Gatters G 7 ein 1-Signal abgegeben, mit dem in die Zellen 46, 47, 48 das Wort 111 eingespeichert wird. Damit werden die in den Tabellen 1 und 2 dargestellten Zählvorgänge vorzeitig, d. h. vor Erreichen der Zeitpunkte f416 bzw. f418 beendet, so daß ohne Zeitverzögerung mit der Einphasung eines Startschrittes begonnen werden kann. Falls aber zu dem mit dem Gatter G6 bestimmten Zeitpunkt das Signal H=O abgegeben wird, dann wird über den Ausgang des Gatters G 7 ebenfalls ein 0-Signal abgegeben, das auf die Zellen 46,47,48 keine Wirkung hat, so daß der in den Tabellen 1 und 1 dargestellte Zählvorgang nicht gestört wird. In diesem Fall werden die Startschritte Λ 11 bzw. A 21 signalisiert und es wird die Abtastung der entsprechenden Zeichen, wie beschrieben, in die Wege geleitet.

Anhand der F i g. 4 und 6 wurde beschrieben, daß die Zählvorgänge mit Hilfe der Addierer ADi, ADl und der Zwischenspeicher ZS2, ZS3 nur mit dem Signal K= 1 begonnen werden können. Wie die F i g. 2 zeigt, ermöglicht das Signal K= 1 vor dem Zeitpunkt r3 die Abtastung der Bits AU und /4 21 und nach dem Zeitpunkt 1416 die Abtastung der Bits A 18 und A 28. Die Zeit ab dem Zeitpunkt f3 bis zum Zeitpunkt (4l8 kann als Sperrzeit sp\ bezeichnet werden, weil während dieser Zeit die beschriebenen Zählvorgänge ablaufen, ohne daß sie durch Vorderflanken anderer Bits, beispielsweise der Bits A 13 und A 24 gestört werden können. Wenn anstelle der Signale -4 1, A 2 Wählimpulse ^übertragen werden sollen, dann können sich wegen der relativ langen Sperrzeit sp 1 Schwierigkeiten ergeben. Um derartige Schwierigkeiten zu vermeiden, 'vird mit der in Fig.6 dargestellten Schaltungsanordnung das Vorhandensein derartiger Wählimpulse W signalisiert und es wird die Sperrzeit verkürzt, um eine sichere Übertragung des Signals W zu gewährleisten. Insbesondere wird das Signals K mit der Sperrzeit sp 2 erzeugt. Wie die Tabelle 3 zeigt, wird mit den Signalen ß=0 und K= 1 das Wort 100 in die Zellen 46,47,48 eingegeben, womit der Zählerstand wesentlich erhöht wird und der Zählerstand 111 bereits zum Zeitpunkt f 224 bzw. f 226 erreicht wird. Wenn also mit B=O und AT=I ein Wählimpuls W signalisiert wird, dann ist in den Zellen 35, 36, 37 bereits zum Zeitpunkt f32 das Wort 100 gespeichert, so daß sich zum Zeitpunkt f% das Wort 101, zum Zeitpunkt 1160 dai; Wort 110 und zum Zeitpunkt 1224 das Wort 111 in den Zellen 35, 36, 37 befindet und das Signal K=I ausgelesen wird, das die Beendigung der Sperrzeit 5p 2 signalisiert. Ähnlich ist im Fall der Adresse zwei bereits zum Zeitpunkt i34 das Wort 100, zum Zeitpunkt f 913 das Wort 101, zum Zeitpunkt f 162 das Wort 110 und zum Zeitpunkt 1226 das Wort 111 in den Zellen 35, 3(i, 37 gespeichert, so daß zum Zeitpunkt f226 mit dem Signal K= 1 das Ende der Sperrzeit sp2 signalisieri wird.

Die in den F i g. 3,4 und 6 dargestellten Datenübertra gungssysteme zeichnen sich durch geringen technischer Aufwand aus, weil, abgesehen von den η Wortspeicherr SPl, SP2...SP/7 für die η Datenquellen DQl DQ 2.. .DQn von den übrigen Bauteilen nur je ein Stüd erforderlich ist, unabhängig davon, wie viele Datenquel len η vorgesehen sind.

Hierzu 7 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Schaltungsanordnung zur Zeitmulti] - \übertragung von Binärsignalen, die von mehreren Datenquellen ausgegeben werden, wobei während einer Zyklusdauer die einzelnen Bits der Binärsignale mehrfach abgetastet werden und ein zusammengesetztes Signal gewonnen wird, das Gruppen von Signaiteilen enthält, die den einzelnen Bits der Binärsignale zugeordnet sind und wobei mit Hilfe einer Einphasungseinrichtung je ein Signalteil jeder Gruppe abgetastet wird und daraus die entsprechenden Abtastwerte gewonnen werden, c'ie zeitlich nacheinander insgesamt ein Zeitmultiplexsignal '5 ergeben, das über eine Übertragungsstrecke übertragen wird und wobei ein Adressengenerator vorgesehen ist, der zeitlich nacheinander während der Zyklusdauer Adressen ausgibt, die je eine leitende Verbindung innerhalb des Multiplexers herstellen, dadurch gekennzeichnet, daß die Einphasungseinrichtung (PS) pro Datenquelle je einen Wortspeicher (SP 1 bis SPn) enthält, daß ein erster (ZS 1), ein zweiter (ZS 2) und ein dritter (ZS 3) Zwischenspeicher vorgtsehen sind, daß mehrere Schalter (Sl bis S6) vorgesehen sind, die nach Ausgabe der Adressen je eine den Adressen zugeordnete Schalterstellung einnehmen, daß ein Startschritt (A 11, A 21) eines Wortes mit einem Teil des vom Multiplexer abgegebenen Signals (B) signalisiert und bei Vorliegen eines Freigabesignals (K=I) der Startschritt im ersten Zwischenspeicher (ZSl) gespeichert wird, während gleichzeitig die Zellen des zweiten (ZS 2) und des dritten (ZS 3) Zwischenspeichers in ihre Xnfangszustände versetzt werden, daß die Inhalte des ersten Zwischenspeichers (ZSl) bzw. des zweiten Zwischenspeichers (ZS 2) bzw. des dritten Zwischenspeichers (ZS 3) über einen ersten Schalter (Sl) bzw. zweiten Schalter (S2) bzw. dritten Schalter (S3) in den der jeweiligen Adresse zugeordneten Wortspeicher (SP 1 bis SPn) eingespeichert werden, daß einzelne Zellen der Wortspeicher (SP 1 bis SPn) zn Kontakte eines vierten Schalters (S4) bzw. eines fünften Schalters (S 5) bzw. eines sechsten Schalters (S6) angeschlossen sind, daß über den Mittelkontakt des vierten Schalters (S4) Teile des Zeitmultiplexsignals (F) abgegeben werden, daß der Mittelkontakt des fünften Schalters (S 5) über einen ersten Addierer (AD 1) an Eingänge des zweiten Zwischenspeichers (ZS2) angeschlossen ist und daß der Mittelkontakt des sechsten Schalters (S 6) über einen zweiten Addierer (AD2) an Eingänge des dritten Zwischenspeichers (ZS 3) angeschlossen ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei Übertragung eines Wählimpulses in den dritten Zwischenspeicher (ZS 3) eine Binärzahl (100) eingegeben wird, die eine Abkürzung des Zählvorganges und ein zeitlich vorverlegtes Freigabesignal (K= 1) bewirkt.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Startschrittsicherungseinrichtung (SS) vorgesehen ist, mittels der die einzelnen Startschritte (-4 11, Λ 21) der übertragenen Signale (A 1, A 2) mehrmals abgetastet und die abgetasteten Werte in Zwischenspeichern (SPIa, SP2a) gespeichert werden und daß unter Verwendung einer Mehrheitsentscheidstufe (MH) ein Signal (tf)abgeleitet wird, das die Mehrheit der Binärwerte der abgetasteten Startschritte signalisiert und mit dessen Hilfe die Zählvorgänge gestoppt werden, falls keine ordnungsgemäßen Startschritte vorliegen (F ig-7).

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Binärsignale (Ai, A 2) der Datenquellen (DQ 1 bis DQn) aus Worten mit einer vorgegebenen Anzahl von Bits bestehen und diese Worte aus einem Startschritt (All, A21), aus mehreren Informationsbits (A 12 bis A 16, A 22 bis A 26) und aus einem S topschritt (A 17, A 2) gebildet werden, daß mit der Einphasungseinrichtung (PS) das Freigabesignal (K= 1) erzeugt wird, das nur am Beginn der Worte auftritt und daß bei Vorliegen des Freigabesignals (/C=I) und nach Auftreten eines Startschrittes (A 11, A 21) Abtastsignale (M=I) erzeugt werden, die ungefähr in der Mitte der einzelnen Bits der Worte liegen und die Abtastung der Signaiteile des zusammengesetzten Signals (B) bewirken.