DE2512271A1

DE2512271A1 - Verfahren zur zeitmultiplexuebertragung von binaersignalen

Info

Publication number: DE2512271A1
Application number: DE19752512271
Authority: DE
Inventors: Ludwig Hoelzl; Konrad Dipl Ing Reisinger
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-03-20
Filing date: 1975-03-20
Publication date: 1976-09-23
Also published as: CH604436A5; SE7601323L; NL7602736A; DE2512271B2; CA1069229A; IT1058484B; AT348030B; US4031316A; ATA143876A; BE839818A; BR7601676A; SE420455B

Description

Verfahren zur Zeitmiltiplexübertragung von Binärsignalen.

Die Erfindung bezieht sich auf ein Verfahren zur Zeitrnultiplexübertragung von Binärsignalen, die von mehreren Datenquellen ausgegeben werden, wobei die Datenquellen über je einen Kanal an Eingänge eines Multiplexers angeschlossen sind, der zeitlich nacheinander, während einer Zyklusdauer leitende Verbindungen der Eingänge mit dem Ausgang des Multiplexers herstellt. Dabei werden die einzelnen Bits der Binärsignale mit Hilfe eines Zeitmultiplexsignals über eine Übertragungsstrecke übertragen.

Bei einem bekannten Zeitmultiplexübertragungssystem sind die einzelnen Datenquellen über je eine Kanaleinheit an Eingänge eines Multiplexers angeschlossen, der zeitlich nacheinander, während einer Zyklusdauer, die ungefähr gleich der Dauer eines Bits ist, leitende Verbindungen der Eingänge mit dem Ausgang des Multiplexers herstellt. Dabei enthalten diese Kanaleinheiten Pufferspeicher, in denen die einzelnen Bits der von den Datenquellen abgegebenen Signalen kurzzeitig gespeichert werden, damit die einzelnen Bits phasenrichtig über die Eingänge des Multiplexers an dessen Ausgang durchgeschaltet v/erden. Vom Ausgang des Multiplexers wird somit ein Zeitmultiplexsignal abgegeben, das zeitlich nacheinander innerhalb eines gegebenen Zeitmultiplexrahmens jedes der von den Datenquellen abgegebenen Binärsignale signalisiert. Da ebensoviele Kanaleinheiten als Datenquellen vorzusehen sind und jede dieser Kanaleinheiten Pufferspeicher und Schaltungseinrichtungen besitzen muß, ist zur Realisierung dieses bekannten Verfahrens insbesondere dann ein erheblicher technischer Aufwand erforderlich, wenn viele Datenquellen vorgesehen sind.

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Der Erfindung liegt die Aufgabe zugrunde ein Verfahren zur Zeitmultiplexübertragung anzugeben, das mit geringerem technischen Aufwand als das beschriebene, bekannte Verfahren realisierbar ist.

Erfindungsgemäß ist die Zyklusdauer ein Bruchteil der Dauer der einzelnen Bits und das vom Ausgang des Multiplexers abgegebene Signal wird einer Einphasungseinrichtung zugeführt, die eine Einphasung der einzelnen Bits in das Zeitmultiplexsignal vornimmt.

Das erfindungsgemäße Verfahren zeichnet sich durch vergleichsweise geringen technischen Aufwand aus, v/eil die Einphasung der einzelnen Bits nicht im Bereich der herkömmlichen Kanaleinheiten, sondern in der zentral angeordneten Einphasungseinrichtung vorgenommen wird, die eine rationellere Speicherorganisation ermöglicht.

Das vom Ausgang des Multiplexers abgegebene Signal setzt sich aus Teilen zusammen, die während einer Zyklusdauer alle Binärsignale signalisieren. Um zeitliche Verzerrungen der einzelnen Bits zu berücksichtigen, ist es zweckmäßig die Teile des vom Multiplexer abgegebenen Signals ungefähr in der Mitte abzutasten und entsprechende Abtastwerte zu gewinnen, aus deren Summe das Zeitmultiplexsignal gebildet wird. Je kleiner die Zykluszeit im Verhältnis zur Dauer der einzelnen Bits ist, desto öfter werden die Eingänge des Multiplexers mit dessen Ausgang leitend verbunden und desto genauer ist eine Abtastung in der Mitte der einzelnen Teile möglich.

Es ist zweckmäßig, die Mitten der einzelnen Bits mit Hilfe von Zählern zu ermitteln, die bei einem vorgegebenen Zählerstand die Abtastung der einzelnen Bits auslösen und mit deren Hilfe ein Freigabesignal erzeugt wird, das nach Auftreten eines Startschrittes während einer vorgegebenen Dauer die Abtastung der einzelnen Bits ermöglicht. Diese Dauer ist durch Eingabe eines Binärwortes in den Zähler änderbar und kann beispielswei-

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se derart eingestellt werden, daß auch Wählimpulse optimal übertragen werden können.

Falls mit teilweise gestörten Startschritten zu rechnen ist, ist es zweckmäßig, mit Hilfe einer Startschrittsicherungseinrichtung die einzelnen Startschritte mehrmals abzutasten und aus diesen Abtastwerten durch Mehrheitsentscheid ein Startschrittsicherungssignal abzuleiten, das die Abtastung der Bits bei ■gestörtem Startschritt stoppt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet

Es zeigen:

Fig. 1 ein Blockschaltbild eines Zeitmultiplex-Datenübertragungssystems,

Fig. 2 Signale, die bei dem in Fig. 1 dargestelten Datenübertragungssystem auftreten,

Fig. 3 ein Blockschaltbild einer Einphasungseinrichtung,

Fig. 4 eine ausführlichere Darstellung der in Fig. 3 dargestellten Einphasungseinrichtung,

Fig. 5 Signale, die bei der in den Figuren 3 und 4 dargestellten Einphasungseinrichtung auftreten,

Fig. 6 ein bevorzugtes Ausführungsbeispiel einer Einphasungseinrichtung mit Startsicherungseinrichtung und

Fig. 7 eine ausführlichere Darstellung der in Fig. 6 schematisch dargestellten Startsicherungseinrichtung.

Fig. 1 zeigt ein Zeitmultiplex-Datenübertragungssystem. Die Datenquellen DQ1, DQ2 ... DQn liefern die zu übertragenden Daten an den sendeseitigen Multiplexer MS, der mit dem sendeseitigen Adressenzähler AS gesteuert wird. Dieser Adressenzähler

AS gibt fortlaufend Adressen eins, zwei ... n, eins, zwei ... η aus, entsprechend den Signalen A1, A2 ... An. Wenn beispielsweise die Adresse eins aufgerufen wird, dann wird das Signal A1 über den Eingang des Multiplexers MS an dessen Ausgang durchge-

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schaltet. Das Signal B setzt sich somit aus Teilen der Signale A1 bis An zusammen. Mit der sendeseitigen Einphasungseinrichtung PS werden die einzelnen Bits der Signale A1 bis An eingephast. Auf diese Weise entsteht das Signal F, das über eine Übertragungsstrecke übertragen wird.

Auf der Empfangsseite befinden sich der empfangsseitige Multiplexer ME, der empfangsseitige Adressenzähler AE und die Datensenken DS1, DS2 ... DSn.

Fig. 2 zeigt die von den Datenquellen DQ1 bzw. DQ2 abgegebenen Signale A1 bzw. A2. Die Abszissenrichtung bezieht sich auf die Zeit t. Die Binärwerte der einzelnen Bits sind mit den Bezugszeichen O und 1 bezeichnet. Während der Dauer d1 wird das erste Zeichen mit dem Signal A1 signalisiert. Das Bit A11 bildet den Startschritt des ersten Zeichens, die Bits A12, A13, A14, A15, A16 bilden die Informationsbits und das Bit A17 bildet den Stopschritt des ersten Zeichens. Das erste Zeichen wird somit durch das Wort 1010010 gebildet. Das Bit A18 stellt den Startschritt des nächsten Zeichens dar.

Während der Dauer d2 signalisiert das Signal A2 ein anderes Zeichen, wobei das Bit A21 den Startschritt, die Bits A22, A23, A24, 25, A26 die Informationsbits und das Bit A27 den Stopschritt darstellt. Dieses weitere Zeichen wird somit durch das Wort 1001000 gebildet. Das Bit A28 stellt den Startschritt des nächsten Zeichens dar.

Die Signale A1, A2 und auch alle weiteren nicht dargestellten Signale bis zum Signal An sind im allgemeinen nicht eingephast, die einzelnen Bits treten in verschiedenen Bitrahmen auf und die einzelnen Zeichen in verschiedenen Zeichenrahmen. Außerdem sind die Signale A1 bis An im allgemeinen verzerrt. Die Signale A1 bis An haben somit verschiedene Phasenlagen in bezug auf das übertragungssystem, mit dem das Zeitmultiplexsignal F über die Übertragungsstrecke FT übertragen wird. Bei der Zeitmultiplex-übertragung muß daher eine Einphasung der

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einzelnen Bits vorgenommen werden. Es wäre denkbar diese Einphasungen tinter Verwendung von Kanaleinheiten vorzunehmen, die in die Kanäle zwischen den einzelnen Datenquellen DQ1 bis DQn und den Eingängen des Multiplexers MS eingeschaltet sind. Mit derartigen Kanaleinheiten könnte eine Einphasung zeitlich vor dem Multiplexer MS vorgenommen werden. Im vorliegenden Fall wird die Einphasung zentralisiert mit Hilfe der Einphasungseinrichtung PS vorgenommen.

Als Datenquellen DQ1 bis DQn können beispielsweise Fernschreiber, Fernschreibvermittlungen, Lochstreifenabtaster, Lochkartenabtaster vorgesehen sein. Zwecks einfacher Darstellung sind nur drei Datenquellen eingezeichnet, wogegen in der Praxis hunderte derartiger Datenquellen vorgesehen sein können. Auf der Empfangsseite können als Datensenken beispielsweise Fernschreiber, FernschreibVermittlungen, Lochstreifenstanzer, Lochkartenstanzer vorgesehen sein.

Fig. 3 zeigt schematisch die Einphasungseinrichtung PS. Sie besitzt einen Speicher SP mit mehreren Teilen SP1, SP2 ... SPn, die je einer der Datenquellen DQ1, DQ2 ... DQn und entsprechenden Kanälen zugeordnet sind. Die Schalter S1, S2, S3, S4, S5, S6 besitzen außer je einem Mittelkontakt insgesamt η weitere Kontakte, die mit je einem der Teile SP1 bis SPn verbunden sind. Die insgesamt η Schalterstellungen werden mittels der Steuerstufe ST eingestellt.

Es wurde bereits erwähnt, daß der in Fig. 1 dargestellte Adressenzähler AS fortlaufend Adressen ausgibt, die den Datenquellen, den Kanälen und den Stellungen des Multiplexers MS zugeordnet sind. Zwecks einfacherer Darstellung ist nur eine Adressenleitung eingezeichnet. Im allgemeinen sind mehrere Adressenleitungen vorgesehen, über die parallel Binärzahlen ausgegeben werden, die die einzelnen Adressen darstellen. Wenn beispielsweise vier Adressenleitungen vorgesehen sind, dann werden der Reihe nach die Adressen 0000, 0001, 0010, 0011, 0100 usf. ausgegeben, bis die der Zahl η entsprechende Binärzahl erreicht ist,

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Mit diesen Adressen wird einerseits der Multiplexer MS eingestellt und andererseits wird die in Fig. 3 dargestellte Steuerstufe ST derart gesteuert, daß die Schalter S1 bis S6 mit jeder neuen Adresse um eine Schalterstellung vorrücken. Die Mittelkontakte der Schalter S5 und S6 sind an die Addierer AD1 bzw. AD2 angeschlossen. Das vom Multiplexer MS abgegebene Signal B wird den Zwischenspeichern ZS1, ZS2 und ZS3 zugeführt.

Fig. 4 zeigt ein Blockschaltbild einer Einphasungseinrichtung PS, die einerseits ausführlicher ist als die Fig. 3, aber andererseits sich zwecks einfacherer Erläuterung der Wirkungsweise nur auf den Fall n=2 bezieht. Die Teile SP1 bzw. SP2 des Speichers SP bestehen aus den Zellen 11 bis 18 bzw. 21 bis 28, die je ein Bit speichern. Der Addierer AD1 ist ein Binäraddierer, der aus den vier Zellen 31, 32, 33, 34 gebildet wird. Der Addierer AD1 ermöglicht die Addition zweier Binärzahlen, von denen die eine über die Mittelkontakte der Schalter S5 eingegeben wird und zur zweiten Zahl 0001 hinzuaddiert v/ird. Diese zweite Zahl wird in den Addierer AD1 dadurch eingegeben, daß an den mit dem Schaltungspunkt P1 verbundenen Eingang der Zelle 34 dauernd ein 1-Signal anliegt. Der Addierer AD1 berücksichtigt Überträge von einer Zelle zur anderen. Wenn beispielsweise über die Mittelkontakte des Schalters S5 die Zahl 0011 zugeführt wird, dann addiert der Addierer eine 1 hinzu und gibt über seine Ausgänge das Wort 0100 ab. Der Addierer AD2 ist ebenfalls ein Binäraddierer und erhält einen ersten Summanden über die Mittelkontakte der Schalter S6. Der zweite Summand 001 wird immer dann über die Zelle 37 eingegeben, wenn das Signal M den Binärwert 1 annimmt.

Der Zwischenspeicher ZS1 besteht nur aus der Zelle 4 , die zwei stabile Zustände einnehmen kann, die als 0- bzw. 1-Zustand bezeichnet werden. Wenn während der Dauer des O-Zustandes ein O-Signal zugeführt wird, dann bleibt der O-Zustand, wenn dagegen ein 1-Signal zugeführt wird, dann geht die Zelle in ihren 1-Zustand über. Wenn die Zelle ihren 1-Zustand einnimmt, dann

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wird sie mit einem O-Signal in ihren O-Zustand überführt, wogegen sie bei Zuführung eines 1-Signals in ihrem 1-Zustand verbleibt. Die Zwischenspeicher ZS2 bzw. ZS3 bestehen aus den Zellen 42 bis 45 und 46 bis 48, speichern ein Bit und können ebenfalls einen 0- bzw. 1-Zustand einnehmen. Die Zellen 42 bis 48 haben je zwei Eingänge, von denen die mit dem Gatter G5 verbundenen Eingänge Rücksetzeingänge sind, so daß bei Auftreten eines 1-Signals am Ausgang des Gatters G5 alle Zellen 42 bis 48 in ihren O-Zustand zurückgesetzt werden. Die zweiten Eingänge der Zellen 42 bis 45 sind an die Ausgänge des Addierers AD1 angeschlossen und die zweiten Eingänge der Zellen 46 bis 48 sind an die Ausgänge der Zellen des Addierers AD2 angeschlossen.

Die Schalter S1 bis S6 werden alle durch Elektronenschalter realisiert. Dabei bestehen die in Fig. 3 dargestellten Schalter S2 und S5, wie die Fig. 4 zeigt, aus einer Gruppe von je vier Schaltern und die in Fig. 3 dargestellten Schalter S3 und S6 bestehen, wie die Fig. 4 zeigt, aus einer Gruppe von je drei Schaltern. Die in Fig. 4 dargestellten Schaltier S1 bis S6 werden ebenfalls mit der in Fig. 3 dargestellten Steuerstufe ST gesteuert, wobei jeder Adresse genau je eine Schalterstellung zugeordnet ist. Da im vorliegenden Fall der Fig. 4 nur zwei Adressen vorausgesetzt wurden, wird angenommen, daß die voll dargestellte Schalterstellung der Adresse eins und die gestrichelt dargestellte Schalterstellung der Adresse zwei entspricht.

Fig. 5 zeigt Signale und Diagramme, anhand derer die Wirkungsweise der in den Figuren· 3 und 4 dargestellten Einphasungseinrichtung erläutert wird. Die Abszissenrichtung bezieht sich wieder auf die Zeit t. Im Vergleich zur Fig. 2 sind die Signale in vergrößertem Zeitmaßstab dargestellt. Das Diagramm E stellt die Zeitpunkte dar, zu denen die Adressen des Adressenzählers AS ausgegeben werden. Zum Zeitpunkt ti wird die Adresse eins ausgegeben, so daß der in Fig. 1 dargestellte Schalter des Multiplexers MS die voll eingezeichnete Schaltstellung einnimmt

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und die Datenquelle DQ1 über den ersten Kanal mit dem Ausgang des Multiplexers verbunden ist und das Signal B=O abgegeben wird. Zum Zeitpunkt t3 wird die Adresse zwei ausgegeben, so daß der in Fig. 1 dargestellte Schalter des Multiplexers MS die gestrichelt dargestellte Schaltstellung einnimmt. Mit dem Signal A21=1 v/ird nun das Signal B= 1 über den Ausgang des Multiplexers abgegeben. Zum Zeitpunkt t5 v/ird erneut die Adresse eins eingestellt und bei der voll dargestellten Stellung des Multiplexerschalters ergibt sich mit dem Signal A11=1 das Signal B=1. Zum Zeitpunkt t7 wird wieder die Adresse zwei eingestellt, so daß das Signal zeitlich nacheinander aus Anteilen des Bits A21 und des Bits A11 gebildet wird. Innerhalb der Zyklusdauer Z werden also zeitlich nacheinander alle Adressen ausgegeben und die Eingänge des Multiplexers M3 je einmal mit dessen Ausgang verbunden. Die Zyklusdauer Z ist wesentlich kürzer als die Dauer der Bits A11 und A21.

Es wurde bereits erwähnt, daß die in den Figuren 3 und 4 dargestellten Schalter S1 bis S6 unter Verwendung der Steuerstufe ST in Abhängigkeit von der jeweiligen Adresse eingestellt werden. Das Diagramm L zeigt die Zeitpunkte, zu denen die einzelnen Schalterstellungen eingestellt werden. Ein Vergleich der Diagramme E und L zeigt, daß die Schalterstellungen etwas später eingestellt werden als die entsprechenden Adressen vom Adressenzähler AS ausgegeben werden. Zum Zeitpunkt t2 sind die voll eingezeichneten Schalterstellungen eingestellt, die der Adresse eins entsprechen.

Auch dann, wenn das Signal K zum Zeitpunkt t2 einen 1-Wert annimmt, wird über den Ausgang des Gatters G5 ein O-Signal abgegeben, da zum Zeitpunkt t2 das Signal B=O ist. Damit wird die Zelle 41 in ihren O-Zustand versetzt und die Zellen 42 bis 48 werden in den Zuständen belassen, in denen sie sind. Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schalter S1, S2, S3 in die Zellen 11 bis 18 überschrieben, aber zunächst nicht ausgegeben.

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Zum Zeitpunkt t4 werden die gestrichelt eingezeichneten Schalterstellungen eingestellt, die der Adresse zwei entsprechen. Mit den Signalen B=1 und K=1 wird über den Ausgang des Gatters G5 ein 1-Signal abgegeben. Damit wird einerseits der 1-Zustand der Zelle 41 eingestellt und die Zellen 42 bis 48 werden in ihre O-Zustände versetzt. Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schalter S1 bis S3 in die Zellen 21 bis 28 überschrieben.

Die Zelle 21 ist nun im 1-Zustand und die Zellen 22 bis 28 sind in ihrem O-Zustand. Die in den Zellen 21 bis 28 gespeicherten Informationen werden zunächst nicht ausgegeben.

Es wird angenommen, daß zum Zeitpunkt t6 immer noch die Signale B=1 und K=1 abgegeben werden, so daß zum Zeitpunkt t6 über den Ausgang des Gatters G5 ein 1-Signal abgegeben wird, das einerseits den 1-Zustand der Zelle 41 und die O-Zustände der Zellen 42 bis 48 bewirkt. Kurz danach werden die in den Zellen 41 bis 48 gespeicherten Informationen über die Schalter S1 bis S3 in die Zellen 11 bis 18 überschrieben und dort vorläufig festgehalten. In der Zelle 11 ist somit ein 1-Signal und in den Zellen 12 bis 18 sind O-Signale gespeichert.

Ab dem Zeitpunkt t8 wird das Signal K=O abgegeben, so daß auch über den Ausgang des Gatters G5 ein O-Signal abgegeben wird. Dadurch¹ wird die Zelle 41 in ihren O-Zustand versetzt. Die Zustände der Zellen 42 bis 48 werden durch das O-Signal nicht geändert. Kurz nach dem Zeitpunkt t8 v/erden die in den Zellen 21 bis 28 gespeicherten Informationen über die Schalter S5 und S6 bei gestrichelt dargestellten Schaltstellungen den Addierern AD1 und AD2 zugeführt. Der Addierer AD1 summiert zur Zahl 0000 die Zahl 0001 und gibt diese Zahl 0001 an die Zellen 42 bis 45 ab, von denen aus sie in die Zellen 22 bis 25 abgespeichert wird. Der Addierer AD2 erhält über die Schalter S6 die Zahl 000 und mit dem Signal M=O als zweiten Summanden die Zahl 0000, so daß diese Zahl in die Zellen 46 bis 48 und von dort in die Zellen 26 bis 28 gespeichert wird.

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In weiterer Folge werden zunächst die Vorgänge bei Ausgabe der Adressen zwei beschrieben. Zum Zeitpunkt t12 werden erneut die gestrichelt dargestellten Schaltstellungen der Schalter eingestellt und der Addierer AD1 erhält als ersten Summanden das Wort 0001 und über den Schaltungspunkt P1 das Wort 0001, so daß er das Wort 0010 an die Zellen 42 bis 45 abgibt, von denen es in die Zellen 22 bis 25 umgespeichert wird. Dieser Sachverhalt ist auch aus Tabelle 1 ersichtlich. Ab dem Zeitpunkt t4 bis zum Zeitpunkt t32 erhöht sich laufend der Summand, der über die Schalter S5 dem Addierer AD1 zugeführt wird, bis schließlich zum Zeitpunkt t32 das Wort 0111 dem Gatter G3 zugeführt und das Signal M=I abgegeben wird. Über das Gatter G1 wird die in der Zelle 21 gespeicherte Information abgegeben. Der Zeitpunkt t32 fällt ungefähr in die Mitte des in Fig. 2 dargestellten Bits A21. Das Bit A21 wird somit in der Mitte abgetastet und bewirkt zum Zeitpunkt t32 einen Teil des Zeitmultiplexsignals F.

t 31 32 33 34 M 35 36 37 K

to	1	1	1	1	1	0	1	1	1	1
t4	0	0	0	0		0	0	0	0	0
t8	0	0	0	1	0	0	0	0	0
t12	0	0	1	0	0	O	0	O	0
t16	0	0	1	1	0	O	0	0	0
, t20	0	1	0	0	0	0	0	0	0
t24	0	1	0	1	0	0	0	0	0
t28	0	1	1	0	1	0	O	0	O
t32	1	1	1	1	1	0	0	1	0
t96	1	1	1	1	1	0	t	0	0
t160	1	1	1	1	1	0	1	1	σ
t224	1	1	1	1	1	1	ό	0	0
t288	1	1	1	1	1	1	0	1	0
t352	1	1	1	1	1	1	1	0	0
t416	1	1	1	1		1	1	1	1
		Tabelle

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Nach dem Zeitpunkt t32 wird der Addierer AD1 weiter hochgezählt und erhält zum Zeitpunkt t64 (Fig. 2) am Ende des Bits A21 das Wort 1111. Anschließend wird der Addierer AD1 wieder auf die Ausgangsstellung zurückgestellt und erhält das Wort 0000, das er bereits zum Zeitpunkt t4 erhalten hat. Beim weiteren Hochzählen erhält der Addierer AD1 zum Zeitpunkt t96 erneut das Wort 0111 und dadurch wird wieder das Signal M=1 erzeugt. Der Zeitpunkt t96 (Fig. 2) liegt ungefähr in der Mitte des zweiten Bits A22. Das Bit A22 wird somit zum Zeitpunkt t96 abgetastet und über das Gatter G1 wird ab dem Zeitpunkt t96 ein weiterer Teil des Signals F eingespeist. Wie die Tabelle zeigt, werden jeweils zu den Zeitpunkten t32, t96, t160, t224, t288, t352 und t416 insgesamt siebenmal die Signale M=1 ausgegeben und damit werden zeitlich nacheinander die in Fig. 2 dargestellten Bits A21, A22, A23, A24, A25, A26, A27 in der Mitte abgetastet und entsprechende Anteile des Signals F erzeugt.

Bisher wurde die Situation bei Ausgabe der Adressen zwei beschrieben. Wenn die Adressen eins ausgegeben und die Voll dargestellten Schaltstellungen der Schalter S5 und S6 eingestellt sind, wird der Addierer AD1, wie aus der Tabelle 2 ersichtlich, hochgezählt. Zu den Zeitpunkten t34, t98, t162, t226, t29O, t354, t418 liegt an den Eingängen des Addierers AD1 das Wort 0111, so daß das Signal M=1 erzeugt wird. Damit werden die in Fig. 2 dargestellten Bits A11, A12, A13, A14, A15, A16, A17 der Reihe nach in der Mitte abgetastet und jedesmal wird ein Teilsignal zum Signal F geliefert und über das Gatter G1 abgegeben.

Im vorliegenden Fall wurde angenommen, daß die Bits A11 und A21 fast gleichzeitig auftreten, so daß das Bit A21 zum Zeitpunkt t32 und das Bit A11 kurz danach zum Zeitpunkt t34 abgetastet werden. Unter dieser Voraussetzung werden dem Addierer AD1 zeitlich nacheinander zu den Zeitpunkten t4 und t6 bzw. t8 und tiO jeweils die gleichen Summanden 0000 bzw. 0001 angeboten. Im allgemeinen treten die Bits A11 und A21 keineswegs

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gleichzeitig auf und im Addierer AD1 werden zeitlich nacheinander bei den jeweils eingestellten Adressen Summanden angeboten, die sich wesentlich voneinander unterscheiden. Der Addierer AD1 wird somit bei den jeweiligen Adressen in verschiedener Weise und völlig unabhängig voneinander hochgezählt.

t 31 32 33 34 M 35 36 37 K

t2	1	1	1	1	2	0	1	1	1	1
t6	0	0	0	0		0	0	0	0	0
t10	0	0	0	1	0	0	0	O	O
t14	0	0	1	O	O	0	0	0	0
t18	0	0	1	1	0	O	O	0	0
t22	0	1	0	0	O	O	0	0	O
t26	0	1	0	1	0	0	0	O	O
t30	0	1	1	O	1	0	0	0	0
t34	1	1	1	1	1	0	0	1	O
t98	1	1	1	1	1	0	1	0	0
t162	1	1	1	1	1	0	1	1	O
t226	1	1	1	1	1	1	0	0	O
t29O	1	1	1	1	1	1	O	1	0
t354	1	1	1	1	1	1	1	0	O
t418	1	1	1	1		1	1	1	1
		Tabelle

Mit den Signalen M=1 wird der Addierer AD2 hochgezählt, wie die Tabellen 1 und 2 zeigen. Gemäß Tabelle 1 wird dem Addierer AD2 zum Zeitpunkt t416 das Wort 111 zugeführt und unter Verwendung des Gatters G4 wird zu diesem Zeitpunkt das Signal K=1 abgegeben. Dieses Signal K=1 zum Zeitpunkt t416 bezieht sich auf die Adresse zwei und bereitet das Gatter G5 zur öffnung vor. Danach wird mit dem Signal B=1 wieder ein 1-Signal vom Ausgang des Gatters G5 abgegeben, das die Zellen 42 bis 48 in ihre O-Zustände zurückversetzt und die Abtastung eines neuen Zeichens vorbereitet. Gemäß Tabelle 2 wird ein Signal M=1 zum Zeitpunkt t418 abgegeben und damit wird in ähnlicher Weise wie zum Zeitpunkt t416 das Gatter G5 geöffnet und die

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Zellen 42 bis 48 in ihre O-Zustände zurückgesetzt. Auf diese Weise wird somit die Abtastung eines neuen Zeichens mit dem Bit A18 vorbereitet. Das Signal F setzt sich aus Teilsignalen zusammen, die bei diesem Ausführungsbeispiel der Reihe nach den Bits A21, A11, A22, A12, A23, A13, A24, A14 usf. entsprechen.

Die in Fig. 2 dargestellten Bits A17 und A27 (Stopschritte) haben die gleiche Dauer wie die übrigen Bits der Signale A1 und A2. In vielen Fällen werden von den in Fig. 1 dargestellten Datenquellen DQ1 bis DQn Signale abgegeben, deren Stopr schritte 1 1/2 mal länger sind als die übrigen Bits. Die anhand der Figuren 1 bis 5 beschriebene Schaltungsanordnung arbeitet befriedigend, einerlei, wie groß die Dauer der Stopschritte ist. Insbesondere können, alle oder auch nur einzelne der von den Datenquellen abgegebenen Signale Stopschritte enthalten, die 1 1/2 mal länger andauern als die übrigen Bits.

Fig. 6 zeigt ein Blockschaltbild einer Einphasungseinrichtung PS, die außer den bereits anhand der Fig. 4 beschriebenen Bauteile die Startschrittsicherungseinrichtung SS, die Gatter G6, G7 und den Zuordner ZU enthält. Der Zuordner ZU arbeitet gemäß Tabelle 3. Daraus ist ersichtlich, daß mit den Signalen B= 1 und K=1 das Wort 000 in die Zellen 46, 47, 48 eingeschrieben wird, ähnlich wie dies bereits anhand der Fig. 4 beschrieben wurde. Mit den Signalen B=O und K=1 wird nun aber das Wort 100 in die Zellen 46, 47, 48 eingeschrieben und damit wird der Zählerstand des aus dem Addierer AD2 und dem Zwischenspeicher ZS3 gebildeten Zählers sprunghaft erhöht, worauf noch detailierter eingegangen wird. Wenn über den Ausgang des Gat^u ters G7 ein 1-Signal an die Eingänge der Zellen 46, 47, 48 abgegeben wird, dann wird in diese Zellen das Wort 111 eingeschrieben.

Tabelle 3

B K

0 0

0 1 10 0

1 0

1 10 0 0

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Fig. 7 zeigt ausführlicher die in Fig. 6 schematisch eingezeichnete Startschrittsicherungseinrichtung SS. Die Schalter S7 und S8 arbeiten ähnlich wie die in Fig. 4 dargestellten Schalter und nehmen bei jeder Adresse eine andere Schalterstellung ein. Im vorliegenden Fall ist die voll eingezeichnete Schalterstellung bei Adresse eins und die gestrichelt dargestellte Schalterstellung bei Adresse null eingestellt. Die Schalter S7 und S8 können somit mit der in Fig. 3 dargestellten Schaltstufe ST gesteuert werden. Die Schalter S1O haben je vier Schaltstellungen, die mit Hilfe der Steuerstufe ST1 derart eingestellt v/erden, daß jede der Schalterstellungen während der Dauer einer Zykluszeit und damit während des Aufrufes aller Adressen eingestellt bleibt. Es wird angenommen, daß die Schalter S1O die voll eingezeichnete erste Schaltstellung zum Zeitpunkt t3 einnehmen, zu dem die Adresse zwei eingestellt ist. Damit wird das Bit A21=1 in der Zelle 51 gespeichert und über einen der Schalter S7 in die Zelle 21a übernommen. Zum Zeitpunkt t5 ist immer noch die erste Schaltstellung der Schalter S10 eingestellt, so daß das Bit A11=1 in die Zelle 51 eingespeichert und von dort aus über den ersten der Schalter S7 bei voll dargestellter Schalterstellung in die Zelle 11a übernommen wird. Damit ist eine erste Zyklusdauer abgelaufen und während der nun folgenden zweiten Zyklusdauer nehmen die Schalter S10 je eine zweite Schalterstellung ein, bei denen zum Zeitpunkt t7 das Bit A21=1 über die Zelle 52 in die Zelle 22a und zum Zeitpunkt t9 das Bit A11=1 über die Zelle 52 in die Zelle 12a eingespeichert wird. Während einer dritten Zyklusdauer nehmen die Schalter S1O je eine dritte Schalterstellung ein, so daß zum Zeitpunkt t11 das Bit A21=1 über die Zelle 53 in die Zelle 23a und zum Zeitpunkt t13 das Bit A11 über die Zelle 53 in die Zelle 13a eingespeichert wird. Während der nun folgenden vierten Zyklusdauer wird zum Zeitpunkt t15 das Bit A21 über die Zelle 54 in die Zelle 24a und zum Zeitpunkt t17 wird das Bit A11 über die Zelle 54 in die Zelle 14a eingespeichert. In den Zellen 11a, 12a, 13a, 14a sind nunmehr die Bits A11 und'in den Zellen 21a, 22a, 23a, 24a sind die Bits A21 gespeichert.

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O	1	O	1	O	1	O	1	O	1	O	1	O	1	O	1
O	O	1	1	O	O	1	1	O	O	1	1	O	O	1	1
O	O	O	O	1	1	1	1	O	O	O	O	1	1	1	1
O	O	O	O	O	O	O	O	1	1	1	1	1	1	1	1

MH00000001000101 1 1 H1111111011101000

Tabelle 4

über die Schalter S8 wird bei jeder Adresse je einer der Speicher SP1a bzw. SP2a mit der Mehrheitsentscheidstufe MH verbunden, deren Wirkungsweise aus Tabelle 4 ersichtlich ist. Danach gibt die Mehrheitsentscheidstufe MH nur dann ein 1-Signal ab, wenn an ihren Eingängen mindestens drei 1-Signale anliegen, wogegen ansonsten O-Signale abgegeben werden. Bei dieser Arbeitsweise wird unterstellt, daß die in Fig. 5 dargestellten Bits AU und A21 kurzzeitig gestört sein können, so daß in den Speichern SPIa bzw. SP2a nicht immer wie beschrieben die Worte 1111 bzw. 1111 sondern gelegentlich auch die Worte 0011 bzw. 1011 gespeichert sein können. Mit der Mehrheitsentscheidstufe MH wird somit ermittelt, ob die Mehrzahl der Zellen 11a bis 14a bzw. 21a bis 24a 1-Signale speichern und wenn dies der Fall ist, dann ist anzunehmen, daß mit Sicherheit ein Startschritt A11 bzw. A21 vorliegt. Je größer die Anzahl der Speicherzellen 11a bis 14a, 21a bis 24a, 51 bis 54 und je größer die Anzahl der entsprechenden Schalter S7, S8, S10 ist, mit desto größerer Sicherheit wird durch das Ausgangssignal der Mehrheitsentscheidstufe MH und durch das Signal H=O das Vorhandensein eines Startschrittes A1 oder A2 signalisiert.

Nach den vierten Schaltstellungen der Schalter S10 werden mit der Schaltstufe ST1 zeitlich nacheinander wieder die ersten, zweiten, dritten ... Schaltstellungen eingestellt und es wird laufend das Signal H erzeugt. Mit dem in Fig. 6 dargestellten Gatter G6 wird immer dann ein 1-Signal abgegeben, wenn an des-r sen Eingängen das Wort 0110 anliegt, wie es beispielsweise zu den Zeitpunkten t28 gemäß Tabelle 1 und t30 gemäß Tabelle

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zutrifft. Mit Hilfe dieses Gatters G6 wird somit ein Zeitpunkt festgelegt und wenn zu diesem Zeitpunkt mit H=1 das Fehlen eines Startschrittes signalisiert wird, dann wird über den Ausgang des Gatters G7 ein 1-Signal abgegeben, mit dem in die Zellen 46, 47, 48 das Wort 111 eingespeichert wird. Damit werden die in den Tabellen 1 und 2 dargestellten Zählvorgänge vorzeitig, d.h. vor Erreichen der Zeitpunkte t416 bzw. t418 beendet, so daß ohne Zeitverzögerung mit der Einphasung eines Startschrittes begonnen werden kann. Falls aber zu dem mit dem Gatter G6 bestimmten Zeitpunkt das Signal H=O abgegeben wird, dann wird über den Ausgang des Gatters G7 ebenfalls ein O-Signal abgegeben, das auf die Zellen 46, 47, 48 keine Wirkung hat, so daß der in den Tabellen 1 und 2 dargestellte Zählvorgang nicht gestört wird. In diesem Fall werden die Startschritte A11 bzw. A21 signalisiert und es wird die Abtastung der entsprechenden Zeichen, wie beschrieben, in die Wege geleitet.

Anhand der Figuren 4 und 6 wurde beschrieben, daß die Zählvorgänge mit Hilfe der Addierer AD1, AD2 und der Zwischenspeicher ZS2, ZS3 nur mit dem Signal K=1 begonnen werden können. Wie die Fig. 2 zeigt, ermöglicht das Signal K=1 vor dem Zeitpunkt t3 die Abtastung der Bits A11 und A21 und nach dem Zeitpunkt t416 die Abtastung der Bits A18 und A28. Die Zeit ab dem Zeitpunkt t3 bis zum Zeitpunkt t418 kann als Sperrzeit sp1 bezeichnet werden, weil während dieser Zeit die beschriebenen Zählvorgänge ablaufen, ohne daß sie durch Vorderflanken anderer Bits, beispielsweise der Bits A13 und A24 gestört werden können. Wenn anstelle der Signale A1, A2 Wählimpulse W übertragen werden sollen, dann können sich wegen der relativ langen Sperrzeit sp1 Schwierigkeiten ergeben. Um derartige Schwierigkeiten zu vermeiden, wird mit der in Fig. 6 dargestellten Schaltungsanordnung das Vorhandensein derartiger Wählimpulse W signalisiert und es wird die Sperrzeit verkürzt, um eine sichere Übertragung des Signals W zu gewährleisten. Insbesondere wird das Signals K mit der Sperrzeit sp2 erzeugt. Wie die Tabelle 3 zeigt, wird mit den Signalen B=O und K=1 das Wort 100 in die

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Zellen 46, 47, 48 eingegeben, womit der Zählerstand wesentlich erhöht wird und der Zählerstand 111 bereits zum Zeitpunkt t224 bzw. t226 erreicht wird. Wenn also mit B=O und K=1 ein Wählimpuls W signalisiert wird, dann ist in den Zellen 35, 36, 37 bereits zum Zeitpunkt t32 das Wort 100 gespeichert, so daß sich zum Zeitpunkt t96 das Wort 101, zum Zeitpunkt t160 das Wort 110 und zum Zeitpunkt t224 das Wort 111 in den Zellen 35, 36, 37 befindet und das Signal K=1 ausgelesen wird, das die Beendigung der Sperrzeit sp2 signalisiert. Ähnlich ist im Fall der Adresse zv/ei bereits zum Zeitpunkt t34 das Wort 100, zum Zeitpunkt t98 das Wort 101, zum Zeitpunkt t162 das Wort 110 und zum Zeitpunkt t226 das Wort 111 in den Zellen 35, 36, 37 gespeichert, so daß zum Zeitpunkt t226 mit dem Signal K=1 das Ende der Sperrzeit sp2 signalisiert wird.

Die in den Figuren 3, 4 und 6 dargestellten Datenübertragungssysteme zeichnen sich durch geringen technischen Aufwand aus, weil, abgesehen von den η Wortspeichern SP1, SP2 ... SPn für die η Datenquellen DQ1, DQ2 ... DQn von den übrigen Bauteilen nur je ein Stück erforderlich ist, unabhängig davon, wieviele Datenquellen η vorgesehen sind.

7 Patentansprüche
7 Figuren

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Claims

Patentansprüche

Verfahren zur Zeitmultiplexübertragung von Binärsignalen, die von mehreren Datenquellen ausgegeben v/erden, wobei die Datenquellen über je einen Kanal an Eingänge eines Multiplexers angeschlossen sind, der zeitlich nacheinander während einer Zyklusdauer leitende Verbindungen der Eingänge mit dem Ausgang des Multiplexers herstellt und wobei die einzelnen Bits der Binärsignale mit Hilfe eines Zeitmultiplexsignals über eine übertragungsstrecke übertragen werden, dadurch gekennzeichnet, daß die Zyklusdauer (Z) ein Bruchteil der Dauer der einzelnen Bits ist und daß das vom Ausgang des Multiplexers (MS) abgegebene Signal (B) einer Einphasungseinrichtung (PS) zugeführt wird, die eine Einphasung der einzelnen Bits (A11 bis A17, A21 bis A27) in das Zeitmultiplexsignal (F) vornimmt (Fig. 1 und 2).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich das vom Ausgang des Multiplexers (MS) abgegebene Signal (B) aus Teilen zusammensetzt, die während einer Zyklusdauer (z) alle Binärsignale (A1, A2) signalisieren und daß diese Teile mit Hilfe der Einphasungseinrichtung (PS) ungefähr in der Mitte abgetastet und entsprechende Abtastwerte gewonnen v/erden, die insgesamt das Zeitmultiplexsignal (F) bilden (Fig. 2).
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Zykluszeit (z) kleiner als ein Zehntel der Dauer der einzelnen Bits ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Binärsignale (A1, A2) der Datenquellen (DQ1 bis DQn) aus Worten mit einer vorgegebenen Anzahl von Bits bestehen und diese Worte aus einem Startschritt (A11, A21), aus mehreren Informationsbits (A12 bis A16, A22 bis A26) und aus einem Stopschritt (A17, A2 7) gebildet werden, daß mit der Einphasungseinrichtung (PS) ein Freigabesignal (K=1) erzeugt wird,

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das nur am Beginn der Worte auftritt und daß bei Vorliegen des Freigabesignals (K=1) und nach Auftreten eines Startschrittes (A11, A21) Abtastsignale (M= 1) erzeugt v/erden, die ungefähr in der Mitte der einzelnen Bits der Worte liegen und die Abtastung der Teile des vom Multiplexer (MS) abgegebenen Signals (B) bewirken.
5. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß ein Adressengenerator (AZ) vorgesehen ist, der zeitlich nacheinander während der Zyklusdauer ebensoviele Adressen ausgibt, als Datenquellen (DQ1 bis DQn) und Kanäle vorhanden sind und mit jeder Adresse je eine der leitenden Verbindungen innerhalb des Multiplexers (MS) hergestellt wird, daß die Einphasungseinrichtung (PS) pro Datenquelle je einen Wortspeicher (SP1 bis SPn) enthält,daß ein erster (ZS1), ein zweiter (ZS2) und ein dritter (ZS3) Zwischenspeicher vorgesehen sind, daß mehrere Schalter (S1 bis S6) vorgesehen sind, die nach Ausgabe der Adressen je eine den Adressen zugeordnete Schalterstellung einnehmen, daß ein Startschritt (A11, A21) eines Wortes mit einem Teil des vom Multiplexer abgegebenen Signals (B) signalisiert und bei Vorliegen des Freigabesignals (K= 1) der Startschritt im ersten Zwischenspeicher (ZS1) gespeichert wird, während gleichzeitig die Zellen des zweiten (ZS2) und des dritten (ZS3) Zwischenspeichers in ihre O-Zustände versetzt werden, daß die Inhalte · des ersten Zwischenspeichers (ZS1) bzw. des zweiten Zwischenspeichers (ZS2) bzw. des dritten Zwischenspeichers (ZS3) über .einen ersten Schalter (S1) bzw. zweiten Schalter (S2) bzw. dritten Schalter (S3) in den der jeweiligen Adresse zugeordneten Wortspeicher (SP1 bis SPn) eingespeichert werden, daß einzelne Zellen der Wortspeicher (SP1 bis SPn) an Kontakte eines vierten Schalters (S4) bzw. eines fünften Schalters (S5) bzw. eines sechsten Schalters (S6) angeschlossen sind, daß über den Mittelkontakt des vierten Schalters (S4) Teile des Zeitmultiplexsignals (F) abgegeben v/erden, daß der Mittelkontakt des fünften Schalters (S5) über einen ersten Addierer (AD1) an Eingänge des zweiten Zwischenspeichers (ZS2) angeschlossen ist und daß der Mittelkontakt des sechsten Schalters

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(S6) über einen zweiten Addierer (AD2) an Eingänge des dritten Zwischenspeichers (ZS3) angeschlossen ist.
6. Schaltungsanordnung nach Anspruch 5, dadurch gekenn zei chnet/ daß bei Übertragung eines Wählimpulses in den dritten Zwischenspeicher (ZS3) eine Binärzahl (100) eingegeben wird, die eine Abkürzung des Zählvorganges und ein zeitlich vorverlegtes Freigabesignal (K=1) bewirkt.
7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß eine Startschrittsicherungseinrichtung (SS) vorgesehen ist, mittels der die einzelnen Startschritte (A11, A21) der übertragenen Signale (A1, A2) mehrmals abgetastet und die abgetasteten Werte in Zwischenspeichern (SP1a, SP2a) gespeichert v/erden und daß unter Verwendung einer Mehrheitsentscheidstufe (MH) ein Signal (H) abgeleitet wird, das die Mehrheit der Binärwerte der abgetasteten Startschritte signalisiert und mit dessen Hilfe die Zählvorgänge gestoppt werden, falls keine ordnungsgemäßen Startschritte vorliegen (Fig.7).

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