DE2555864C2 - Verfahren zur Zeitmultiplex-Übertragung von Daten - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Zeitmultiplex-Übertragung von Daten, wonach die Bitrate mindestens einer Datenquelle änderbar ist und die Daten innerhalb von Zeitmultiplexrahmen übertragen werden, wonach alle Bits der zu übertragenden Daten sowohl auf der Sendeseite als auch auf der Empfangsseite in je einem bitweise adressierbaren sendeseitigen bzw. empfangsseitigen Datenspeicher gespeichert werden, und wonach eine Zeitmultiplexrahmensynchronisierung vorgenommen wird.

Wenn mehrere Datenquellen ihre Daten mit verschiedener, aber jeweils gleichbleibender Geschwindigkeit abgeben, dann werden gemäß einem internen Stand der Technik die von den einzelnen Datenquellen abgegebenen Bits im Zeitmultiplexrahmen weitgehend gleich verteilt untergebracht. Wenn sich eine Geschwindigkeit, mit der die Daten einer Datenquelle abgegeben werden, ändert, indem beispielsweise diese Datenquelle keine Daten mehr abgibt, dann werden die entsprechenden Zeitschlitze im Zeitmultiplexrahmen frei. Im Hinblick auf eine möglichst gute Ausnutzung der Gesamtübertragungskapazität ist es erwünscht, diese freigewordenen Zeitschlitze wieder zu belegen. Falls insbesondere diese freigewordenen Zeitschlitze mit Daten einer anderen Geschwindigkeitsklasse belegt werden sollen, so ergeben sich in vielen Fällen Schwierigkeiten, weil dann die Daten der anderen Geschwindigkeitsklasse meist nicht mehr gleich verteilt im Zeitmultiplexrahmen untergebracht werden können.

Die DE-OS 24 22 121 bezieht sich auf ein Verfahren zur Zeitmultiplex-Übertragung von Daten, die mit verschiedenen Geschwindigkeiten von einzelnen Datenquellen abgegeben werden. Dabei werden alle Bits der zu übertragenden Daten sowohl auf der Sendeseite als auch auf der Empfangsseite in je einem bitweise adressierbaren sendeseitigen bzw. empfangsseitigen

Datenspeicher gespeichert Außerdem werden in einem sendeseitigen Schieberegister kurzzeitig Bitkombinationen nacheinander gesendeter Bits gespeichert Jeder Datenquelle wird je eine Gruppe von Bitkombinaiionen zugeordnet, und wenn eine Bitkombination einer Gruppe im Schieberegister gespeichert ist dann wird die zugeordnete Datenquelle zur" Abgabe eines Bits veranlaßt In Abhängigkeit von der jeweiligen Gruppe von Bitkombinationen werden Datenquellen, die ihre Daten mit höherer Geschwindigkeit abgeben, entspi schend öfter auf Sendung geschaltet als Datenquellen, die ihre Daten mit geringerer Geschwindigkeit abgeben. Dieser Betriebsweise liegt die Voraussetzung zugrunde, daß sich die Geschwindigkeiten der Datenquellen im Mittel wie die Häufigkeiten der Bitkombinationen der einzelnen Gruppen verhalten. Wenn im Fall von zwei Datenquellen ein Geschwindigkeitsverhältnis von 3 :1 angenommen wird, dann müssen die Bitkombinationen 01, 10, 00 der einen Gruppe dreimal häufiger auftreten als die Bitkombination 11 der zweiten Gruppe.

Die empfangenen Bitkombinationen werden in einem empfangsseitigen Schieberegister kurzzeitig gespeichert Jedem Datenendgerät ist je eine Gruppe von Bitkombinationen zugeordnet und wenn eine Bitkombination einer Gruppe im Schieberegister gespeichert ist, dann wird über den empfangsseitigen Datenspeicher dem zugeordneten Datenendgerät ein empfangenes Bit zugeführt

Das gemäß der DE-OS 24 22 121 bekannte Zeitmultiplex-Übertragungssystem ermöglicht eine Erhöhung der Gesamtübertragungskapazität, weil keine Synchronisierinformationen zur Signalisierung der Zeitmukiplexrahmen übertragen werden müssen. Die dem Gegenstand dieser DE-OS zugrunde liegende Voraussetzung, wonach sich die Geschwindigkeiten der Datenquellen im Mittel wie die Häufigkeiten der Bitkombinationen der einzelnen Gruppen verhalten müssen, erweist sich in vielen praktischen Fällen als schwerwiegender Nachteil. So ist bei vielen praktisch realisierten Zeitmultiplexsystemen damit zu rechnen, daß einzelne Datenquellen längere Zeit eine Folge gleicher Binärwerte, beispielsweise eine Folge von 1-Werten, senden. Eine Folge derartiger 1-Werte bewirkt gemäß der erwähnten DE-OS, daß nur eine Datenquelle die Folge ihrer 1-Werte in das Zeitmultiplexsignal einspeisen kann, wogegen alle übrigen Datenquellen keine Daten absetzen können. Die sich hieraus ergebenden Konsequenzen sind für viele Zeitmultiplexsysteme nicht tragbar.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art zur Zeitmultiplex-Übertragung von Daten verschiedener Geschwindigkeitsklassen anzugeben, bei dem eine möglichst gute Ausnutzung der Gesamtübertragungskapazität auch dann erreicht wird, wenn sich mindestens eine Geschwindigkeitsklasse ändert und die Daten der einzelnen Quellen nicht gleich verteilt im Zeitmultiplexrahmen untergebracht werden können.

Die der Erfindung zugrunde liegende Aufgabe wird

dadurch gelöst, daß

A) alle Bits der Daten, die innerhalb der Zeitmultiplexperiode übertragen werden, im sendeseitigen Datenspeicher gespeichert und innerhalb einer vorgegebenen ersten Dauer aus dem sendeseitigen Datenspeicher in einstellbarer oder steuerbarer Reihenfolge derart ausgelesen und in das Zeitmultiplexsignal eingefügt werden, daß alle von ein und derselben Datenquelle stammenden Bits im Zeitmultiplexsignal unmittelbar aufeinander folgen,

B) die während der Zeitmultiplexperiode übertragenen Bits im empfangsseitigen Datenspeicher gespeichert und innerhajb einer vorgegebenen zweiten Dauer aus dem empfangsseitigen Datenspeicher derart ausgelesen werden, daß die Datenendgeräte die ihnen zugeordneten Daten in der gleichen zeitlichen Folge erhalten, wie sie von den Datenquellen abgegeben wurden, und

C) Informationen betreffend die Bitraien der Datenquellen von der Sendeseite zur Empfangsseite übertragen werden und in Abhängigkeit von den Bitraten die Daten aus dem sendeseitigen bzw. empfangsseitigen Datenspeicher ausgelesen werden.

Das erfindungsgemäße Verfahren ermöglicht eine rasche Umbelegung von Zeitschlitzen., die insbesondere dann zweckmäßig ist, wenn eine der Datenquellen vorübergehend keine Daten abgibt um die Gesamtübertragungskapazität optimal zu nutzen. Dies deshalb, weil die während der ersten Dauer bzw. während der zweiten Dauer im sendeseitigen Datenspeicher bzw. im empfangsseitigen Datenspeicher zur Verfügung stehenden Bits in beliebiger Reihenfolge ausgelesen werden können und derart ausgelesen werden, daß die Zeitschlitze des Zeitmultiplexrahmens optimal belegt sind. Wenn beispielsweise eine Datenquelle keine Daten mehr sendet und freie Zeitschlitze im Zeitmultiplexrahmen entstehen, dann können die übrigen verbleibenden Bits des Zeitmultiplexrahmens ohne Unterbrechung der Zeitmultiplexübertragung derart versetzt werden, daß alle frei gewordenen Zeitschlitze insgesamt neu belegt werden können. Wenn beispielsweise zwei Datenquellen gleicher Geschwindigkeitsklasse keine Daten mehr abgeben, dann können die frei gewordenen Zeitschlitze des Zeitmultiplexrahmens zusammengefügt werden und über diese frei gewordenen Zeitschlitze können Daten der doppelten Geschwindigkeitsklasse übertragen werden. Dabei ist die Umbelegung der Zeitschlitze nicht von den speziellen Bitwerten der übertragenen Daten abhängig.

Die sendeseitigen Adressensignale und die empfangsseitigen Adressensignale können von Hand aus eingestellt werden, wobei es zweckmäßig ist, die Geschwindigkeitsklassen der von den einzelnen Datenquellen abgegebenen Daten zu berücksichtigen. Von der Stelle aus, wo diese Informationen betreffend die Geschwindigkeitsklassen vorliegen, können die sendeseitigen und die empfangsseitigen Adressensignale beeinflußt werden. Grundsätzlich wäre es denkbar, daß von dieser Stelle aus telefonische Anweisungen gegeben werden, aufgrund deren dann sowohl auf der Sendeseite als auch auf der Empfangsseite von Hand aus Einstellglieder eingestellt werden, um die gewünschten sendeseitigen bzw. empfangsseitigen Adressensignale zu erzeugen.

Falls Änderungen der sendeseitigen und empfangsseitigen Adressensignale schnell und in steuerbarer Weise erfolgen sollen, dann ist es zweckmäßig, auf der Sendeseite in einem Bitgeschwindigkeits-Speicher Informationen zu speichern, welche die den Datenquellen zugeordneten Geschwindigkeitsklassen charakterisieren. Im Rahmen des Zeitmultiplexsignals können dann sowohl die Bits der Datenquellen als auch die Informationen betreffend die Geschwindigkeitsklassen übertragen werden und mit Hilfe dieser Informationen der Geschwindigkeitsklassen können auf der Empfangsseite die empfangsseitigen Adressensignale erzeugt

werden, und es kann die Reihenfolge der Bits festgelegt werden, die den Endgeräten zugeführt werden. Beispielsweise können die sendeseitigen und die empfangsseitigen Adressensignale mit Hilfe von elektronischen Datenvermittlungen gesteuert werden, so daß in Abhängigkeit von den jeweils sich ändernden Kanalbelegungen eine optimale Nutzung der Gesamtkapazität des Übertragungskanals gewährleistet ist.

Falls die Informationen betreffend die Geschwindigkeitsklassen der Datenquellen besonders schnell sowohl auf der Sendeseite als auch auf der Empfangsseite zur Verfügung stehen sollen, dann ist es zweckmäßig, während jeder Zeitmultiplexperiode ein oder mehrere Bits zur Übertragung dieser Informationen zu benutzen. Der Verlust an Kanalkapazität ist um so größer, je größer die Anzahl der Bits ist, die für die Übertragung dieser Geschwindigkeitsklassen-Informationen bereitgestellt werden müssen. Um derartige Verluste an Kanalkapazität gering zu halten, ist es in vielen Fällen zweckmäßig, pro Zeitmultiplexrahmen nur eine einzige Geschwindigkeitsklassen-Information, betreffend jeweils nur eine einzige Datenquelle, zu übertragen. Wenn beispielsweise zehn Datenquellen vorgesehen sind, dann werden die Geschwindigkeitsklassen-Informationen während einer Dauer von zehn aufeinanderfolgenden Zeitmultiplexperioden übertragen.

Je geringer die Anzahl der Datenquellen ist, desto vorteilhafter ist es, die entsprechenden Daten kanalindividuell und dezentralisiert in Kanaleinheiten zu speichern, die je einer Datenquelle und je einem Kanal zugeordnet sind.

Je größer die Anzahl der Datenquellen und der entsprechenden Kanäle ist desto wirtschaftlicher ist es, die Daten der Datenquellen zentralisiert in einem adressierbaren Speicher zu speichern, der viele tausende einzelne Speicherzellen besitzt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. 1 bis 19 beschrieben. Es zeigt F i g. 1 ein Zeitmultiplex-Datenübertragungssystem.

bei dem die Reihenfolge der übertragenen Bits kanalindividuell eingestellt wird,

F i g. 2 ein Zeitmultiplex-Datenübertragungssystem, bei dem die Reihenfolge der übertragenen Bits zentral festgelegt wird,

F i g. 3 ein Ausführungsbeispiel sendeseitiger Kanaleinheiten gemäß F i g. 1,

F i g. 4 und 5 Signale, die im Bereich der in F i g. 3 dargestellten Kanaleinheiten auftreten,

F i g. 6 Ausführungsbeispiele empfangsseitiger Kanaleinheiten,

F i g. 7 Signale im Bereich der Kanaleinheiten gemäß Fig. 6,

F i g. 8 ein Ausführungsbeispiel eines in F i g. 1 schematisch dargestellten sendeseitigen Multiplexers,

F i g. 9 ein Ausführungsbeispiel eines in F i g. 1 schematisch dargestellten empfangsseitigen Multiplexers,

Fig. 10 ein Ausführungsbeispiel einer in Fig. 1 schematisch dargestellten Adressenstufe,

Fig. 11 Signale, die bei der in Fig. 10 dargestellten Adressenstufe auftreten,

Fig. 12 ein Ausführungsbeispiel einer in Fig. 1 schematisch dargestellten sendeseitigen Zentraleinheit, Fig. 13 Signale, die im Bereich der in Fig. 12 dargestellten Zentraleinheit auftreten,

Fig. 14 ein Ausfühnmgsbeispiel einer in Fig. 1 schematisch dargestellten, empfangsseitigen Zentraleinheit und einer empfangsseitigen Adressenstufe,

F i g. 15 Signale im Bereich der in F i g. 14 dargestellten Zentraleinheit und Adressenstufe,

Fig. 16 eine ausführlichere Darstellung einer sendeseitigen, in F i g. 2 schematisch dargestellten Verarbeitungseinheit,

Fig. 17 Signale im Bereich der in Fig. 16 dargestellten Verarbeitungseinheit,

Fig. 18 eine ausführlichere Darstellung einer empfangsseitigen, in F i g. 2 schematisch dargestellten ίο Verarbeitungseinheit und

Fig. 19 Signale im Bereich der in Fig. 18 dargestellten Verarbeitungseinheit.

F i g. 1 zeigt ein Blockschaltbild eines Zeitmultiplex-Datenübertragungssystems. Auf der Sendeseite befinden sich die Datenquellen Dl, D 2, D 3, die sendeseiti gen Kanaleinheiten KSh KS 2, KS3, der sendeseitige Multiplexer MSi, der sendeseitige Taktgeber TSi, die sendeseitige Adressenstufe AS 1, die Zentraleinheit ZS und die sendeseitige Übertragungseinrichtung US. Auf der Empfangsseite befinden sich die empfangsseitige Übertragungseinrichtung UE, die Zentraleinheit ZE, die Adreßstufe AEl, der Multiplexer MEi, die Kanaleinheiten KEi, KE2, KEi und die Endgeräte Ei, E2, E3. Die von den Datenquellen Di, D2, D3 abgegebenen Daten dl_td2,d3 werden über die Kanäle K1, K 2, K 3 den Endgeräten El, £2, £3 zugeführt Zwecks einfacherer Darstellung sind nur drei Datenquellen, nur drei sendeseitige und empfangsseitige Kanaleinheiten und nur drei Endgeräte dargestellt, wogegen in der Praxis hunderte derartiger Geräte vorgesehen sein können.

Es wird angenommen, daß von den Datenquellen D1, D2,D3 Daten verschiedener Geschwindigkeitsklassen abgegeben werden und im Rahmen eines Zeitmultiplexsignals zs zur Empfangsseite fibertragen und den Endgeräten Ei, EZ E3 zugeleitet werden. Die sendeseitige Übertragungseinrichtung US und die empfangsseitige Übertragungseinrichtung UE werden als bekannt vorausgesetzt und nicht näher beschrieben, da beliebige bekannte Übertragungseinrichtungen verwendbar sind.

Bei dem in F i g. 1 dargestellten System ist jeder Datenquelle Di, D2, D3 je eine Kanaleinheit KSi, KS2, KS3 zugeordnet so daß die Daten dl, d2, d3

kanalindividuell und dezentralisiert innerhalb der

Kanaleinheiten gespeichert werden. Ein derartiges System ist besonders dann vorteilhaft wenn eine relativ

geringe Anzahl von Datenquellen Di, D 2, D 3 und entsprechenden Endgeräten El, £2, E3 vorgesehen

so sind.

F i g. 2 zeigt ein Zeitmultiplexsystem zur Datenübertragung, das besonders dann vorteilhaft ist wenn eine relativ große Anzahl von Datenquellen Di, D 2, £>3 und entsprechenden Endgeräten £1. E2, £3 vorgesehen sind. Der Taktgeber TS 2, die Adressenstufe AS 2, die Verarbeitungseinheit VS, die Zentraleinheit ZS und die Übertragungseinrichtung t/S befinden sich auf der Sendeseite. Die Übertragungseinrichtung UE, die Zentraleinheit ZE, die Verarbeitungseinrichtung VE, die Adressenstufe AE2 befinden sich auf der Empfangsseite. Die Daten dl, dZ </3 der Datenquellen werden in der Verarbeitungseinheit VSzentral verarbeitet und mit Hilfe der Zentraleinheit ZSm das Zeitmultiplexsignal zs eingefügt

« Fig.3 zeigt Details der Kanaleinheiten KSl, KS2, KS 3, die in F i g. 1 nur schematisch dargestellt sind. Die Wirkungsweise dieser Kanaleinheiten wird nun anhand der in Fig.4 dargestellten Signale erläutert Die

Abszissenachse bezieht sich auf die Zeit f. Die Binärwerte von Binärsignalen sind mit den Bezugszeichen 0 bzw. 1 bezeichnet. Die in Fig. 1 dargestellten Datenquellen Dl, D2, D3 geben die in Fig.4 dargestellten Daten dl, dl, d3 ab. Ab dem Zeitpunkt 11 bis zum Zeitpunkt 19 signalisiert das Signal d\ die Bits 11,12, 13, 14, das Signal dl die Bits 21, 22 und das Signal d3d\e Bits31,32. Das Signal d\ gehört somit im vorliegenden Fall der höchsten Geschwindigkeitskiasse an, wogegen die Signale dl und d3 beide der gleichen niedrigeren Geschwindigkeitsklasse angehören. Die Signale dt bzw. c/2 bzw. c/3 werden den in Fig. 3 dargestellten Stufen 511 bzw. S21 bzw. 531 zugeführt. Der in F i g. 1 dargestellte Taktgeber TS1 gibt die in Fig.4 dargestellten Signale g4 und gS ab. Mit den Impulsen des Signals gA werden die Binärwerte der Signale σί. σ'2, σ"3 in die Stufen 5ii, S2i, 53i übernommen, so daß über die Ausgänge dieser Stufen die entsprechenden Signale ill, s21, s31 abgegeben werden. Beispielsweise signalisiert das Signal sll ab dem Zeitpunkt ti wieder die Bits 11, 12, 13, 14. Die Impulse des Signals gA wirken auch als Schiebeimpulse, so daß die in den Stufen SIl. 521. S31 gespeicherten Informationen in die entsprechenden angeschlossenen Stufen 512, 522, 532 übernommen werden und die Signale sl2, s22, s32 abgeben. Beispielsweise signalisiert das Signal s 12 ab dem Zeitpunkt / 4 wieder die Bits 11, 12, 13 in der gleichen Reihenfolge wie die Signale sllundc/1.

Die Speicherzellen Pll, P12, P21, P22, P31, P32 speichern je ein Bit. Diese Speicherzellen übernehmen die Bits der Signale sll, sl2, s21,s22, s31,s32 immer dann, wenn ein Impuls des Signals gS auftritt. Beispielsweise speichert die Speicherzelle PH zum Zeitpunkt i5 den Binärwert 0 des Bits 12 des Signals sll. Ab dem Zeitpunkt <5 bis zum Zeitpunkt /9 speichern somit die Zellen Pll. P12, P21, P22, P31, P32 der Reihe nach die Bits 12,11,21,21,31,31. Es wird angenommen, daß innerhalb einer Zeitmultiplexperiode z\ die Bits 11, 12, 21, 31 übertragen werden. Unter diesen Voraussetzungen werden auf der Sendeseite diese Bits 11,12,21,31 in den Speichern Pll, P12, P21, P22, P31, P32 gespeichert und stehen gleichzeitig ab dem Zeitpunkt 15 bis zum Zeitpunkt t9 zur Verfügung. Während der darauffolgenden Zeitmultiplexperiode müssen die Bits 13, 14, 22, 32 der Signale d\, dl, d3 übertragen werden. Auch diese Bits 13, 14, 22, 32 werden in die genannten Speicherzellen eingespeichert und stehen ab dem Zeitpunkt 19 bis zum Zeitpunkt 113 gieichzeitig zur Verfügung.

Die Submultiplexer MIl bzw. M21 bzw. A/31 werden mit den Adressensignalen a 1 bzw. a 2 bzw. a 3

P»r* nnrl Ate* Qv-holf^r Hi<a

diHmtiltinlp

eingestellt, so daß der Submultiplexer MlI die eingezeichnete Schalterstellung einnimmt und das Signal ρ 12 mit dem Bit 11 als Signal ml zum Multiplexer MSl abgegeben wird. Aufgrund der

', ausgegebenen Adressensignale a 1, a 2, a 3 ergeben sich unter diesen Voraussetzungen die Signale m 1, m 2, m 3, die, wie eingezeichnet, die einzelnen Bits 11, 12, 13, 14, 21,22,31,32 signalisieren.

Der Multiplexer MSl erhält die Adressensignale a 4,

in a 5. Mit den Adressensignalen a4 = 0 und a5 = 0 stellt sich die Schalterstellung 00 ein. Mit den Adressensignalen a 4=1 und a5 = 0 stellt sich die Schalterstellung 10 ein, und mit den Adressensignalen a4 = 0 und a5=1 stellt sich die Schalterstellung 01 ein. Das vom

ι ί Multiplexer MS1 abgegebene Signal ms setzt sich somit aus Teilen der Signale mi, ml und /n3 zusammen. Insbesondere werden ab dem Zeitpunkt r5 bis zum Zeitpunkt i9 die Bits U, 12, 21, 31 mit dem Signal ms signalisiert.

>n Die Fig. 5 zeigt ab dem Zeitpunkt f5 bis zum Zeitpunkt (9 die Bits 12, 11, 21, 21, 31, 31 der Signale pll, ρ 12, ρ21, ρ22, ρ31, ρ32, wie sie auch in Fig.4 dargestellt sind. Gemäß F i g. 5 werden nun aber andere Adressensignale a 1, a 2, a 3 und a 4, a 5 angenommen.

2^r> Mit dem Signal a 1 = 1 wird das Bit 11 nunmehr erst ab dem Zeitpunkt Π und das Bit 12 erst ab dem Zeitpunkt ti übernommen. Aufgrund der geänderten Adressensignale a 2 und a 3 werden auch die Bits 21 und 31 zu anderen Zeitpunkten übernommen als gemäß Fig.4.

jo Das auf diese Weise und unter Verwendung der Adressensignale a 4 und a 5 erzeugte Signal ms zeigt, daß die Bits 31, 21,11,12 ab dem Zeitpunkt /5 bis zum Zeitpunkt f9 in anderer Reihenfolge erscheinen als gemäß Fig.4. Mit den sendeseitigen Adressensignalen

>:, a 1, a 2, a 3, a 4, a 5 läßt sich somit die Reihenfolge jener Bits variieren, die zur Übertragung innerhalb einer Zeitmultiplexperiode ζ 1 vorgesehen sind.

Fig.6 zeigt ausführlicher die empfangsseitigen Kanaleinheiten KE1, KEl, KE3, die in Fig. 1 nur schematisch dargestellt sind. Es wird angenommen, daß die Bits des in den F i g. 4 und 5 dargestellten Signals ms, die als Nutzbits anzusehen sind, in ein Zeitmultiplexsignal zs eingefügt werden, unter Verwendung der in F i g. 1 dargestellten Übertragungseinrichtungen US und LJE übertragen werden, so daß sich auf der Empfangsseite ein empfangsseitigcs Zeitmultiplexsignal ue ergibt. Aus diesem empfangsseitigen Zeitmultiplexsignal ue wird mit der in Fig. 1 dargestellten Zentraleinheit ZE das Signal ze erzeugt, das in F i g. 7

so oben dargestellt ist und das bei ordnungsgemäßer Übertragung weitgehend dem Signal ms gleicht. Es wird somit angenommen, daß während einer Zeitmultiplexrw»ririHj» ah H*»m 7<*ttn<mL-t I 1A Kic ?nm 7ottr»«,nlrt t \A

können ebenso viele verschiedene Schaltstellungen einnehmen als verschiedene Geschwindigkeitsklassen vorausgesetzt werden. Da im vorliegenden Fall nur zwei verschiedene Geschwindigkeitsklassen vorausgesetzt werden, werden nur zwei Schalterstellungen benötigt, von denen die voll eingezeichnete Schalterstellung mit der Adresse 1 und die andere Schalterstellung mit der Adresse 0 eingestellt ist- Wenn somit die Adressensignale al, a 2, a3 zu einem gegebenen Zeitpunkt den Binärwert 1 annehmen, dann ist die dargestellte Schalterstellung der Submultiplexer Mil, M21, M31 eingestellt, und wenn die Adressensignale zu einem gegebenen Zeitpunkt die Binärwerte 0 annehmen, dann nehmen die Schalter die andere Schalterstellung ein. Zum Zeitpunkt / 5 ist mit a 1 = 1 die Adresse 1 die Bits 11, 12, 21, 31 übertragen wurden und daß während der darauffolgenden Zeitmultiplexperiode die Bits 13, 14, 22, 32 übertragen wurden. Das Signal ze gemäß F i g. 7 signalisiert somit die Bits in der gleichen Reihenfolge wie das Signal ms gemäß F i g. 4.

Die Zellen Q11, Q12 bzw. <?21. Q22 bzw. <?31, <?32 en bilden Schieberegister, denen das Signal ze zugeführt wird und die die einzelnen Bits aber nur dann übernehmen, wenn ihnen vom Multiplexer MEi ein Taktsignal zugeführt wird. Dieser Multiplexer MEl erhält die Adressensignale 64. 65 und hat mit den Signalen 64=0. 65=0 die eingezeichnete Schaltstellung 00, wogegen er mit den Adressensignalen 64=!, 65=0 die Schaltstellung 10 und mit 64=0. 65 = 1 die Schaltstellung 01 einnimmt. Die Stufen des Schieberegi-

sters geben die Signale q ii,q 12, q21, q22, q31, <732 ab. Beispielsweise ist während des ersten Impulses des Signals Λ 2 die Adresse 00 des Multiplexers MEl eingestellt, so daß die Zelle Q11 das Bit 11 des Signals ze übernimmt. Auch zum Zeitpunkt 112 isl die Adresse 00 eingestellt, so daß einerseits das Bit 12 in die Zelle Q U übernommen wird und andererseits das Bit 11 der Zelle ζ) 11 an die Zelle Q12 weitergeschoben wird. Ab dem Zeitpunkt 112 bis zum Zeitpunkt 114 wird aber die Adresse 00 des Multiplexers MEi nicht mehr aufgerufen, so daß ab dem Zeitpunkt 113 bis zum Zeitpunkt M5 vom Signal q 11 die Bits 12 und vom Signal q\2 die Bits 11 signalisiert werden. Zum Zeitpunkt 115 wird mit der Adresse 00 das Bit 13 und ebenfalls mit der Adresse 00 zum Zeitpunkt 116 das Bit 14 in die Zelle QIl übernommen, die zu diesen Zeitpunkten die Bits 13 bzw. 14 signalisiert. Die Zeile Q 12 übernimmt ab dem Zeitpunkt 115 bzw. 116 die Bits 12 bzw. 13 von Zelle QIl. Zum Zeitpunkt f 13 ist die Adresse 10 eingestellt, so daß nunmehr das Bit 21 des Signals ze in die Zelle Q 21 eingespeichert wird und dort bis zum Zeitpunkt 117 eingespeichert bleibt, weil erst zu diesem Zeitpunkt neuerlich die Adresse 10 aufgerufen wird. In ähnlicher Weise werden alle weiteren Signale q 22, q 31, q 32 gebildet.

An die Schieberegister sind die Speicherzellen RlI, R 12 bzw. R21, R 22 bzw. R31, R32 angeschlossen, die je ein Bit speichern können und die die einzelnen Bits mit den Impulsen des Signals Λ 8 übernehmen. Zum Zeitpunkt 114 übernimmt beispielsweise die Speicherzelle RIl das Bit 12 des Signals q\\ und speichert dieses Bit bis zum Zeitpunkt 118. Ab dem Zeitpunkt f 14 bis zum Zeitpunkt 118 speichern somit die Zeilen RIl, R 12, R 21, R 22, R 31, R 32 alle Bits 12, 11, 21, 31, die innerhalb einer einzigen Zeitmultiplexperiode übertragen wurden.

Die Submultiplexer A/41 bzw. A/51 bzw. M6i erhalten eingangs die Signale rll, rl2 bzw. r21, r22 bzw. r 31, r32 und die Adressensignale b 1 bzw. b 2 bzw. 63. Mit der Adresse 1 nehmen sie die dargestellte Schalterstellung ein, wogegen sie mit der Adresse 0 die andere Schalterstellung einnehmen. Beispielsweise ist zum Zeitpunkt f 14 mit b 1 = 1 die Adresse 1 eingestellt, so daß der Submultiplexer Af 41 die eingezeichnete Schalterstellung einnimmt und das Bit 11 als Teil des Signals m 4 abgegeben wird. Die über die Ausgänge der Multiplexer A/41 bzw. A/51 bzw. A/61 abgegebenen Signale m4, /nS, m6 signalisieren somit die gleichen Bits 11,12,13,14 bzw. 21,22 bzw. 31,32 wie die in F i g. 4 dargestellten Signale d\ bzw. dl bzw. t/3. Diese Signale m4 bzw. m5 bzw. m6 werden den Kippstufen K 4 bzw. K 5 bzw. K 6 zugeführt, die mit den Impulsen des Signais h 4! getaktet werden, so daß sich die Signale e 1 bzw. e2 bzw. ^ 3 ergeben, die einerseits phasenmäßig gegenüber den entsprechenden Signalen m 4, m 5, nj6 geringfügig verschoben sind und deren Bits aber andererseits zeitmäßig genauer festgelegt sind als die entsprechenden Bits der Signale jjj4, oi5, m6. Die in Fig. 1 dargestellten Endgeräte El, £2, E3 erhalten somit mit den Signalen e I, e2, e3 Signale, die den von den Datenquellen Di, D 2, D 3 abgegebenen Signalen d 1, </2, dZ weitgehend ähnlich sind.

Wenn anstelle des in F i g. 4 dargestellten Signals ms das in F i g. 5 dargestellte Signal ms fibertragen worden wäre, dann würde auch das in F i g. 7 dargestellte Signal ze ab dem Zeitpunkt 110 bis zum Zeitpunkt r14 nicht die Bits in der Reihenfolge 11,12,21,31, sondern die Bits in der Reihenfolge 31,21,11,12 signalisieren. Um auch

in diesem Fall die gleichen, in F i g. 7 unten dargestellten Signale el, e2, e3 abzugeben, ist es erforderlich, anstelle der in F i g. 7 dargestellten empfangsseitigen Adressensignale />4, />5, b 1, b2, b3 andere empfangsseitige Adressensignale zu verwenden, mit denen die Speicher R 11, R 12, R 21, R 22, R 31, R 32 zu derartigen anderen Zeitpunkten ausgelesen und die Submultiplexer A/41, A/51, A/61 sind derart adressiert, daß sich die gleichen Signale m 4, m 5, m 6, e 1, e 2, e 3, wie in F i g. 7 dargestellt, ergeben.

Fig.8 zeigt ausführlicher den schematisch in den Fig. 1 und 3 eingezeichneten Multiplexer MSi. Er enthält die Inverter Gl, G2, G3, C4, die UND-Gatter G 5, G 6, G 7, G 8, G 9, GlO und das ODER-Gatter G 11. Mit den Signalen a 4 = 0 und a 5 = 0 liegen an den beiden Eingängen des Gatters G5 jeweils 1-Signale, so daß mit dem Signal in i = 1 auch an den beiden Eingängen des Gatters G 8 zwei 1-Signale anliegen und das Signal A/1 = 1 als Teil zum Signal ms durchgeschaltet wird.

Ähnlich ist es im Fall der Signale m 2 und /n 3, die sich auf die Schaltstellungen 10 bzw. 01 beziehen.

F i g. 9 zeigt ausführlicher den auch in den F i g. 1 und 6 schematisch dargestellten Multiplexer AiEl. Er enthält die Inverter G 12, G 13, G 14, G 15 und die UND-Gatter G 16, G17, G 18, G 19, G 20, G 21. Mit den Adressensignalen /»4 = 0 und /»5 = 0 liegen an beiden Eingängen des Gatters G 16 jeweils 1 -Signale an, so daß das Gatter G 19 öffnet und ein Impuls des Signals h 2 der Stufe Q11 zugeführt wird und ein Bit des Signals ze übernommen wird. Ähnlich ist es im Fall der Gatter G 20 bzw. G 21, die sich auf die Adressen 10 bzw. 01 beziehen.

Fig. 10 zeigt ausführlicher die schematisch in den Fig. 1 und 3 dargestellte Adressenstufe ASl. Fig. 11 zeigt Signale, die im Zusammenhang mit dieser Adressenstufe ASi eine Rolle spielen. Der Zähler Zl erhält über den Zähleingang ζ die Impulse de· Signals #8 als Zählimpulse und über den Rücksetzeingang rdie Impulse des Signals fr 24 als Rückstellimpulse. Der maximale Zählerstand des Zählers Z1 ist gleich der Anzahl der in Fig. 1 dargestellten Datenquellen Di, D2, D 3 und Kanäle Ki. K2. K3. Mit den Ausgangssignalen ZIl. Z12, Z13 des Zählers Zl wird somit mit einem l-aus-3-Code der Kanal Ki, K 2 und K 3 signalisiert.

Das Stöpselfeld STi enthält in horizontaler Richtung drei Leitungen, die je einem Kanal zugeordnet sind, und enthält in vertikaler Richtung zwei Leitungen, die den beiden Geschwindigkeitsklassen zugeordnet sind. Durch die eingezeichneten Verbindungspunkte wird eine Zuordnung zwischen den Kanälen einerseits und der· Gcsch'A'iridigkeitsklassen andererseits getroffen. Dabei wird mit dem Signal st 11 = 1 eine Geschwindigkeitsklasse und mit dem Signal sfl2 = l eine zweite Geschwindigkeitsklasse signalisiert Insgesamt wird unter Verwendung des Stöpselfeldes 57" 1 signalisiert daß ab dem Zeitpunkt f 1 bis zum Zeitpunkt f5 dem ersten Kanal K1 eine Geschwindigkeitsklasse und ab dem Zeitpunkt r5 bis zum Zeitpunkt f 13 den beiden Kanälen K 2 und K 3 eine zweite Geschwindigkeitsklasse zugeordnet ist Im Codierer Cl wird eine Umcodierung vorgenommen und das Signal el gewonnen, das mit c 1 = 1 die eine Geschwindigkeitsklasse und mit c 1 =0 die andere Geschwindigkeitsidasse signalisiert

Im Festwertspeicher FSP1 ist eine Liste gespeichert, die angibt welchem Kanal weiche Geschwindigkeits-

!2

klasse zugeordnet ist. Mit den Signalen ζ 11, ζ 12, ζ 13 werden die Kanäle und mit dem Signal c X werden die Geschwindigkeitsklassen eingegeben. Bei vorliegendem Ausführungsbeispiel bezieht sich das Wort 00 auf den ersten Kanal, das Wort 10 auf den zweiten Kanal und das Wort 01 auf den dritten Kanal. Der Festwertspeicher FSPl speichert somit die Information, daß dem Kanal 00 die Geschwindigkeitsklasse 1 zugeordnet ist, wogegen den Kanälen 10 und 01 die Geschwindigkeitsklasse 0 zugeordnet ist. Der Festwertspeicher FSPl η wird mit den Adressensignalen a 4 und a 5 adressiert und gibt beispielsweise mit a 4=0 und a 5 = 0 das Signal /Ί = I aus, wogegen er im Fall der Kanäle K 2 und K 3 das Signal /"1=0 ausgibt. Da im vorliegenden Fall nur zwei Geschwindigkeitsklassen angenommen werden, τ genügt für deren Signalisierung ein einziges Signal (X. Bei maximal vier Gcschwindigkeitsklassen müßten zwei Leitungen vorgesehen sein, um in binärer Weise die Geschwindigkeitsklassen zu signalisieren und bei maximal acht verschiedenen Geschwindigkeitsklassen ·> müßten beispielsweise drei Leitungen vorgesehen und drei Binärsignale erzeugt werden, um die jeweilige Geschwindigkeitsklasse zu signalisieren.

Die vom Festwertspeicher FSPl abgegebenen Signale werden über das Gatter G 22 dem Zähleingang ζ des Zählers Z2 zugeführt, der zum Zeitpunkt der Impulse des Signals g 2 jeweils jene Binärzahl speichert, die ihm über das Gatter G 22 angeboten wird und der dann anschließend gegen den Zählerstand 0 zählt. Im vorliegenden Fall wurde angenommen, daß mit dem Adressensignal a 4 = 0 und a 5 = 0 das Signal /"1 = 1 ausgelesen und über das Gatter G 22 dem Zähler Z 2 zugeführt wird. Der Zähler Z 2 wird damit zum Zeitpunkt 11 auf den Zählerstand 1 eingestellt und erreicht zum Zeitpunkt 12 den Zählerstand 0, wie das ; Signal ζ 21 zeigt. Zum Zeitpunkt /2 ist mit dem Signal z21 = l wegen des Inverters G 23 ein 0-Signal am Gatter G 22, so daß das Signal f 1 = 1 zum Zeitpunkt 12 nicht zur Wirkung kommt. Zu den Zeitpunkten ί 3 und f4 werden jeweils Signale (X=O ausgelesen und dem ■ Zähler Z 2 zugeführt so daß sich in beiden Fällen das Signal z2!=0 ergibt Da nur zwei verschiedene Geschwindigkeitskiassen angegeben wurden, genügt im vorliegenden Fall eine einzige Leitung, um mit dem Signal ζ 21 die beiden Zahlen 0 und 1 darzustellen. Wenn mehrere Geschwindigkeitsklassen vorgesehen wären, müßten über mehrere Leitungen Binärsignale abgegeben werden, die insgesamt alle verschiedenen Geschwindigkeitsklassen signalisieren könnten.

Der Zähler Z3 erhält über den Zähleingang ζ die ■■> Impulse des Signals g2 als Zählimpulse und über den Rückstelleingang r die Impulse des Signals g* als RücksteUimpulse. Außerdem wird dem Zähler Z3 das Signal ζ21 zugeführt und damit immer dann gesperrt, wenn das Signal ζ21 ungleich 0 ist Der maximale ■">" Zählerstand des Zählers Z3 gleicht der maximalen Anzahl von Bits pro Zeitmultiplexrahm in. Da im vorliegenden Fall angenommen wurde, daß maximal pro Zeitmultiplexrahmen vier Nutzbits, beispielsweise die Bits 11, 12, 21, 31, übertragen werden, ist der oo maximale Zählerstand des Zählers Z3 gleich 4. Zum Zeitpunkt r 1 wird der Zähler Z3 mit einem Impuls des Signals #8 zurückgestellt so daß er den Zählerstand 0 signalisiert Außerdem erhält der Zähler Z3 zum Zeitpunkt 11 einen Impuls des Signals g2, der jedoch tö keine Änderung des Zählerstandes bewirkt, weil mit dem Signal z21 = l der Zähler Z3 gesperrt ist Die Zählerstände des Zählers Z3 werden durch die Signale a 4 und a 5 signalisiert, wobei der Zählerstand Null mit den Signalen 00, der Zählerstand Eins mit den Signalen 10, der Zählerstand Zwei mit den Signalen 01 signalisiert wird. Zum Zeitpunkt /2 ist -der Zähler Z3 mit dem Signal ζ 21 = 1 immer noch gesperrt, so daß er weiterhin den Zählerstand Null einnimmt und die Signale a 4 = 0 und a 5 = 0 abgibt. Zum Zeupunkt f3 wird mit einem Impuls des Signals g2 der Zählerstand eins eingestellt und mit den Signalen a 4 = 1 und a 5 = 0 signalisiert. Zum Zeitpunkt r4 wird mit einem weiteren Impuls des Signals g 2 der Zählerstand zwei eingestellt und mit den Signalen a4 = 0unda5=1 signalisiert. Es ist ersichtlich, daß auf diese Weise die Adressensignale a 4 und a 5 erzeugt werden.

Der Submultiplexer M 71 wird mit den Adressensignalen a 4 und a 5 adressiert und nimmt beispielsweise mit 3 4 = 0 und a 5 -^O die eingezeichnete Schaltsteüung 00 ein, bei der ein Teil des Signals ζ 21 als Signa! a I abgegeben wird. Ab dem Zeitpunkt 11 bis zum Zeitpunk» /3 bleibt die Adresse 00 eingestellt, so daß während dieser Zeit das Signal a 1 dem Signal ζ 21 gleicht. Zum Zeitpunkt 13 ist mit a 4 = 1 und a 5 = 0 die Schaltstellung 10 eingestellt, so daß ab dem Zeitpunkt r3 ein Teil des Signals ζ 21 als Signal a 2 abgegeben wird. Ähnlich ist es im Fall des Signals a 3. Insgesamt ist somit ersichtlich, daß mit Hilfe des Stöpselfeldes S7"l jene Liste von Hand aus eingegeben werden kann, die die Zuordnung der Kanäle zu den einzelnen Geschwindigkeitsklassen zeigt und aufgrund dieser Liste werden in weiterer Folge mit der dargestellten Adressenstufe ASl die Adressensignale al, a2, a3, a4 und a5 erzeugt.

Fig. 12 zeigt etwas ausführlicher die in Fig. 1 schematisch dargestellte Zentraleinheit ZS, bestehend aus dem UND-Gatter G 24, dem Umformer UM !,dem Addierer ADX und dem Synchronwortgenerator SYG. Fig. 13 zeigt Signale,die im Bereich der Zentraleinheit ZS eine Rolle spielen. Der Zeitmultiplexrahmen ist durch die Impulse des Signals gS gegeben. Dem Umformer UMX werden die Signale #8, g\ und ms zugeführt, und über dessen Ausgang wird das Signal um 1 abgegeben, das die Bits 11 bis 31 und 13 bis 32 in zeitlich komprimierter Form enthält. Der Synchronwortgenerator SYG erhält die Signale g\, g24 und erzeugt das Signal syg, das pro Zeitmultiplexrahmen je ein Synchronwort darstellt. Der erste Zeitmultiplexrahmen beginnt zum Zeitpunkt ί 5 und endet zum Zeitpunkt ;9 und wird mit dem Synchronwort Ol0 signalisiert. Der zweite Zeitmultiplexrahmen beginnt zum Zeitpunkt i9 und endet zum Zeitpunkt 113 und wird mit dem Synchronwort 011 signalisiert, und der dritte Zeitmultiplexrahmen beginnt zum Zeitpunkt 113 und endet zum Zeitpunkt f 17 und wird ebenfalls mit dem Synchronwort 011 signalisiert Das Signal g24 signalisiert mit seinen Impulsen den Beginn des ersten Zeitmultiplexrahmens, der der Datenquelle D1 zugeordnet ist wogegen der zweite bzw. dritte Zeitmultiplexrahmen den Datenquellen D 2 bzw. D 3 zugeordnet ist Danach ist der nächste Zeitmultiplexrahmen wieder der Datenquelle DX zugeordnet Das Signal el ist in F i g. 11 dargestellt und dessen Erzeugung mit Hilfe der Adressenstufe AS 1 wurde anhand der F i g. 10 beschrieben. Dieses Signal c 1 signalisiert die Geschwindigkeitsklasse des zugeordneten Zeitmultiplexrahmens. Mit Hilfe des Signals gl und des Gatters G 24 wird das Signal eil erzeugt das ebenso wie das Signal el die Geschwindigkeitsklasse des zugeordneten Zeitnuihiplexrahmens signalisiert Mit Hilfe der Addierstufe

ι:

ADX werden die Signale c X1, um 1, syg addiert so daß sich das Zeitmultiplexsignal zs ergibt Dieses Zeitmultiplexsignal enthält während der ersten Zeitmultiplexperiode ab dem Zeitpunkt / 5 bis zum Zeitpunkt / 9 die drei Bits 010 des Synchronwortes, dann die Nutzbits 11,12, 21, 31 und schließlich das Bit cl = l, das die Geschwindigkeitsklasse des ersten Kanals K1 signalisiert Während der zweiten Zeitmultiplexperiode werden ab dem Zeitpunkt / 9 bis zum Zeitpunkt /13 zunächst die Bits 011 des Synchronwortes, dann die ,< Nutzbits 13, 14, 22, 32 und schließlich das Bit cl=0 übertragen, das die Geschwindigkeitsklasse des zweiten Kanals K 2 signalisiert. Während der dritten Zeitmultiplexperiode werden ab dem Zeitpunkt /13 bis zum Zeitpunkt /17 zunächst die Bits 011 des Synchronwor- ι, tes und dann vier Nutzbits und das Bit cl=0 übertragen, das die Geschwindigkeitsklasse des dritten Kanals K 3 signalisiert

Fig. 14 zeigt ausführlicher die in Fig. 1 schematisch dargestellte Zentraleinheit ZE und die ebenfalls in Fig. 1 schematisch dargestellte Adressenstufe AEX. Fi g. 15 zeigt Signale, die im Bereich der Zentraleinheit und der Adressenstufe AEX eine Rolle spielen. Die Zentraleinheit ZE besteht im wesentlichen aus dem Taktgeber TEX aus dem Decodierer DC2 und dem _>> Umsetzer UM2. Die in Fig. 1 dargestellte Übertragungseinrichtung UE gibt das Signal ue ab, das bei ordnungsgemäßer Übertragung weitgehend dem gesendeten Signal zs gleicht. Das in Fig. 15 dargestellte Signal ue enthält somit die Synchronworte 010,011,011, _i(> woraus der Decodierer DC 2 das Signal h 8 ableitet, das auf der Empfangsseite die Zeitmultiplexperiode signalisiert Der Umsetzer UM 2 hat die Aufgabe, aus dem Signal uedieNutzbits 11,12,21,31 auszusenden und mit dem Signal ze zu signalisieren. _J5

Die Adressenstufe AEX enthält den Impulsgenerator GE 3, dem einerseits das Signal Λ 1 und andererseits das Signal Λ 8 zugeführt werden und der über seinen Ausgang das Signal ge X abgibt Es ist dies ein mäanderförmiges Signal, dessen Periodendauer gleich der Bitdauer ist und dessen Phasenlage in bezug auf das Signal Λ 8 orientiert ist. Dieses Signal ge X wird als Steuersignal der Steuerstufe STX zugeführt, die vier Schalter betätigt. Mit dem Signal geX = \ nehmen die Schalter ihre gestrichelten Schaltstellungen ein und mit dem Signal ge 1=0 nehmen die Schalter ihre voll eingezeichneten Schaltstellungen ein.

Das Signal ue wird auch der Verzögerungsstufe VZ zugeführt, die das Signal ue derart verzögert, daß die Bits c X = 1 und c 1 =0 während der Dauer der Impulse so des Signals Λ 8 auftreten.

Der Zähler Z4 erhält die Impulse des Signals /78 als Zählimpulse und die Impulse des Signals Λ 24 als Rücksetzimpulse. Dabei signalisiert das Signal h 24 die erste Zeitmultiplexperiode, die sie aufgrund des speziellen Synchronwortes 010 erkennt. Der Zähler Z4 wird zum Zeitpunkt /20 zurückgesetzt und signalisiert mit den Signalen z41 und ζ42 den binär ausgedrückten Zählerstand 00, ab dem Zeitpunkt /24 den binär ausgedrückten Zählerstand 10 und ab dem Zeitpunkt w /28 den binär ausgedrückten Zählerstand 01. Die Signale ζ41 und ζ42 kennzeichnen somit die den einzelnen Kanälen K X, K 2, K 3 zugeordneten Zeitmultiplexperioden.

Der Festwertspeicher FSP2 speichert eine Liste, die μ den Zusammenhang zwischen den Kanälen und den Geschwindigkeitsklassen wiedergibt. Mit den Impulsen des Signals Λ 8 wird der Festwertspeicher FSP2 auf die Dateneingabe vorbereitet Es wird zunächst angenommen, daß die mit der Steuerstufe STi gesteuerten Schalter die gestrichelt dargestellte Schaltstellung einnehmen, so daß die Signale z41 und z42 dem Festwertspeicher FSP2 zugeführt werden und die Nummer des betreffenden Kanals eingeben. Gleichzeitig wird mit dem Signal c 12 die Geschwindigkeitsinformation eingegeben, so daß beispielsweise zum Zeitpunkt /24 die Kanalnummer 00 und das Bit c=\ eingeschrieben werden, das eine der beiden Geschwindigkeitsklassen signalisiert Zum Zeitpunkt i28 wird dann beispielsweise die Kanalnummer i0 eingeschrieben, und außerdem wird mit dem Bit c X =0 signalisiert, daß dem zweiten Kanal mit der Nummer 10 die zweite Geschwindigkeitsklasse zugeordnet ist. Die Signale ζ 4.1 und ζ 42 dienen auch als Adressen, so daß mit der Adresse 00 das Signal /2= 1 ausgegeben wird, wogegen mit der Adresse 10 und mit der Adresse 01 das Signal /2=0 ausgegeben wird. Es wird zunächst angenommen, daß das in Fig. 15 dargestellte Signal /2 über den Ausgang des Festwertspeichers FSP 2 abgegeben wird.

Der Zähler Z5 wird mit dem Signal /"2 gegebenenfalls auf einen Zählei'stand eingestellt, der dem Binärwert des zugeführten Signals entspricht Außerdem wird der Zähler Z5 mit dem Signal ή 2 auf den Zählerstand 0 zurückgesetzt. Es wird angenommen, daß der Zähler ZS kurz vor dem Zeitpunkt ί 24 den Zählerstand 0 hat was mit dem Signal ζ Sl = 0 signalisiert wird. Zum Zeitpunkt f24 wird mit dem Signal /"2=1 im Zähler Z 5 der Zählerstand 1 eingestellt und das Signal z5i = l abgegeben. Zum Zeitpunkt ί 25 wird mit dem Signal h 2 wieder der Zählerstand 0 eingestellt und auch zu den Zeitpunkten f26 und /27 beibehalten, weil das Signal /"2=0 ist.

Der Zähler Z 6 erhält die Impulse des Signals Λ 2 als Zählimpulse und wird mit den Impulsen des Signals h 8 zurückgesetzt Außerdem wird der Zähler Z6 nur dann betrieben, solange das Signal ζ 51 gleich 0 ist. Zum Zeitpunkt /24 wird mit dem Signal A 8 der Zähler Ζβ zurückgesetzt, so daß mit den Signalen 64 und 65 der Zählerstand 00 signalisiert wird. Zum Zeitpunkt /25 ist das Signal ζ 51 ungleich 0, so daß der Zählerstand 00 beibehalten wird. Zum Zeitpunkt f26 wird mit einem Impuls des Signals Λ 2 der Zählerstand 6564 = 01 und zum Zeitpunkt /27 wird der Zählerstand 6564=10 signalisiert.

Es wurde bereits erwähnt, daß mit der Steuerstufe STX die Schalter abwechselnd in ihre O-Stellung bzw. 1-Stellung geschaltet werden. Der Festwertspeicher FSP2 erhält somit als Adressensignale abwechselnd die Signale z41, z42 bzw. die Signale 64, 65. Zum Zeitpunkt /24 werden mit dem Signal ge X=Q die 0-Stellungen der Schalter eingestellt, so daß die Signale 6 4 und 6 5 als Adressensignale dem Festwertspeicher FSP2 zugeführt werden und die Adresse 00 anliegt.

Es entsteht somit das Signal /"2=1, das, wie bereits erwähnt, den Zählerstand eins des Zählers Z5 bewirkt. Zum Zeitpunkt /25 liegt wieder die Adresse 00 an, so daß erneut das Signal /"2 = 1 erzeugt wird, das nun jedoch nicht zur Wirkung kommt, weil mit Hilfe des Inverters G 27 das Gatter G 26 gesperrt ist. Zu den Zeitpunkten /26 und / 27 liegen die Adressen 01 bzw. 10 an, so daß in beiden Fällen das Signal /2 = 0 abgegeben wird. Erst zum Zeitpunkt /28 wird wieder ein Signal /2=1 zum Zähler Z5 durchgeschaltet und dessen Zählerstand auf eins gesetzt.

Der Submdltiplexer M81 erhält das Signal z51 und wird mit den Signalen 64 und 6 5 adressiert. Ab dem

Zeitpunkt ί 24 bis zum Zeitpunkt / 26 ist die Adresse OO eingestellt so daß während dieser Zeit ein Teil des Signals ζ 51 in das Signal b i übernommen wird. Ab dem Zeitpunkt f 26 bis zum Zeitpunkt /27 ist die Adresse 01 eingestellt und ab dem Zeitpunkt / 27 bis zum Zeitpunkt f28 ist die Adresse 10 eingestellt Auf diese Weise ergeben sich die Adressensignale bi,b2 und 63.

F i g. 16 zeigt ausführlicher die in F i g. 2 schema tisch dargestellte Verarbeitungseinheit VS Fig. 17 zeigt die in diesem Bereich auftretenden Signale. Die der Verarbeitungseinheit VS zugeführten Daten d 1 bzw. i/2 bzw. t/3 sind in Fig. 17 dargestellt und werden den Zellen SU, S12, Pll, P12 bzw. S21, S22, P21, P22 bzw. S31, S32, P31, P32 zugeführt die je ein Bit speichern können. Das Signal a 3 wird den Zellen SIl, S12, S21, S22, S31. S32 zugeführt, wobei das Einschreiben von Daten in die Zellen nur mit dem Signal a 3 = 0 und das Auslesen von Daten nur mit dem Signal a3=1 möglich ist. Das Signal a4 wird von den Zellen PU, P12, P21, P22, P31, P32 zugeführt wobei das Einschreiben der Daten nur mit dem Signal a 4=0 und das Auslesen der Daten nur mit dem Signal a 4 = 1 möglich ist Die Steuerstufen S7"2 und S7"3 steuern mehrere Schalter im Takt des Taktsignals Λ 8, das in Fig.4 dargestellt ist Die in Fig. 17 dargestellten r, Diagramme ST2, ST3 zeigen, zu welchen Zeitabschnitten die Schalter ihre O-Stellungen bzw. !-Stellungen einnehmen. Über diese Schalter werden Signale zugeführt, die ebenfalls das Einschreiben und das Auslesen von Daten aus den Zellen beeinflussen. Eingeschrieben werden Daten nur dann über die rechts eingezeichneten Eingänge, wenn an den beiden links davon eingezeichneten Eingängen jeweils O-Signale anliegen und ausgelesen werden Daten nur dann, wenn an beiden links eingezeichneten Eingängen !-Signale r> anliegen.

Kurz nach dem Zeitpunkt 11 stellt die Steuerstufe S7"2 die O-Stellungen der Schalter ein, so daß an Zelle SIl die Signale a2 = 0unda3 = 0 anliegen und daher die Voraussetzungen zum Einschreiben gegeben sind und das Bit 11 in die Zelle S11 geschrieben wird. Unter diesen Voraussetzungen werden auch in die Zellen S21 das Bit 21 und in die Zelle 31 das Bit 31 übernommen. Ab dem Zeitpüunkt i4 sind mit den Signalen al=0, a3 = 0 die Voraussetzungen zum Einschreiben in die Zellen S12, S22, S32 gegeben, so daß ab diesem Zeitpunkt die Bits 12, 21, 31 eingeschrieben werden. In Fig. 17 beziehen sich die Bezugszeichen SU, S21, S22, S31, S32 auf die Speicherinhalte der betreffenden Zellen.

Ab dem Zeitpunkt r 5 bis zum Zeitpunkt <9 stellt die Steuerstufe S7"2 die !-Stellungen der zugeordneten Schalter ein und gleichzeitig wird mit dem Signal a 3 = 1 das Auslesen von Daten vorbereitet. Mit dem Signal a3 = 1 und a5= 1 sind die Voraussetzungen zum Lesen der Zelle SIl gegeben, so daß ab dem Zeitpunkt f 5 bis zum Zeitpunkt /6 das Bit 11 über die Gatter G 30 und G 36 als Teil des Signals ms abgegeben wird. Ab dem Zeitpunkt f 6 bis zum Zeitpunkt /7 sind mit a 3= 1 und a6=1 die Voraussetzungen zum Lesen der Zelle S12 gegeben, so daß über die Gatter G 30 und G 36 das Bit bo 12 als Teil des Signals ms abgegeben wird. In ähnlicher Weise werden unter Verwendung der Signale a7=1 bzw. a 9 = 1 die Bits 21 bzw. 22 ausgelesen.

Ab dem Zeitpunkt /5 bis zum Zeitpunkt ί 9 bestehen für die Zellen PU, P12, P 21, P22, P31, P32 die i> gleichen Voraussetzungen, wie sie für die Zellen S U bis S32 ab dem Zeitpunkt M bis zum Zeitpunkt f5 bestanden haben, so daß die Bits 13, 14, 22, 32 in die Zellen Pll bis P32 eingeschrieben werden. Die in Fig. 17 dargestellten Bezugszeichen Pll, P12, P21, P 22, P31, P32 zeigen die genauen Zeitpunkte, zu denen die betreffenden Bits in die mit gleichen Bezugszeichen bezeichneten Zellen übernommen werden. Ab dem Zeitpunkt f9 bis zum Zeitpunkt f 13 werden mit der Steuerstufe S7"3 die 1-Stellungen der zugeordneten Schalter eingestellt und mit dem Signal a4= 1 wird das Auslesen der Daten aus den Zellen PH bis P32 vorbereitet Beispielsweise wird ab dem Zeitpunkt f9 bis zum Zeitpunkt ilO mit dem Signal a4=1 und mit dem Signal a5=1 das Bit 13 aus der Zelle PU ausgelesen und in das Signal ms eingefügt In ähnlicher Weise werden die weiteren Bits 14, 22, 32 ausgelesen und über den Ausgang des Gatters G 36 abgegeben.

Die in Fig. 16 dargestellte Verarbeitungseinheit VS arbeitet mit adressierbaren Zellen S H bis S 32 und PH bis P32. Es wäre grundsätzlich denkbar, anstelle derartiger adressierbarer Zellen Schieberegisterzellen SIl bis S32 und PH bis P32 gemäß Fig.3 vorzusehen, vorausgesetzt daß sie an einer Zentralstelle angeordnet werden. Andererseits wäre es auch denkbar, anstelle der in F i g. 3 dargestellten Schieberegisterzellen SH bis S32 und PU bis P32 dezentral angeordnete adressierbare Speicherzellen zu verwenden.

Die in F i g. 2 dargestellte, sendeseitige Zentraleinheit ZS kann in gleicher Weise wie die in Fig. 12 dargestellte Zentraleinheit ZS arbeiten und das in Fig. 13 dargestellte Signal zs abgeben. Auch die in F i g. 2 dargestellte empfangsseitige Zentraleinheit ZE kann ähnlich aufgebaut sein, wie die in Fig. 14 dargestellte Zentraleinheit ZE, die das in Fig. 15 dargestellte Signal ze abgibt. Die in F i g. 2 dargestellte Adressenstufe AS2 erhält vom Taktgeber 752 die Signale g i,g2,g4, gi,g24 und kann ähnlich ausgelegt sein wie die Adressenstufe AS 1.

Fig. 18 zeigt ein Ausführungsbeispiel der in Fig.2 schematisch dargestellten empfangsseitigen Verarbeitungseinheit VE F i g. 19 zeigt die zugehörigen Signale. Das von der Zentraleinheit ZE abgegebene Signal ze wird gemäß F i g. 18 im Takt der Impulse des Signals h 2 in das Schieberegister mit den Zellen Ui und U 2 eingegeben. Die Steuerstufe 5Γ4 steuert die Schalter im Takt des Signals H 41, wobei die O-Stellungen bzw. die !-Stellungen der Schalter direkt aus dem mit dem Bezugszeichen S7"4 bezeichneten Diagramm in Fi g. 19 ablesbar sind. Die adressierbaren Zellen QIl, Q12, R 11, R 12, Q21, Q22,R2i,R22, Q31, Q32, Λ31, R32 haben je vier Eingänge, von denen der jeweils am weitesten links angeordnete Eingang über die Schalter mit einer der Zellen UX bzw. 172 verbunden ist, von denen die Zellen die Daten erhalten. Wenn am zweiten .Eingang von links und am vierten Eingang von links jeweils O-Signale anliegen, dann werden Daten in die betreffenden Zellen eingeschrieben. Wenn am dritten Eingang von links und am vierten Eingang jeweils 1-Signale anliegen, dann werden Daten von der betreffenden Zelle ausgelesen. In Fig. 19 sind die O-Zustände der Signale b 5, b 6, b 7, b 9 in schematischer Weise eingezeichnet. Beispielsweise wird zum Zeitpunkt f 30 mit den Signalen b 5 = 0 und b 3 = 0 das Bit 11 von der Zelle Ui in die Zelle QU übernommen. Gleichzeitig wird das Bit 12 von Zelle L/2 in die Zelle Q12 übernommen. In F i g. 19 ist schematisch angedeutet, zu welchen Zeitpunkten die einzelnen Bits 11,12,21, 31 in den Zellen QU bis Q32 gespeichert sind. Zum Zeitpunkt 134 sind alle Bits eines ersten Zeitmultiplex-

rahmens in den betreffenden Zellen QU bis Q 32 gespeichert Ab dem Zeitpunkt f 34 bis zum Zeitpunkt f38 erfolgt die Ausgabe der einzelnen Bits, die, wie bereits erwähnt, nur mit dem Signa! 63=1 vorgenommen wird. Zum Zeitpunkt i34 wird beispielsweise mit 63 = 1 und &1 = 1 das Bit 11 von Zelle QU über die Gatter G 37 und G 39 abgegeben. Die Signale q 11, q 12, q2\, qZZ, q31, q32 zeigen, daß ab dem Zeitpunkt f34 bis zum Zeitpunkt i38 alle Bits 11, 12, 21, 31, die innerhalb eines Zeitmultiplexrahmens auftreten, ausgegeben werden.

Ab dem Zeitpunkt f 34 bis zum Zeitpunkt /38 werden durch das Signal b 4=0 die Voraussetzungen geschaffen, um die in den Zellen U1 und U 2 gespeicherten Bits in ähnlicher Weise in die Zellen Λ 11 bis Λ 32 zu übernehmen, wie dies ab dem Zeitpunkt f30 bis zum Zeitpunkt f34 hinsichtlich der Zellen QIl bis Λ 32 geschehe« ist Wie die in Fig. 19 dargestellten Diagramame All, Ä12," Λ 21, K 22, Ä31, /?32 zeigen, sind insgesamt ab dem Zeitpunkt 134 bis 138 die Bits 13, 14, 22, 32 in den Zellen R11 bis #32 gespeichert. Ab dem Zeitpunkt f38 werden durch das Signal 64=1 wieder die Voraussetzungen zum Auslesen der gespeicherten Daten aus den Zellen R11 bis Ä32 geschaffen, so daß die Signale rl 1, r 12, r21, r22, r31, r32 mit den Bits 13, 14, 22, 32 abgegeben werden. Über die Gatter G 37, G 38, G 39 werden, wie ersichtlich, zeitlich nacheinander die Bits 11, 12, 13, 14 des Signals m4 abgegeben. Über die Gatter G 40, G 41, G 42 werden zeitlich nacheinander die Bits 21 und 22 mit halber Geschwindigkeit als Teile des Signals m 5 abgegeben und über die Gatter G 43, G 44, G 45 werden zeitlich nacheinander die Bits 31 und 32 ebenfalls mit halber Geschwindigkeit als Teile des Signals m 6 abgegeben. Diese Signale /n4, m5, m% gleichen den in Fig.6 mit gleichen Bezugszeichen bezeichneten Signalen und werden den Kippstufen K 4, K 5, K 6 zugeführt, die mit dem Signal h 41 getaktet sind. Auf diese Weise ergeben sich, ähnlich wie im Fall der F i g. 6, die Signale e 1, e 2, e3, deren Gewinnung in F i g. 7 unten dargestellt ist Die Adressenstufe AE 2 ist ähnlich aufgebaut wie die in F i g. 1 und F i g. 14 dargestellte Adressenstufe AE1.
Gemäß Fig.4 wurde angenommen, daß innerhalb einer Zeitmultiplexperiode, beispielsweise ab dem Zeitpunkt 11 bis zum Zeitpunkt f 5,die Bits 11,12,21,31 übertragen werden und dementsprechend wurde angenommen, daß diese Bits während der Dauer ζ 1, wie

ίο die Signale pll, ρ 12, p21, ρ 22, p31, p32 zeigen, sendeseitig gleichzeitig zur Verfügung stehen. Die Dauer zl, während der diese Bits gleichzeitig zur Verfügung stehen, müßte nicht gleich der Zeitmultiplexperiode sein, sondern könnte insbesondere kürzer, aber auch länger bemessen sein. Auch gemäß F i g. 17 wird angenommen, daß die Bits U, 12,21,31 innerhalb einer Zeitmultiplexperiode übertragen werden. Auch in diesem Fall werden diese Bits auf der Sendeseite während einer vorgegebenen Dauer ζ 1 gespeichert und stehen gleichzeitig zur Verfügung, wie die Speicherinhalte der Zellen 511, S12, 521, 522, 531, 532 zeigen. Auch diese Dauer ζ 1 gemäß F i g. 17 müßte nicht gleich der Zeitmultiplexperiode sein und dürfte entweder länger oder kürzer bemessen sein und müßte auch nicht gleich der in F i g. 4 dargestellten Dauer ζ 1 sein.

Wie die F ι g. 7 deutlich macht werden auf der Empfangsseite ebenfalls die innerhalb einer Zeitmultiplexperiode übertragenen Bits 11, 12, 21, 31 während einer zweiten Dauer ζ 2 gespeichert und stehen gleichzeitig zur Verfügung. Auch diese Dauer ζ 2 dürfte kürzer oder länger als die Zeitmultiplexperiode sein. Auch gemäß Fig. 19 werden die innerhalb einer Zeitmultiplexperiode übertragenen Bits 11, 12, 21, 31 während der Dauer ζ 2 gespeichert und stehen alle gleichzeitig zur Verfügung. Auch in diesem Fall ist die in Fig. 19 dargestellte Dauer ζ2 unabhängig von der Zeitmultiplexperiode und auch unabhängig von der in F i g. 7 dargestellten Dauer ζ 2.

Hierzu 15 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Verfahren zur Zeitmultiplex-Obertragung von Daten, wonach die Bitrate mindestens einer Datenquelle änderbar ist und die Daten innerhalb von Zeitmultiplexrahmen übertragen werden, wonach alle Bits der zu übertragenden Daten sowohl auf der Sendeseite als auch auf der Empfangsseite in je einem bitweise adressierbaren sendeseitigen bzw. empfangsseitigen Datenspeicher gespeichert werden, und wonach eine Zeitmultiplexrahmensynchronisierung vorgenommen wird, dadurch gekennzeichnet, daß

A) alle Bits (11,12,21,31) der Daten (d 1, c/2, t/3), die innerhalb der Zeitmultiplexperiode übertragen werden, im sendeseitigen Datenspeicher (S, P) gespeichert und innerhalb einer vorgegebenen ersten Dauer (z 1) aus dem sendeseitigen Datenspeicher (S, P) in einstellbarer oder steuerbarer Reihenfolge derart ausgelesen und in das Zeitmultiplexsignal eingefügt werden, daß alle von ein und derselben Datenquelle (Di, D 2, D 3) stammenden Bits im Zeitmultiplexsignal unmittelbar aufeinander folgen (Fig. 1,2,3.16),

B) die während der Zeitmultiplexperiode übertragenen Bits im empfangsseitigen Datenspeicher (Q, /ty gespeichert und innerhalb einer vorgegebenen zweiten Dauer (z2) aus dem empfangsseitigen Datenspeicher (Q, R) derart ausgelesen werden, daß die Datenendgeräte (E) die ihnen zugeordneten Daten in der gleichen zeitlichen Folge erhalten, wie sie von den Datenquellen (D) abgegeben wurden (F i g. 1,2,6), und

C) Informationen betreffend die Bitraten der Datenquellen von der Sendeseite zur Empfangsseite übertragen werden und in Abhängigkeit von den Bitraten die Daten aus dem sendeseitigen bzw. empfangsseitigen Datenspeicher ausgelesen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mit einer sendeseitigen Adressenstufe (AS) sendeseitige Adressensignale (a) erzeugt werden, mit denen die einzelnen Bits in der einstellbaren oder steuerbaren Reihenfolge aus dem sendeseitigen Datenspeicher (5, P) ausgelesen werden, und daß mit einer empfangsseitigen Adressenstufe (AE) pro Zeitmultiplexperiode empfangsseitige Adressensignale (b) erzeugt werden, mit denen Bits aus dem empfangsseitigen Datenspeicher (Q, ^ausgelesen werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf der Sendeseite in einem Bitgeschwindigkeits-Speicher (FSPi) Informationen gespeichert werden, welche die den Datenquellen (D 1, D 2, D 3) zugeordneten Geschwindigkeitsklassen charakterisieren, daß im Rahmen des Zeitmultiplexsignals (ms) sowohl die Bits der Datenquellen (D 1, D 2, D 3) als auch die informationen betreffend die Geschwindigkeitsklassen übertragen werden, und daß auf der Empfangsseite mit Hilfe der Informationen betreffend die Geschwindigkeitsklassen die Reihenfolge festgelegt wird, mit der die einzelnen Bits empfangsseitig den Datenendgeräten (Ei, £2, E3) zugeleitet werden.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß während jeder Zeitmultiplexperiode als Informationen betreffend die Geschwindigkeitsklassen nur derartige Informationen übertragen werden, die je eine einzige Geschwindigkeitsklasse einer einzigen Datenquelle betreffen.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß während jeder Zeitmultiplexperiode Informationen betreffend alle Geschwindigkeitsklassen übertragen werden.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet daß während jeder Zeitmultiplexperiode mehrere Synchronisierbits (syg) übertragen werden, die den betreffenden Zeitmultiplexrahmen signalisieren, daß mehrere Nutzbits der Daten übertragen werden und daß mindestens je ein Bit übertragen wird, das die Geschwindigkeitsklasse einer der Datenquellen signalisiert

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet daß die einer Zeitmultiplexperiode zugeordneten Bits der Datenquellen sendeseitig und empfangsseitig in je eine Speicherzelle (SIl, S12, S21, S22, S31, S32) eines sendeseitigen bzw. (QU, Q 12, <?21, <?22, Q3i, Q32) eines empfangsseitigen ersten Datenspeichers eingespeichert werden, und daß die Bits der darauffolgenden Zeitmultiplexperiode in je eine Speicherzelle (PU, P12, P2i, P22, P3i, P32) eines sendeseitigen bzw. (R 11, R 12, K 21, R22, R3i, R32) eines empfangsseitigen zweiten Datenspeichers eingespeichert werden.