JPH07118188B2 - 集積回路メモリ - Google Patents

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は集積回路メモリに関するものであつて、更に詳
細には、周辺回路を含むスタテイツクRAMに関するもの
である。

半導体メモリには２つの基本的な形がある。第１のもの
はダイナミツクランダムアクセスメモリすなわちダイナ
ミツクRAMであつて、データをセル中に短時間だけ記憶
する形のものである。このようなダイナミツクRAMセル
中でのデータ記憶する時間は短かいため、リフレツシユ
を必要とする。半導体メモリの第２の形のものは、リフ
レツシユを必要としないスタテイツクRAMである。ダイ
ナミツクRAMにくらべるとスタテイツクRAMの欠点は、ス
タテイツクRAMの方がダイナミツクRAMよりも広い半導体
表面領域を占有するということである。

現存する従来のスタテイツクRAM装置はメモリへデータ
を記憶するという簡単な作業を行う。もしこのメモリ
を、パイプラインやパリテイの機能を行うことを必要と
するシステム中に用いる時には、それら付加的機能を実
行させるための付加回路を設けなければならない。現存
する現在のスタテイツクRAMの例としてはインテル社の2
147Hがあり、それについてはインテル社の部品データカ
タログ1982年版の１−44頁から１−47頁に述べられてい
る。

しかしながら、多機能なメモリを得ることは大いに望ま
れている。すなわち、例えばインテル社2147Hのような
メモリをシステム中に用いる時には、同じボード上で書
込み防止、パリテイ発生及びチエツクのような機能を行
わせなければならない。ある場合、例えば書込み防止の
場合には、このことはそれらの機能がうまく実行されな
いだけであることを意味する。他の場合、例えばパリテ
イ発生及びチエツクの場合には、ボード設計がより複雑
になり、同一ボード上に本質的に付加的な論理回路を設
計しなければならないということを意味する。このこと
は更に、最初から新しいシステムを設計することはより
困難であり、稼動しているプロトタイプ装置中に最初か
らの設計を開発することもより困難であり、生産用の設
計を短時間に開発することもより困難であるということ
を意味する。このことは更に、存在する設計中に（例え
ば当面考えている以上にメモリ容量を増大すること）変
更を行うことはより困難であるということを意味する。

このように本発明の目的は多機能な集積回路メモリ、す
なわちパリテイ発生及びチエツクのような低レベルの制
御機能をオンチツプで簡便に行うことのできるメモリを
得ることである。

しかしながら、集積回路メモリチツプ上へ低レベル制御
機能を導入することを始めると、選択の問題が発生す
る。すなわち、単一のチツプ上へ含めることの可能な制
御機能は非常に多数個存在し、システム設計者は正確に
どの機能が望ましいかについて同じ意見にはならない。
従つて、低レベルの制御機能を勝手に組込まれた多機能
なチツプもまた最適なものではないであろう。何故な
ら、システム設計者は、そのチツプを彼らのシステム中
に採用する際に組込まれたその機能を除かなければなら
ないからである。

従つて、本発明の目的は、各種の低レベル制御機能の組
込みあるいは取はずしをプログラムできるようになつた
多機能な集積回路メモリを得ることである。

更に、低レベル制御機能のいくつかは、それ自身固有の
プログラム可能性を必要とする場合がある。例えば8K語
を含むメモリチツプが各々1Kを含む８個のブロツクに区
分されて各ブロツクが書込み防止プログラムできるよう
になつたブロツクでの書込み防止機能、またはその書込
み防止機能を除去することができることによつて動作に
おける大きな柔軟性が得られる。それは、この書込み防
止がシステムの動作中に容易に再調整できれば、記憶さ
れているデータが外部からの擾乱によるシステムレベル
でのエラーに対する最大の安全性を保証することができ
るためである。

このように、本発明の目的は、低レベルのプログラム可
能な制御機能をチツプ上において実現できる集積回路メ
モリを得ることである。

これらの低レベル制御機能の精確な特性によつて、それ
らをチツプとの間で読み書きできることが望ましい。す
なわち、複数個のプログラムできる制御機能状態を有す
るチツプが正しい制御機能状態にあることを保証するた
めには、そのチツプを仕上げ、プログラムできる機能の
すべての現在の状態を表示する読出しを得ることができ
ることが望ましい。特に、制御機能読出しサイクルなど
に対するシステムタイミングへの付加的な配線や過剰な
要求を行うことをさけるために、通常のメモリ読出しサ
イクルのタイミングを用いてプログラム可能な制御機能
ステータスのそのような読出しを行うことができること
が望ましい。

このように本発明の１つの目的は、通常のメモリ読出し
サイクルと本質的に同じタイミングにある読出しサイク
ルによつてステータスの読出しが可能な、プログラム可
能なオンチツプの制御機能を備えた集積回路メモリを得
ることである。同様な理由で、通常のメモリ書込みサイ
クルと本質的に同じタイミングでプログラム可能な制御
機能書込みが行えることもまた望ましいため、本発明の
更に１つの目的は、プログラム可能なオンチツプ制御機
能のプログラムされたステータスの書込みが通常のメモ
リ書込みサイクルと本質的に同じタイミングを用いて実
行できるようになつた。プログラム可能なオンチツプ制
御機能を有するメモリを得ることである。

これがもたらす更に別の困難性は、電力供給中断や他の
過渡的な中断によつて、システムのプログラム可能なメ
モリチツプが不定の状態に変化するという可能性がある
ということである。通常のメモリ読出し特性及び書込み
特性を用いてプログラムされたステータスを読み書きす
る場合には、考えられる困難性は、現在のプログラムさ
れた制御機能のステータスに関する不確定性のために、
これら制御機能の状態を完全な確かさで読み書きするこ
とが不可能になるということである。

このように、本発明の１つの目的は、すべてのプログラ
ム可能な機能のステータスが、プログラム可能な制御機
能の現状の状態の如何にかかわらず、ハード結線された
リセツト信号によつて定義されるようになつた、プログ
ラム可能なオンチツプ制御機能を有する集積回路メモリ
を得ることである。

本発明のこれら及び他の目的を達成するために、本発明
は次のものを与える。

メモリであつて、オンチツプの低レベル制御機能を供給
する各種の選択的に構成可能な周辺回路を含み、また選
択的に構成可能な周辺回路を制御するためのクロツク化
されていない最大論理レベルの出力を与え、更にアクセ
スされて読出すことのできるビツトを記憶する、構成RA
Mを含むようなメモリ。この場合この構成RAM中の各セル
は２つの出力モードを有している。すなわち、各種の周
辺回路への連続的な制御信号として与えられるデジタル
な連続出力と、構成RAM中に記憶されている情報を読出
すために用いられる選択可能なアナログ出力とである。

このように、デジタルな連続出力は制御信号を供給し、
それはプログラム可能な低レベル制御機能を制御するた
めに（必要ならばバツフアを通して）送られる。他方、
アナログ出力は、センス増幅器へパストランジスタを通
してゲート出力され、メモリセルの通常の列と同様に、
本質的に通常のSRAM読み書きサイクルを用いて通常の読
み書き出力の機能を供与する。本発明の好適実施例の他
の特徴は、これを完成する手助けとなるものであるが、
各々の構成RAMセル中の駆動トランジスタとパストラン
ジスタの寸法の選択である。すなわちデジタル連続出力
へ適当な駆動電流が供給されるようにする。本発明のこ
の好適実施例の別の特徴は、各構成RAMセル中にリセツ
トトランジスタを設けることである。それらのリセツト
トランジスタはすべてのセルに既知のデータを書き込
み、メモリを１つの知られた構成とする。

本発明は以下に、ここに述べた好適実施例を主として参
照しながら説明する。すなわちその実施例ではバイト幅
8K×９のスタテイツクランダムメモリ（SRAM）がパリテ
イ発生及びチエツク、アドレスパイプライン、メモリ配
列の８ブロツクの各々に対して書込み防止ステータス２
バイトを符号化する書込み防止、その他を含むプログラ
ム可能なオンチツプ制御機能を有している。しかし、本
発明は一般に任意の集積回路メモリ中の低レベル制御機
能のオンチツププログラム可能性に適用することがで
き、更に詳細には任意のSRAM中のそのようなプログラム
可能性に適用することができる。

本発明の新規な特長と考えられる特性は特許請求の範囲
に述べられている。しかし、本発明それ自体は、それの
他の特徴及び利点と共に、以下の、図面を参照した詳細
な説明によつて最も良く理解できるであろう。

〔好適実施例の説明〕

本発明は、単なるメモリよりもむしろ１つの半導体チツ
プ上のメモリシステムに関するものである。このメモリ
システムが高速かつ高性能のシステム中に用いられるた
めに、性能を向上させるための特別な機能が付加されて
いる。メモリシステム機能をこの１つのチツプ上へ集積
化することによつて、コンピユータシステム中に用いら
れた場合のパツケージ数が減少することになると考えら
れる。全体を通してスタテイツク方式が用いられてい
る。そのために、リフレツシユサイクルが不要となり、
信頼性向上と共に、システムタイミングの柔軟性が増大
している。

本発明のメモリは複雑な支援機能を組込まれている点で
従来のメモリと異なつている。このことが必要と考えら
れる理由は、最新の複雑なシステムにおけるスループツ
ト増大の要求に適合することと、システム全体にわたつ
てメモリ支援の負荷を分散させようとするためである。
本発明の好適実施例は各々９ビツトの8,192（8K）語に
構成されたスタテイツクメモリ装置である。第９番目の
ビツトのために、パリテイビツトを記憶しておくための
付加的メモリチツプを必要とせずにパリテイを利用する
ことができる。また、もし必要であれば、それを第９番
目のデータビツトとすることも可能である。本発明のメ
モリはオンチツプのパリテイチエツク及び発生器を有し
ている。これによつて、システム中に外部論理回路や付
加的チツプを設けることなしにパリテイ機能を組込むこ
とができる。本発明におけるパリテイはプログラム可能
となつている。すなわち、もし必要であればパリテイ機
能を停止させてメモリの９ビツト全部を直接アクセスす
ることもできる。このメモリ配列のアドレスを指定する
ために13本のアドレスラインが用いられる。

本発明のまた１つの特別な機能は書込み防止回路であ
る。このことによつて、あやまつた書込みによつてデー
タが破壊されることから、メモリ領域を保護することが
できる。メモリは1,024（1K）語毎の８つのブロツクに
区分されている。各々のブロツクには、書込み防止フア
イルと呼ばれる特別なレジスタがあり、２ビツトが設け
られている。１方のビツトは、そのメモリブロツクがプ
ロセツサ（CPU、中央演算）装置によつて開始される書
込みサイクルに対して保護されるべきであるかどうかを
指定するために用いられる。他のビツトは同じ機能を、
直接メモリアクセス（DMA）装置によつて開始されるサ
イクルに対して有している。この機能のために本発明の
メモリはより多様な性能をもつことになる。

本発明においては、書込み防止はバイパスさせることが
できる。その場合は、システムは書込み防止ビツトを制
御する能力を有しない本発明のメモリを用いることもで
きる。更に、テストや他の理由によつて、書込み防止を
バイパスして、優先順位の高い作業（システムスーパバ
イザやオペレーテイングシステム）を行わせることもで
きる。

本発明の更に他の特別な機能は、パイプラインモードに
よつて動作させることができるということである。パイ
プラインモードにおいては、アドレスと制御セツトアツ
プがメモリアクセスと制御動作にオーバーラツプされ
る。パイプラインモードにおいては、アドレスと制御信
号がクロツク入力の立上り端でサンプリングされる。パ
イプラインレジスタのためにアドレス及び制御経路を通
る伝搬遅延がすこし増大するけれども、これは他の因子
によつて補償される。まず、アドレス及び制御信号のセ
ツトアツプ時間による遅れは取除かれる。第２にシステ
ムとしてみた場合、プロセツサは次のサイクルのために
アドレス及び制御ラインをセツトアツプしながら同時に
１つのメモリサイクルからデータの読み書きを行うた
め、異なるメモリサイクルからのデータの処理が重なり
合うことになる。

もし望むならば、パイプラインを停止させてシステムタ
イミングを簡単化することができる。非パイプラインモ
ードの動作をもつシステムはパイプラインシステムと同
じスループツト率を達成することはできないが、非パイ
プラインモードでも動作できるということは、本発明の
多様性を増大させる。

もし望むならば、アドレス及び制御ピンを各クロツクの
立上り端でサンプリングするパイプラインレジスタを用
いることによつて、パイプライン機能を組込むことがで
きる。別のレジスタ、パリテイレジスタを用いていくつ
かの構成においてパリテイ機能のパイプライン化を実現
することができる。

パリテイ、書込み防止、パイプライン、これらはすべて
使用者によるプログラムが可能である。これによつて、
本発明の複数個の種類の型式を用意する必要がなくな
り、あるいはそれ以上の支援ハードウエアを作製する必
要もなくなる。これら機能のプログラム化はここにおい
てI/Oサイクルと仮に呼ぶものによつて行われる。I/Oサ
イクルにおいては、制御レジスタは、すべての特別な機
能の動作を制御するためにアクセスされる。制御レジス
タは、データ経路が１ビツト幅のみであることを除い
て、実際の8Kメモリとほとんど同様にアクセスされる。
本発明においては19個の１ビツト幅の制御レジスタが用
いられている。

制御レジスタのうちの３個が構成RAMを形づくつてい
る。それはどの特別機能が働いているかを決めるために
用いられる。パリテイ、パイプラインタイミング、書込
み防止は、このRAM中のビツトを変えることによつてプ
ログラムされる。パリテイ出力バツフア機能もまたプロ
グラム可能である。他の16個の制御レジスタは書込み防
止フアイルであつて、語の1Kブロツクを重ね書きから保
護するために用いられる。それらの機能については既に
説明した。それらの内容は、書込み防止を働かせない場
合には無視されるが、後に利用する時のために、変わら
ないで残つている。書込み防止レジスタはDMA及びCPUに
よる保護メモリ書込みサイクルの間、メモリ書込みパル
スをゲート出力するために用いられる。書込みパルスが
阻止された場合には特定の出力が低レベルとなつて書込
み失敗を表示する。

特別な機能を制御するために必要なI/Oサイクルを支援
することのでないシステム中へ、本発明を利用すること
も可能である。部分的なあるいはサイクルなしの制御に
よるこれらの動作モードは「無音（ダム）」モードと呼
ぶ。例えばリセツトの後、本発明は書込み防止あるいは
パリテイなしの、非パイプラインモードでの単純な8K×
９のメモリとして機能することができる。これらのモー
ドについては後に詳述する。

本発明は６本の制御されたラインによつて制御される。
どの動作を実行すべきかを定めるための３つのCT（サイ
クル型）ラインがある。それらはチツプを駆動するチツ
プ選択（CS/）、メモリ機能を既知の状態へもどすため
のリセツト（RST/）、パイプラインモードにおいてメモ
リを同期化し、あるいは非パイプラインモードにおいて
書込み駆動信号を供給するためのクロツク書込み駆動
（CLK/WE）の３つである。CTラインはI/Oかメモリサイ
クルか、読出しか書込みか、DMAかCPU制御のアクセスか
を同定する。CTラインの機能はより詳細に述べる。

このチツプ上のピン（RST/）はメモリシステムを既知の
状態へリセツトするために用いられる。メモリ配列の内
容は変更されないが、パイプラインレジスタはクリアさ
れ、構成レジスタ及び書込み防止レジスタは既知の状態
へ設定される。これによつてメモリシステムをコールド
スタートから信頼性高く立上げ初期化することを可能と
する。

本発明のここにとり上げている好適実施例についてより
詳細に説明する。

本発明は第１図に示した配置のように、8K×９のメモリ
の形に実施するのが望ましい。このメモリは4K×９の半
配列100に分割され、各々の半配列が９ビツト位置の各
々に出力を有している。各半配列100は２個の冗長列202
を有していることが望ましい。それらは半配列100中の
任意の欠陥列と置換えることができる。その列アドレス
の１ビツトが右か左の半配列を選択し、その列アドレス
の他の４ビツトは２段階において別々にアドレス指定さ
れる。列デコーダCD1が下位のビツトを復号化し４本の
アドレスラインへ供給する。４個の一次センス増幅器SA
1（４列に対応している）の各組が、デコーダCD1からの
４本のラインによつて制御される多重化スイツチを通し
て二次センス増幅器SA2へ接続される。デコーダCD2が上
位ビツトを復号化し、各ビツト位置に対して適切な二次
センス増幅器SA2を選定する。冗長ブロツクＲは、溶断
フューズの状態に依つて、対応する半配列中の任意の欠
陥列を２つの冗長列の１つで置換することを可能とす
る。パリテイ発生及びチエツク論理回路PCGは８ビツト
入力から第９番目のパリテイビツトを発生し、更に配列
からの読出された各々の９ビツトのバイトに対しパリテ
イチエツクを実行する。構成RAM回路CNRAMは８個のメモ
リブロツク（16ビツト）に対して書込み防止情報を記憶
し、更にパリテイチエツク、アドレスパイプライン、及
びパリテイ妨害出力信号の付加的能動性プルアツプ（pu
ll−up）、のいずれかを選択励起することを示すビツト
を記憶する。（能動性プルアツプが励起できなければ、
多重チツプが互にワイア−オア（Wire−OR）できるが、
外部プルアツプ抵抗が必要である。） ここに述べる好適実施例においては構成RAMのCNRAMは短
い単列のメモリセルである。ここに述べる好適実施例に
おいては、23個のメモリセルが設けられているが、それ
らのうち19個のみが実際にはチツプ上の機能を制御する
ために用いられている。構成RAM CNRAM中の望ましいメ
モリセルを第４図及び第５図に示してある。すなわち、
各メモリセルは、デジタル出力ライン112を有してい
る。１対のビットライン（入力ライン）CBLとCBLBが設
けられて、構成RAM中のセルの各々へのゲートアクセス
を供給している。ラインCBLとCBLBは第3K図に示された
センス増幅器108への相補的入力を供給する。ビツトラ
インCBLとCBLBの各々はそれぞれ自身の負荷装置M10とM1
1を有しており、ラインWLによつてアクセスされたメモ
リセルの１つが読出される時は、CBL及びCBLB上の電圧
は最大デジタル振幅の変化はせず、単にセルアクセスト
ランジスタ106（ビツトライン負荷M10とM11へ流れる電
流を制限している）のインピーダンスによる減少分の変
化をみせる。このことは、データ出力ライン112と114上
ではデジタル信号の全幅変化がみられるが（すなわち高
レベルが供給電圧に等しい）、ビツトラインCBLとCBLB
は小さな電圧振幅例えば数百ミリボルトの変化しか示さ
ないということを意味する。このことは非常に有利であ
る。

構成RAMのビツトライン上での制限された電圧振幅が望
ましいのは、この構成RAMがランダムアクセスメモリと
して機能できなければならないからである。すなわち、
チツプに対してそれの各種ステータスオプシヨンのステ
ータスを決定することを要求した場合、構成RAM内での
連続的な読出しサイクルが行われることが多い。メモリ
セルの１つから全幅デジタル信号が、これらの特別な構
成RAM読出しサイクルの間にビツトライン上へ与えられ
たとすると、読出し妨害が起りやすい。すなわち、ビツ
トライン上に全幅デジタル信号がまだ存在する時に別の
セルがアクセスされると、そのビツトライン上の信号が
不注意にアクセスされた上記第２のセル中へ書きもどさ
れる可能性がある。

このように本発明に用いられる構成RAMはいくらか通常
と異なる要求を満たさなければならない。すなわち、制
御信号として一定の電圧を供給することが必要であり、
読出しを妨害することなしに望ましくは従来の高速SRAM
タイミングを用いて読み書きができることが必要であ
る。各々本発明に従つた２種類の出力を有するセル列を
用いることによつて、この問題を有利に解決することが
できる。

第２図は、メモリチツプ内の構成RAMのCNRAMの接続ブロ
ツク図を示している。３つのビツトCT0、CT1、CT2がピ
ンからレジスタ203を通して受取られ、既に述べたよう
にサイクル型を示す（すなわちCPUアクセス、DMAアクセ
ス、あるいは構成RAM中への読み書きのようなオーバヘ
ツド作業）。

構成デコーダ204は、上位の行アドレスビツトA0ないしA
4の５ビツトを受信するように接続されており、更に、
サイクル型デコーダ206からの３本の復号化されたサイ
クル型ラインを受けるように接続されている。

この構成RAMデコーダ204は特殊設計されており、２つの
構成RAMモードにおいて異なる作用を有する。I/Oモード
において、デコーダ204は、構成RAM CNRAM208中の23個
のメモリセルのうちの任意の１つを個別的に選び、その
セルへの読み／書き作業を行うために５本のアドレス入
力を用いる。メモリモードにおいては、書込み防止情報
を記憶する構成セルの１つがアドレスラインのサブセツ
ト（望ましくは３個の最上位行アドレスビツト）及び主
メモリのサイクル型制御ラインによつて選択され、主メ
モリへのアドレス及び制御入力が変化した場合にチツプ
への動的な書込み防止制御情報を供給することが行われ
る。この機能は、主メモリの８個の指定されたブロツク
のうちのいずれかに依存して、またそのブロツクの書込
み防止に付随する構成RAMセルが１の状態に設定されて
いるかどうかに依存して、主メモリ書込み作業に対する
書込み防止あるいは許容の機能を提供する。構成RAMデ
コーダ204は３個のアドレス入力と主メモリからのサイ
クル型制御情報を用いて、各々主RAMメモリの８個の定
められたブロツクのうちの１つに対応する８個の構成セ
ルの２つのグループからの情報を復号化する。構成RAM
デコーダと主RAMデコーダによつて同じアドレスライン
が用いられているため、構成RAM制御信号と主メモリ動
作との同期が得られる。

第２図はまた、構成RAM CNRAM208とこの実施例における
他のブロツクとの相互接続をも示している。上述の書込
み防止出力は構成RAM208から書込み防止回路210へ与え
られる。書込み防止回路210は書込みパルスゲート212
（書込み励起入力ラインへ接続されている）を制御し、
それは8K×9SRAM配列214へ書込み励起ラインを供給す
る。（この配列は２個の半配列100を含むのみでなく、
第１図に示されたようにセンス増幅器SA1とSA2中にロー
ド（road）デコーダRD、列デコーダCD1、CD2をも有して
いる。）外部から受けとられたアドレスA0−A12はアド
レスレジスタ216を通し、多重化スイツチ220を通して内
部バス222上へ供給される。内部バス222はそれらのアド
レスをSRAM214へ与え、またそれらアドレスのサブセツ
トを構成レジスタデコーダ204へ供給する。マルチプレ
クサ220は、構成RAM208からの出力の１つであるパイプ
ライン励起信号PIPE218によつて制御される。このPIPE
信号218はまたゲート228へ与えられる。このゲート228
はパイプラインモードの間、CLK/WEクロツク及び書込み
励起信号をパイプラインクロツク226として通過させ
る。この信号はサイクル型デコーダ206からの出力励起
信号OEによつてゲート出力を与える。その出力信号はデ
ータ出力バツフア232とパリテイビツト出力バツフア234
を駆動する。パリテイ復号ブロツク236は構成RAM208中
にたくわえられた２個のパリテイ選択ビツトPAR1とPAR2
を復号化し、３個のパリテイ復号化出力ビツト238をつ
くり出し、パリテイチエツクレジスタ240に供給され、
メモリ配列及びセンス増幅器214によつて出力されたパ
リテイビツトでパリテイチエツクレジスタ240の出力を
多重化するマルチプレクサ242とパリテイバツフア234へ
それら出力ビツトを与える。されら復号化された制御ラ
イン238の１つもまたマルチプレクサ244へ与えられる。
マルチプレクサはRAM配列214中にたくわえられるべき各
バイトの第９番目のビツトとして、パリテイ発生回路24
6の出力かあるいは１つの入力バイトDQ8/Pのどちらかを
選択する。NORゲート248は直接的にサイクル型ラインCT
O−CT2の１つの状態を検出し、停止サイクルを表示し、
対応する出力信号250を供給する。チツプ選択レジスタ2
52は入力してくるチツプ選択信号▲▼をうけとり、
リセツトレジスタ254は入力してくるリセツト信号▲
▼をうけとる。

ここに述べる好適実施例の実際の回路は第3a図−第3k図
に示されており、与えられた装置寸法（幅／長さで与え
られる）でつくりあげた構成RAM208の一例を示す。この
配列は本発明を、３ボルトの供給電圧VDDを用い、NMOS
論理の形で実現したものである。まず、第3a図〜第3k図
と第2b図の対応関係を示すと、第3a図、第3b図が、第2b
図の「CPU書込み防止ファイル」、第3c図、第3e図が、
第2b図の「DMA書込み防止ファイル」、第3d図が、第2b
図の「書込み防止回路」、第3f図と第3h図が、第2b図の
「パイプラインレジスタ」「ペリテイ選択レジスタ」
（第3h図の制御バス238が第2b図の238に対応）、次い
で、第3i図、第3j図、第3k図が入力のための回路（例え
ば第3j図322が書込みバッフアー、第3k図108がセンス増
幅器）に対応する。

更に詳述すると、ゲートの下に２つの交叉するラインで
示した装置は普通のトランジスタであり、0.2ボルト近
辺のしきい値電圧を有している。チヤネル下にラインを
示し、チヤネル上の隅に四角を示したこの装置はデイプ
リーシヨンモードの装置であり−1.2ボルト近辺のしき
い値電圧を有している。チヤネル下にラインを示し図中
のチヤネル端に四角を有する（例えばメモリセルの各々
中に用いられるセル負荷のような）装置は軽度にデイプ
リートされた装置であつて、−0.6ボルトの近辺のしき
い値電圧を有する。他の装置のエンハンスメントモード
であり、約0.5ボルトのしきい値電圧を有している。

復号化されたノードCWL0ないしCWL15によつてアクセス
される16個の構成RAMメモリセルは書込み防止を制御す
る。それらのセルのうち８個は信号CPUからとり出され
る信号CPUPRBによつてアクセスされる。信号CPUはCPU読
出しあるいは書込み作業が進行していることを表示す
る。また他の８個のセルはDMA信号からとり出される１
つの信号によつてアクセスされる。これらの相補的信号
は上位行アドレスビツトＡ×５（A0）、Ａ×６（A1）、
Ａ×７（A2）と共に復号化され、もしビツトOVRDが低レ
ベルであれば、それら16個のセルのうちの１つをアクセ
スする。各メモリセルは交差接続された１対のインバー
タを含んでいる。それは出力トランジスタM2のゲートへ
全幅のデジタル出力を供給する。注意すべきことは、こ
の構成RAM中のこれら16個のセルのみについて、出力ト
ランジスタM2は多重化トランジスタM1と直列に接続され
ており、それはセルアクセスラインCWL0ないしCWL15に
よつて制御されるということである。すなわち、メモリ
モードで動作する場合、各セルはそれのトランジスタM2
を開または閉状態に保持し、行アドレスビツトが比較さ
れて、16個のトランジスタCWLのうち１つのみが書込み
作業の間高レベルのアクセス信号を有し、このアクセス
されたメモリセルはそれの多重化トランジスタM1をター
ンオンし、トランジスタM2はもしそれがオン状態であれ
ばラインCPUPRB（またはDMAPRB）を引き下げることがで
きる。

信号CWL16ないしCWL18によつてアクセスされる信号によ
つてアクセスされるセルは単にデジタル出力信号112及
び114を出力増幅器306へ供給し、更に、各種のプログラ
ム可能な周辺回路を制御する駆動制御バス238へバツフ
ア／論理ステージ308を通して供給するということに注
意されたい。これら出力は、それらアクセスラインCWL1
6ないしCWL18が高レベルであるか否かに依らず連続的で
ある。

また各セルもリセツトトランジスタM31（第４図、第５
図のトランジスタ118に相当）を有しており、もしRSTラ
インが高レベルであればそれは構成RAM中のセルのすべ
てを「零」状態へ非同期的に引き下げる。既に述べたよ
うに、これによつてメモリの制御機能の初期化を簡便に
行うことができる。

各セルは更にパストランジスタ106（M4とM5）を含んで
おり、それはもし適正なCWLラインが高レベルにあれ
ば、メモリセルの出力ノードＡとＢをビツトラインCBL
とCBLBへ接続する。これらビツトラインはセンス増幅器
108と読出しバツフアステージ320へ接続されて、CNR信
号が構成RAM読出しサイクルを表示する時に、データバ
ス出力CDＢを供給する。同様にCNW信号が構成RAM書込
みサイクルを表示する時には、データバス入力ラインCD
1が書込みバツフア322を経由してセンス増幅器108を駆
動し、それによつてビツトラインCBLとCBLBARが駆動さ
れ情報がアクセスセル中へ書込まれる。

既に述べたように、セルアクセストランジスタM4とM5が
ビツトライン上の電圧振幅を制限する必要があり、従つ
て過剰に高いコンダクタンスを持つことができない一方
で、各セル中の駆動装置M6とM7及び／または負荷装置M8
とM9は以降の論理ステージの要求が大きい場合には従来
の寸法よりも大きい幅のものとすべきである。このよう
に、出力ノードからのデジタル出力を直ちにバツフアへ
入力させ、長いバスラインを駆動するのに使用しないこ
とが望ましい。すなわち、駆動器M6とM7及び／または負
荷装置M8とM9が過大に大きくつくられた場合には、パス
トランジスタM4とM5が幅広になるか、及び／または短か
くなつてそれらの導通時コンダクタンスを増大させない
限り、書込み作業はゆつくりしたものになるかまたは不
可能となる。しかし、もしこのことが行われると、ビツ
トライン上の読出し信号が増大し、既に述べたように、
望ましくないことになる。読出し妨害の問題を招くこと
なく、セルからの論理駆動容量を増大させるための１つ
の方法は、トランジスタM4とM5のコンダクタンスを増大
させ、更にビツトライン負荷トランジスタM10とM11のコ
ンダクタンスを増大させることである。この場合には、
読出し作業の間アクセストランジスタを流れる電流がよ
り大きくなり、このより大きい電流はビツトライン負荷
トランジスタM10かM11を流れるより大きい電流とバラン
スする。このことは、各書込みサイクルの間の電力消費
がより大きくなることを意味し、これは望ましくないこ
とである。しかし、この好適実施例中に用いられている
センス増幅器は、ビツトライン負荷トランジスタM10とM
11を制御するために正の帰還を用いていることに注意さ
れたい。このことによつて書込み作業中の全電力消費は
減少する。

本発明に用いられる連続読出しメモリセルは第４図と第
５図に示されている。

メモリセルはNMOSのデイプリーシヨン負荷型のセルであ
つて、各々駆動器102と負荷104を含む２個の交差接続さ
れたインバータの出力ノードＡとＢ上のデータを記憶す
る。従来の転送ゲート106がこのセルをビツトライン対
へ接続し、転送ゲート（ワードライン節）上の高レベル
信号によつて選ばれた単１のセル上に読み／書き作業を
供給する。ビツトラインCBLとCBLBはメモリセルとセン
ス増幅器及び出力バツフア組108、320とのインタフエー
スとなつており、チツプのI/Oピンとの間でデータのや
りとりをする。このRAMセルの独特な特徴は、セル内部
信号ノードＡとＢ（インバータ出力）を論理ゲート308
へ接続し、標準的なビツトラインとセンス増幅信号経路
に依らずにセル中に記憶されているデータの使用を可能
としている点である。パイプライン及びパリテイ制御ビ
ツトのために、メモリセルは差分出力を有しており、両
方のセルノードが外部のプツシユプルバツフア306へつ
ながれ、連続的にパイプライン及びパリテイ制御ライン
を駆動し、対応するメモリセルデータが変更された時に
のみスイツチングを行う。書込み防止ビツトのために、
セルの１つのノードだけがNAND論理ゲートへ持ち出され
ており、そこにおいてそのセルに対するデコーダ出力が
用いられて、メモリチツプへのアドレス情報と構成メモ
リビツトに記憶されている情報の両方に依存した動的書
込み防止制御情報を供給する。（このことは、このメモ
リがブロツク中で書込み防止をプログラムできることを
意味する。）両方の型のセルにおいて、セルノードＡと
Ｂをビツトラインを通してセンス増幅器へ接続する場
合、ワードラインが高レベルにあつて転送ゲートがオン
の時間にセルノードＡとＢの高、低の電圧レベルが劣化
することをさけるために、駆動装置と転送ゲートの伝達
コンダクタンス比が十分大きくなつていることが望まれ
る。望ましくは、駆動器102の幅対長さの比は、転送ゲ
ート106のそれのすくなくとも４倍であり、８倍ぐらい
が適当であり更にそれ以上でもよい。セルノードＡとＢ
の高、低電圧レベルは、論理ゲートをＡとＢへ直接接続
するために、標準的なビツトラインとセンス増幅器への
データ経路では、信号が差分的になつて信号振幅が減少
してもより許容性に富んでいるのにくらべて、よりきび
しい制約が課せられている。

標準的なメモリセルとくらべて、転送ゲート106は長く
なつており（例えば幅／長さ＝2.5/2.5）、駆動器は幅
広くなつており（例えばW/L＝8/1）、より高い電流利得
比を与えている。負荷装置104のコンダクタンスもまた
大きくなつており、ＡとＢへ接続される論理回路の付加
容量を補償している。この構成メモリセルの別の特徴
は、リセツト信号116が働いている場合にはいつでも非
同期的にセルを強制的に「０」状態に設定するリセツト
トランジスタ118を設けたことにある。

当業者には明らかなように、本発明は広範囲の修正及び
変形した形で実施できる。従つて特許請求の範囲に述べ
た内容によつて制約される。

【図面の簡単な説明】

第１図は、ここに述べる好適実施例のメモリの一般的な
物理的配置を示しており、それは、書込み防止、パリテ
イチエツク、パリテイ出力ワイアードオア（wired−o
r）、アドレスパイプライン、の選択可能性を有してい
る。 第２図は、本発明の構成RAMと現在の好適実施例のメモ
リ中の各種周辺回路との相互接続のブロツク図を示す。 第3a図〜第3k図は、本発明の構成RAMのここで述べてい
る好適実施例の回路図を示す。 第４図は、ここに述べている好適実施例の構成RAM中の
セルの１つの回路図を示しており、それは単極性の連続
データ出力を供給している。 第５図は、ここに述べている好適実施例のメモリセル構
成RAMの別の型を示しており、そこにおいては相補性の
連続読出し出力が与えられている。 （符号） 100…半配列、102…駆動器、104…負荷、106…パストラ
ンジスタ、108…センス増幅器、112…データ出力ライン 114…データ出力ライン 116…リセツト信号、118…リセツトトランジスタ 204…構成デコーダ 206…サイクル型デコーダ 208…構成RAM（CNRAM） 210…書込み防止回路、212…書込みパルス 214…SRAM配列、216…アドレスレジスタ 218…パイプライン駆動信号（PIPE） 220…マルチプレクサ、222…内部バス 226…パイプラインクロツク 228…ゲート 232…データ出力バツフア 234…パリテイビツト出力バツフア 236…パリテイ復合ブロツク 238…パリテイ復合化出力ビツト 240…パリテイチエツクレジスタ 242…マルチプレクサ 244…マルチプレクサ 246…パリテイ発生回路 248…NORゲート 250…出力信号 252…チツプ選択レジスタ 254…リセツトレジスタ 306…出力増幅器 308…バツフア／論理ステージ 320…読出しバツフアステージ 322…書込みバツフア

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエームス デイー．ガリア アメリカ合衆国テキサス州ダラス，センジ ウイツク ドライブ 6931 (72)発明者 シバリング エス，マハント‐シエテイ アメリカ合衆国テキサス州ダラス，230 ウオルナツト ストリート 10110 (56)参考文献 特開 昭57−127997（ＪＰ，Ａ) 特開 昭57−3289（ＪＰ，Ａ) 特開 昭57−198594（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】単一半導体基板上のメモリであって： メモリセルアレイを有し；かつ 上記メモリセルアレイの選択されたセルの読み出し書き
   込み回路を有し；かつ 上記読み出し書き込み回路へ信号を供給する構成回路を
   有し、この信号は上記読み出し書き込み回路を複数のプ
   ログラム可能な低レベルの付加的機能を実行する構成の
   １つで動作させるよう作用し、かつ 複数の構成メモリセルを有し、この各セルは、上記選択
   されたセル読み出し書き込み回路に接続された入力ライ
   ンと、上記構成回路の選択を制御する信号を供給する出
   力ラインを有する、 ことを特徴とする上記メモリ。
2. 【請求項２】上記付加的機能が、書き込み保護情報のエ
   ンコーディングである特許請求の範囲第１項記載のメモ
   リ。
3. 【請求項３】上記付加的機能が、アドレスパイプライン
   処理情報のエンコーディングである特許請求の範囲第１
   項記載のメモリ。
4. 【請求項４】上記付加的機能が、パリティ発生とテェッ
   ク情報のエンコーディングである特許請求の範囲第１項
   記載のメモリ。