CN116711013A

CN116711013A - 单端位线电流感测放大器

Info

Publication number: CN116711013A
Application number: CN202180090288.4A
Authority: CN
Inventors: S·查克拉博蒂; R·乔希; A·弗里奇; H·怀特
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2021-01-15
Filing date: 2021-12-22
Publication date: 2023-09-05
Also published as: WO2022152539A1; EP4278352A1; US11527283B2; US20220230678A1

Abstract

感测放大器电路包括位线节点、感测节点、以及连接到位线节点和感测节点的反馈电路。反馈电路包括共源共栅连接的晶体管对，共源共栅连接的晶体管对被配置为将位线节点与感测节点上的电压变化的发生隔离。

Description

单端位线电流感测放大器

技术领域

本公开总体上涉及电流感测放大器电路、实现电流感测放大器电路的存储器装置和系统、以及用于将电流感测放大器电路配置成读取存储器单元的逻辑状态的方法。

背景技术

在诸如动态随机存取存储器(DRAM)装置或静态随机存取存储器(SRAM)装置的半导体存储器装置中，使用连接到存储器阵列的位线的感测放大器电路执行数据读取操作。感测放大器电路是存储器装置的外围电路中的重要部件，因为感测放大器电路操作以感测或以其他方式检测从所选择的存储器单元读取的所存储的数据。针对给定存储器装置实现的感测放大器电路的类型和设计限定位线感测的鲁棒性，并且强烈地影响诸如存储器装置的存储器存取时间和总功率消耗/耗散的性能指标。近来的趋势已经看到半导体存储器装置的集成密度的增加及其操作电压的降低。存储器密度的增加导致位线电容的增加，这导致降低的存储器速度(例如，降低的存储器存取时间)和增加的功率消耗。

传统的感测放大器电路包括电压模式感测放大器，诸如例如单端位线电压感测放大器电路和差分位线电压感测放大器电路，它们被设计为检测在位线上的电压电平的变化(即，电压摆幅)以确定存储器单元的逻辑状态。电压模式感测放大器电路通常通过执行位线预充电操作以在断言连接至目标存储器单元的行字线之前将单个位线(用于单端电压感测放大器)或互补位线(用于差分电压感测放大器)充电至目标逻辑电平(例如，逻辑“1”电压电平)来操作。当行字线被断言以激活目标存储器单元的(多个)存取装置并将存储器单元的存储元件连接到(多个)位线时，目标存储器单元将开始将(多个)位线上的预充电电压拉至低电平或高电平，或经预充电的位线电压将保持基本相同，这取决于存储器单元的逻辑状态和(多个)位线上的预充电电压。对于位线预充电和放电使用电压感测放大器来检测存储器单元的逻辑状态的需要可导致显著的功率消耗和由于寄生位线电容引起的相对较慢的存储器存取时间。

发明内容

本公开的实施例包括单端电流感测放大器电路、以及实现单端电流感测放大器电路以执行存储器读取操作的存储器装置和系统

根据本发明的一方面，提供了一种感测放大器电路，该感测放大器电路包括位线节点、感测节点、以及连接到位线节点和感测节点的反馈电路。反馈电路包括共源共栅连接的晶体管对，共源共栅连接的晶体管对被配置为将位线节点与在感测节点上的电压变化的发生隔离。有利地，反馈电路中共源共栅连接的晶体管对的实现用于将位线节点与感测节点隔离并且防止在感测放大器电路的操作期间发生的感测节点上的感测电压的瞬时变化和纹波传播到位线节点并且不利地影响连接到位线节点的位线上的预充电电压电平。

根据本发明的另一方面，提供了一种感测放大器电路，该感测放大器电路包括位线节点、感测节点、以及连接到位线节点和感测节点的反馈电路。反馈电路包括在位线节点和感测节点之间的电流感测路径，以及串联连接在电流感测路径中的第一晶体管。第一晶体管被配置为通过选择性地关闭反馈电路的电流感测路径中的电流流动来控制感测放大器电路的断电状态。有利地，串联连接在电流感测路径中的第一晶体管的实现方式使得能够在不执行读取操作时在待机模式期间切断感测放大器电路的静态操作电流的流动，从而在待机模式期间提供感测放大器电路的降低的功率消耗。

优选地，本发明提供了一种包括输入级和输出级的感测放大器电路。输入级包括连接到位线的位线节点、连接到输出级的感测节点、以及连接到位线节点和感测节点的反馈电路。反馈电路包括第一晶体管、第二晶体管和第三晶体管。第一晶体管和第二晶体管串联连接在位线节点和感测节点之间，其中第一晶体管和第二晶体管包括反馈电路的电流感测路径。第三晶体管包括连接到感测节点的栅极端子和连接到位线节点的漏极端子。第一晶体管被配置为通过选择性地关闭在反馈电路的电流感测路径中的电流流动来控制感测放大器电路的断电状态。

根据本发明的另一方面，提供一种存储器装置，该存储器装置包括：存储器单元阵列；在第一方向上跨过存储器单元阵列延伸的第一控制线；以及在第二方向上跨过存储器单元阵列延伸的第二控制线，其中第二控制线包括多个位线；以及耦合到第一控制线和第二控制线的控制电路。控制电路包括耦合到多个位线的单端位线电流感测放大器电路，其中单端位线电流感测放大器电路包括连接到给定位线的至少一个感测放大器电路。至少一个感测放大器电路包括连接到给定位线的位线节点、感测节点、以及连接到位线节点和感测节点的反馈电路。反馈电路包括共源共栅连接的晶体管对，共源共栅连接的晶体管对被配置为将位线节点与在感测节点上的电压变化的发生隔离。

根据本发明的另一方面，提供了一种方法，包括：生成在感测放大器电路的反馈电路的电流感测路径中流动的电流，其中，电流感测路径包括共源共栅连接在感测放大器电路的位线节点与感测节点之间的第一晶体管和第二晶体管；由反馈电路在感测节点上生成与在电流感测路径中流动的电流成比例的感测电压；以及向反馈电路的第一晶体管的栅极端子施加第一控制信号，以便通过去激活第一晶体管来关闭在反馈电路的电流感测路径中的电流流动而控制感测放大器电路的断电状态。

在以下示例性实施例的详细描述中将描述其他实施例，所述详细描述将结合附图来阅读。

附图说明

图1示意性地示出了根据本公开的示例性实施例的实现单端电流感测放大器电路的存储器装置。

图2示意性地示出了根据本公开的示例性实施例的实现单端电流感测放大器电路的存储器装置的列架构。

图3示意性地示出了根据本公开的示例性实施例的单端位线电流感测放大器电路。

图4示意性地示出了根据本公开的另一示例性实施例的单端位线电流感测放大器电路。

图5A示意性地示出了根据本公开的示例性实施例的被配置为生成用于控制电流感测放大器的操作模式的控制信号的电路。

图5B描绘了根据本公开的示例性实施例的用于使用图5A的控制电路控制电流感测放大器电路的待机模式和激活模式的控制信号的时序图。

图6A和6B示意性地示出了根据本公开的示例性实施例的用于使用单端位线电流感测放大器电路执行读取操作的方法。

图7描绘了根据本公开的示例性实施例的示出单端位线电流感测放大器电路的读取和重置操作的信号的时序图。

图8示意性地示出了根据本公开的另一示例性实施例的单端位线电流感测放大器电路。

图9示意性地示出了根据本公开的另一示例性实施例的单端位线电流感测放大器电路。

图10示意性地示出了根据本公开的示例性实施例的包括实现单端电流感测放大器电路的一个或多个处理器装置和存储器装置的计算节点的示例性架构。

具体实施方式

现在将关于电流模式感测放大器电路和实现电流模式感测放大器电路的存储器装置和系统更详细地描述本公开的示例性实施例。应当理解，附图中所示的各种特征是未按比例绘制的示意图。此外，相同或相似的附图标记贯穿附图使用以表示相同或相似的特征、元件、或结构，并且因此，将不对每个附图重复相同或相似的特征、元件、或结构的详细说明。进一步地，如本文所使用的术语“示例性的”是指“用作示例、例子或例证”。本文描述为“示例性的”任何实施例或设计不应被解释为是比其他实施例或设计优选的或有利的。

此外，应当理解，结合执行一个或多个功能或以其他方式提供一些功能的电路、结构、元件、部件等所使用的短语“被配置为”旨在涵盖其中电路、结构、元件、部件等以硬件、软件和/或其组合实现的实施例，并且在包括硬件的实现方式中，硬件可以包括分立电路元件(例如，晶体管、反相器等)、可编程元件(例如，ASIC、FPGA等)、处理装置(例如，CPU、GPU等)、一个或多个集成电路和/或其组合。因此，仅作为示例，当电路被限定为被配置为提供特定功能时，其旨在覆盖但不限于电路由元件、处理装置和/或集成电路组成，使得当处于操作状态(例如，连接或以其他方式部署在系统中、通电、接收输入和/或产生输出)时能够执行特定功能的处理装置和/或集成电路，接收输入，和/或产生输出)的实施例，以及覆盖当电路处于非操作状态(例如，未连接也未以其他方式部署在系统中，不通电、不接收输入和/或不产生输出)或处于部分操作状态的实施例。

图1示意性地示出了根据本公开的示例性实施例的实现单端电流感测放大器电路的存储器装置。更具体地，图1示意性地示出了存储器装置100，存储器装置100包括存储器单元阵列110、行控制电路120、列控制电路130、控制逻辑电路140、地址寄存器150、数据输入/输出(I/O)寄存器160和偏置电压生成器电路170。存储器单元阵列110(备选地，阵列核)包括布置在n行(R0，R1，…，R(n-1))和m列(C0，C1，…，C(m-1))的n×m阵列中的多个存储器单元112。在一些实施例中，存储器装置100包括易失性RAM装置，其中存储器单元阵列110的存储器单元112包括SRAM存储器单元。在一些实施例中，如下文结合图2更详细论述，使用8晶体管(8T)SRAM架构实施存储器单元112。

对于SRAM存储器，数据通常存储为“字”，其中每个字具有特定数目的位，例如，8、16、32、64等，其中以字为单位从存储器单元阵列610读取数据和将数据写入至存储器单元阵列610。例如，在行的数目n是128并且列的数目m是128的示例性实施例中，假设字大小32，则存储器单元112的每行可以存储4个字。在该示例中，可以存储在大小为128×128的存储器单元阵列110中的字的数目是128行×4字/行＝512字。

存储器单元阵列110包括多个(n)读取字线RWL0、RWL1、…、RWL(n-1)(一般表示为RWL)和多个(n)写入字线WWL0、WWL1、…、WWL(n-1)(一般表示为WWL)。读取字线RWL和写入字线WWL在第一方向(例如，行方向)上跨过存储器单元阵列110延伸。在存储器单元阵列110中的存储器单元112中的每行存储器单元包括相应的RWL/WWL对，RWL/WWL对连接到给定行中的每个存储器单元。

此外，存储器单元阵列110包括多个(m)写入位线对WBL0/WBLB0、WBL1/WBLB1、…、WBL(m-1)/WBLB(m-1)(一般表示为WBL/WBLB)，以及多个(m)全局读取位线RBL0、RBL1、…、RBL(m-1)(一般表示为RBL)。写入位线对WBL/WBLB包括互补写入位线。写入位线对WBL/WBLB和读取位线RBL在第二方向(例如，列方向)上跨过存储器单元阵列110延伸。在存储器单元阵列110中的存储器单元112中的每列存储器单元包括相应的写入位线对WBL/WBLB以及相应的读取位线RBL。应当理解，图1中描绘的各种控制线RWL、WWL、WBL、WBLB和RBL在存储器单元112包括8TSRAM单元的示例性实施例中实施。控制线的类型和/或控制线的数目可以根据存储器单元112的架构而变化。

如图1进一步所示，行控制电路120包括字线电压驱动器电路122和字线地址解码器电路124。列控制电路130包括列地址解码器电路132、写入位线电压驱动器电路134和单端位线电流感测放大器电路136。控制逻辑电路140包括控制信号模块142和地址解码器144。控制信号块142包括被配置为生成控制信号以控制行控制电路120和列控制电路130的电路。例如，在一些实施例中，控制信号块142从控制系统(例如，处理器、操作系统等)接收全局时钟信号和其他控制信号，并且利用全局时钟信号和/或控制信号来生成例如时钟信号、读取使能信号、写入使能信号等以控制由外围行和列控制电路120和130执行的存储器存取操作(数据读取操作和数据写入操作)。

存储器装置100从例如处理器、主机操作系统等接收读/写地址，并且将读/写地址存储在地址寄存器150中。地址寄存器150由全局时钟信号控制以锁存在读/写地址中，并将读/写地址输出到地址解码器144。地址解码器144对读/写地址进行解码以生成行地址(表示为RA)和列地址(表示为CA)。将行地址RA提供给行控制电路120，并且将列地址CA提供给列控制电路130，它们由行控制电路120和列控制电路130进一步处理以选择目标存储器单元112来执行数据存取操作(例如，读和写操作)。

具体地，行控制电路120被配置为控制读取字线RWL和写入字线WWL的激活/去激活以执行读取和写入操作。更具体地，在一些实施例中，字线地址解码器电路124被配置为对从地址解码器144接收的行地址RA进行解码，并且基于经解码的行地址RA确定针对读取操作激活哪个行字线RWL，或者针对写入操作激活哪个写入字线WWL。字线电压驱动器电路122被配置为生成RWL控制信号和WWL控制信号以驱动所选择的读取字线和写入字线WWL以执行读取和写入操作，并且以其他方式生成施加到在给定数据存取操作期间未被选择的行字线和写入字线的其他电压等。行控制电路120从控制信号块142接收各种控制信号，包括但不限于时钟信号、写入使能信号、读取使能信号、地址解码使能信号等，以控制字线电压驱动器电路122的操作和字线地址解码器电路124的操作。

列控制电路130被配置为控制对连接到由行控制电路120激活的RWL或WWL的存储单元的给定行内的目标存储器单元112读取和写入一个或多个数据字。具体地，列地址解码器电路132被配置为用于对从地址解码器144接收的列地址CA进行解码，并且确定针对给定读取或写入操作选择存储器单元阵列110中的哪些列。对于写入操作，写入位线电压驱动器电路134被配置为驱动针对给定写入操作而选择的每列的互补写入位线WBL/WBLB以存储数据字。

单端位线电流感测放大器电路136连接到存储器单元阵列110的全局读取位线RBL。单端位线电流感测放大器电路被激活以执行读取操作。具体地，单端位线电流感测放大器电路136被配置为通过感测在连接到给定存储器单元112的全局读取位线RBL上生成的电流的量值来感测或检测所激活行内的给定存储器单元112的逻辑状态(例如，逻辑“0”或逻辑“1”)。在一些实施例中，单端位线电流感测放大器电路136包括m个单独的电流感测放大器电路块，其中每个单独的电流感测放大器电路块连接到读取位线RBL0、RBL1、…、RBL(m-1)中的相应的一个。可以在存储器装置100中实现的单端位线电流感测放大器电路的示例性实施例在图3和4中描绘，其细节将在下面进一步详细讨论。

在一些实施例中，列地址解码器电路132包括列选择电路和/或列复用器/解复用器电路(例如，位线复用器或列复用器)以将所选择的列线选择性地连接到耦合到数据I/O寄存器160的I/O端口。在一些实施例中，复用器/解复用器电路布置在电流感测放大器电路136后面，使得每列(即，每个RBL)连接到单独的电流感测放大器电路块。例如，对于写入操作，32位字可以存储到I/O寄存器160的数据输入寄存器中，其中，解复用电路将I/O寄存器160中的32位字中的每个位选择性地连接到写入位线电压驱动器电路，写入位线电压驱动器电路连接到(经由经解码的列地址CA)所选择的32列(例如，32个WBL/WBLB对)中的相应列，以将32位字存储在连接到所选择的列的(存储器单元112的所激活行的)存储器单元112中。

此外，对于读取操作，32位字中的每位可由连接到所选择的列的32个读取位线RBL的32个单独的电流感测放大器电路块读取，其中32个电流感测放大器电路块的输出可以通过将电流感测放大器电路块的输出端口连接到I/O端口的复用器电路的操作而选择性地连接到I/O端口。列控制电路130从控制信号块142接收各种控制信号，包括但不限于时钟信号、写入使能信号、读取使能信号、地址解码使能信号等，以控制列地址解码器电路132、写入位线电压驱动器电路134和单端位线电流感测放大器电路136的操作。

在其他实施例中，所有位线RBL0、RBL1、…、RBL(m-1)在读取操作期间被激活，使得在读取操作期间从存储器阵列110的所选择的行读取m位字(并且类似地，在写入操作期间将m位字写入到存储器阵列110的给定行)。在此实例中，复用器/解复用器电路可实施为列地址解码器电路132的部分。

偏置电压生成器电路170被配置为生成多个不同的直流(DC)偏置电压，这些DC偏置电压被施加到单端位线电流感测放大器电路136以将电流感测放大器电路136偏置到期望的操作点并调整电流感测放大器电路136的灵敏度用于最优操作。例如，在一些实施例中，偏置电压生成器电路170生成各种DC偏置电压，例如，VB_P、VB_N和VBL，它们被施加到单端位线电流感测放大器电路136的每个电流感测放大器电路块的偏置电压输入节点(其示例性细节将在下面结合图3和4进一步详细解释)。偏置电压生成器电路170可由数字控制信号动态地配置以调整电流感测放大器电路的操作点和灵敏度，数字控制信号用于调整由偏置电压生成器电路170生成的DC偏置电压的电压电平。在一些实施例中，偏置电压生成器电路170是控制逻辑电路140的部分并且由控制信号块142控制。

应当理解，虽然图1中仅示出了一个存储器单元阵列110，但是存储器装置100可包括各自具有相关联的行和列控制电路的一个或多个附加存储器阵列核。此外，存储单元阵列110可在逻辑上划分为多个库，其中地址解码器144被配置为生成除行和列地址之外的库地址。多个阵列核和分库的使用允许在单独的阵列和/或库中执行并行数据存取操作用于存取不同的字。

应当理解，虽然在图1中一般性地描绘了电路块120、130、140和170，但是应当理解，电路块120、130、140和170可以使用适用于给定应用的用于管理和控制SRAM存储器的各种电路配置和技术来实现。例如，电路块120、130、140和170可取决于例如在存储器阵列110中使用的SRAM存储器单元的类型(例如，6T SRAM单元、8T SRAM单元、多端口SRAM单元等)而变化。此外，如上所述，控制线的类型和/或控制线的数目将取决于存储器单元112的架构而变化。在一些实施例中，存储器单元110(例如，SRAM存储器单元)和电路块120、130、140和170连同用于控制存储器阵列110的其他电路一起，可以使用互补金属氧化物半导体(CMOS)技术来实现为专用集成电路(ASIC)、现场可编程门阵列(FPGA)等，其中形成逻辑门、开关、存储器单元等的晶体管包括PMOS(p型MOS)晶体管和NMOS(n型MOS)晶体管。在一些实施例中，使用鳍式场效应晶体管(FinFET)技术(例如，7nm MOSFET技术节点)实现PMOS和NMOS晶体管。

图1中所示的存储器装置100可在各种配置和应用中实施。例如，在一些实施例中，存储器装置100包括集成电路(IC)存储器装置，集成电路(IC)存储器装置被实现为用于计算系统或装置(例如，服务器机器、计算机、移动装置、路由器、打印机、LCD屏幕等)的易失性RAM存储器。例如，在一些实施例中，存储器装置100可以被实现为用于处理器(例如，中央处理单元(CPU)、微处理器、微控制器等)的高速缓存存储器(例如，L1、L2或L3高速缓存)。在一些实施例中，存储器装置100被集成为在CPU、微处理器、微控制器等中的RAM或高速缓存存储器。在其他实施例中，存储器装置100为布置于处理器与主存储器之间用于例如高速缓冲存储器的独立存储器IC芯片。在其他实施例中，存储器装置100可以用于其他应用中以实现例如CPU寄存器文件、内部CPU高速缓存和外部突发模式高速缓存、硬盘缓冲器、路由器缓冲器等。

应当理解，各个电路块120、130、140和170以及相关联的功能共同地包括控制系统，控制系统可操作地耦合到存储器单元阵列110并且被配置为执行各种数据存取操作。此外，控制系统包括附加部件(例如，电路、处理器等)以实现存储器管理功能和执行数据存取操作，其中这样的附加部件包括但不限于集成存储器控制器、存储器/存储接口电路等。

图2示意性示出了根据本公开示例性实施例的实现单端电流感测放大器电路的存储器装置的列架构。在一些实施例中，根据本公开的示范性实施例，图2示意性地示出了在使用8T SRAM存储器架构来实现存储器单元112的实施例中的图1的存储器装置100的列架构200，并且其中图2表示存储器装置100的单个列(例如，第i列Ci)。如图2中所示，列架构200包括多个(n个)8T SRAM存储器单元210_0、...、210_(n-1)(一般表示为210)。每个SRAM存储器单元210包括存储元件211、第一和第二写入存取晶体管212和213、以及第一和第二读取存取晶体管214和215，其中晶体管212、213、214和215是NMOS晶体管。存储元件211包括一对交叉耦合的反相器211-1和211-2、存储逻辑值Q的第一存储节点N1、以及存储互补逻辑值的第二存储节点N2。在一些实施例中，Q的逻辑值(例如，Q＝1或Q＝0)表示存储器单元210的逻辑状态，而/>的逻辑值表示存储器单元210的互补逻辑值。只要对SRAM存储器单元210施加功率，SRAM存储器单元210就保持其逻辑状态。

如图2中进一步所示，第一和第二写入存取晶体管212和213的栅极端子耦合到给定行的写入字线WWL。另外，第一写入存取晶体管212具有耦合到第i列的写入位线WBLi的漏极端子，以及耦合到存储元件211的第一存储节点N1的源极端子。第二写入存取晶体管213具有耦合到第i列的互补写入位线WBLBi的漏极端子，以及耦合到存储元件211的第二存储节点N2的源极端子。进一步，第二读取存取晶体管215具有耦合到给定行的读取字线RWL的栅极端子、耦合到第i列的全局读取位线RBLi的漏极端子、以及耦合到第一读取存取晶体管214的漏极端子的源极端子。另外，第一读取存取晶体管214具有耦合到存储元件211的第二存储节点N2的栅极端子、和连接到接地轨(例如，VSS＝0)的源极端子。

第i列的全局读取位线RBLi连接到单端电流感测放大器电路块136-i。如上所述，在一些实施例中，单端位线电流感测放大器电路136(图1)包括用于每列(C0，C1，…，C(m-1))的单独电流感测放大器电路块，其中每个单独电流感测放大器电路块连接到用于相应列的相应读取位线RBL。此外，如图2中所示，给定第i列的读取位线RBLi耦合到在给定第i列中的所有SRAM存储器单元210_0、…、210_(n-1)的第二读取存取晶体管215的漏极端子。如图2中进一步所示，第i列的写入位线WBLi耦合到在第i列中的所有SRAM存储器单元210的第一写入存取晶体管212的漏极端子，且第i列的互补写入位线WBLBi耦合到在第i列中的所有SRAM存储器单元的第二写入存取晶体管213的漏极端子。互补写入位线对WBLi/WBLBi耦合到第i列的写入位线电压驱动器电路块134-i。

出于说明的目的，将关于在行R0中的SRAM存储器单元210_0论述示例性写入和读取操作。通过将逻辑“1”电压电平(例如，VDD)施加到互补写入位线WBLi或WBLBi中的一个上，同时将逻辑“0”电压电平(例如，VSS)施加到另一个上，并且接着将写入字线WWL0驱动到逻辑“1”以激活第一和第二写入存取晶体管212和213并且允许保持在互补写入位线WBLi和WBLBi上的电压电平克服存储元件211的当前状态来实现对SRAM存储器单元210_0的写入。例如，为了将逻辑“0”写入到SRAM单元210_0，将逻辑“0”电压施加到写入位线WBLi，并且将逻辑“1”电压施加到互补写入位线WBLBi。写入字线WWL0然后被断言，这导致写入位线WBLi的逻辑“0”值将被存储在第一存储节点N1处，并且互补逻辑“1”值将被存储在第二存储节点N2处。类似地，为了将逻辑“1”写入到SRAM单元210_0，将逻辑“1”电压施加到写入位线WBLi，并且将逻辑“0”电压施加到互补写入位线WBLBi。写入字线WWL0然后被断言，这导致写入位线WBLi的逻辑“1”值将被存储在第一存储节点N1处，并且互补逻辑“0”值将被存储在第二存储节点N2处。

通过将读取字线RWL0断言至逻辑“1”电平并感测在读取位线RBLi上流动的读取位线电流I_RBL的量值，来执行用于读取SRAM存储器单元210_0的逻辑状态的读取操作。例如，当读取字线RWL0断言至VDD时，第二读取存取晶体管215被驱动到导通状态。当在第二存储节点N2处值时(意味着存储器单元210_0具有逻辑Q＝1的逻辑状态)，第一读取晶体管214将处于截止状态。因而，通过第一读取晶体管214和第二读取晶体管215从读取位线RBLi到接地(VSS)不生成电流路径，并且因此，没有读取位线电流I_RBL从单端位线电流感测放大器电路块136-i流动到读取位线RBLi，即，I_RBL＝0(除了由于耦合到读取位线RBLi的SRAM存储器单元210的泄漏而在读取位线RBLi上流动的少量泄漏电流之外)。

另一方面，当在第二存储节点N2处值时(意味着存储器单元210_0具有逻辑Q＝0的逻辑状态)，第一读取晶体管214将处于导通状态。因而，第一和第二读取晶体管214和215的激活产生通过第一和第二读取晶体管214和215从读取位线RBLi到接地(VSS)的路径，这导致读取位线电流I_RBL从单端位线电流感测放大器电路136-i流动到读取位线RBL，其中读取位线电流I_RBL将具有大于泄漏电流的足够量值。

单端位线电流感测放大器电路136-i被配置为感测在读取位线RBLi上流动的读取位线电流I_RBL的量值，以确定存储器单元210的逻辑状态(下面结合图3和图4进一步详细讨论单端位线电流感测放大器电路136-i的示例性实施例)。读取位线电流I_RBL的量值由单端位线电流感测放大器电路块136-i的输入级(或电流感测级)感测。单端位线电流感测放大器电路块136-i的输入级将所感测的读取位线电流I_RBL转换成模拟电压，该模拟电压随后被在单端位线电流感测放大器电路块136-i的输出级中的前置放大器和轨到轨锁存电路放大并转换成数字逻辑电平。从单端位线电流感测放大器电路块136-i输出的数字逻辑电平表示SRAM存储器单元210_0的读取逻辑状态。

如下文进一步详细解释的，根据本文讨论的本公开的示例性实施例的单端位线电流感测放大器电路提供了优于电压模式感测放大器(诸如例如单端位线电压感测放大器电路和差分位线电压感测放大器电路)的许多优点。例如，与检测位线上的电压电平的改变(即，电压摆幅)以确定存储器单元的逻辑状态的电压感测放大器相反，示例性单端位线电流感测放大器电路通过感测位线上的电流电平以检测存储器单元的逻辑状态来操作。与电压感测放大器相比，本文所讨论的示例性电流感测放大器提供更高的操作带宽(BW)(例如，更低的存储器存取时间)、更低的功率消耗、对位线寄生电容的更低的灵敏度、更低的存储器阵列面积开销、以及如将在下面讨论的其他优点。

如上所述，电压感测放大器电路通常通过执行位线预充电操作以在断言连接至目标存储器单元的行字线之前将单个位线(用于单端电压感测放大器)或互补位线(用于差分电压感测放大器)充电至目标逻辑电平(例如，逻辑“1”电压电平)来操作。例如，当使用电压感测放大器执行读取操作时，存储器单元的存取时间将主要取决于在(多个)位线上形成足够的电压差所需的时间，该电压差可由电压感测放大器适当地感测，以用于电压感测放大器对存储器调用的逻辑状态的可靠测量。然而，由于存储器单元的存取晶体管相对较小，且位线具有相对较高的电容，因此位线电压将缓慢下降，这降低了存储器存取速度。具体地，对于读取操作，在给定位线上形成足够的电压差(ΔV)所需的时间是位线电容、所需的电压差(ΔV)以及存储器单元从位线汲取的读取电流的函数。对此，小读取电流、大电容和/或大电压差导致较慢的存取时间。

此外，随着位线的寄生电容和/或电压感测放大器的可靠检测和操作所需的电压差(ΔV)量的增加，对位线预充电以执行读取操作所需的充电电流可导致存储器系统的显著大量的平均功率消耗。此外，若干位线的一致预充电可导致大的峰值电流，这反过来又可导致在存储器装置的寿命期间读取位线的增加的疲劳和磨损。此外，大的峰值电流可能需要高度解耦以维持电源轨的稳定性，特别是维持电源轨的电压。

随着连接到给定位线的存储单元的数目增加，给定位线的寄生电容由于例如耦合到给定位线的存储单元的存取晶体管的总负载电容而增加。为了最小化寄生位线电容对存储器存取时间和功率耗散的不利影响，并且为了实现较大存储器阵列，通常使用分层位线方案以将在存储器阵列的给定列中的存储器单元划分为存储器单元组。给定列中的存储器单元中的每个组连接至相应的“局部位线”，并且使用将局部位线连接至全局位线的相应的开关装置将每个“局部位线”连接至给定列的全局位线。例如，假定存储器阵列的给定列包括128个存储器单元。给定列中的存储器单元可以分成四(4)组，其中每个组包括在给定列中的128个存储器单元中的32个存储器单元。32个存储器单元中的每个组连接到四(4)个局部位线中的相应一个，且四个局部位线连接到给定列的单个全局位线。

在用于给定列的存储器存取操作期间，给定列的仅一个局部位线(其连接到存储器单元的目标组)经由对应开关装置的激活而连接到给定列的全局位线。以此方式，给定列的每个局部位线提供给定列中的所有存储器单元的电容性负载的一小部分，因此与在存储器阵列的给定列中的所有存储器单元连接到单个(全局)位线的情况下将导致的较大电容性负载相比，每个存储器存取操作提供较小的电容性负载。分层位线方案支持相对大的存储器大小而不牺牲性能，其中将存储器阵列分割成区段，并且缝合若干区段以形成完整阵列。然而，每个区段需要局部评估电路来将局部位线连接到其相应的全局位线，并且此局部电路连同每个区段的所需布局围栏一起导致存储器阵列的增加的面积和更大的占用面积，以及由电路(例如，控制局部和全局位线所需的开关)导致的增加的复杂性。

根据如本文所讨论的示例性实施例，通过实现单端位线电流感测放大器电路来克服与电压感测放大器相关联的上述缺点和性能问题。例如，如上所述，单端位线电流感测放大器电路通过感测位线电流来操作，该位线电流是通过激活连接到给定位线的所选择的存储器单元而在给定位线(例如，图2的读取位线RBLi)上生成的。在一些实施例中，单端位线电流感测放大器电路被配置为在连接到位线的末端的电流感测放大器电路的输入节点处具有相对低的输入阻抗，并且在读取操作期间在位线(例如，读取位线RBLi)上维持相对恒定的偏置电压，从而防止在读取操作期间给定位线上的大的电压摆幅。

通过防止或最小化在连接到电流感测放大器电路的输入的位线上的电压摆幅，位线的寄生电容不导致功率消耗的任何实质性增加(与电压感测放大器相比)，并且因此，位线电容不导致在读取操作期间位线上的电流流动的不希望的增加(归因于位线电压的改变)。对此，在读取操作期间在位线上维持几乎恒定的电压(无电压摆幅)，与电流感测放大器的输入的低输入阻抗耦合，允许在位线上生成相对小的读取电流，相对小的读取电流足以使电流位线感测放大器以快速存取时间可靠地感测所选择的存储器的逻辑状态。

此外，由于电流感测放大器电路被配置为在不受位线电容不利影响的方式下有效地操作，因此相对大量的存储器单元(例如，128个SRAM存储器单元)将连接到全局位线，全局位线连接到电流感测放大器电路的输入节点，而不需要如常规存储器装置中那样实施具有局部位线和/或互连到全局位线的局部放大器的分层位线方案。实际上，由于在读取操作期间在位线上维持的接近恒定的位线电压电平，位线的寄生电容将不会对功率消耗具有实质影响或对电流感测放大器电路的电流感测可靠性具有不利影响，从而允许大量存储器单元耦合到给定列中的单个位线，该给定列中的单个位线连接到电流感测放大器电路的输入。

此外，根据本公开的示例性实施例的电流感测放大器电路可以在0.85和更低的电源电压(例如，VDD)下使用。另一方面，在电压感测放大器电路的情况下，随着电源电压减小，位线电压摆幅(其用于检测存储器单元的逻辑状态)变得越来越小，并且接近位线噪声电平，这使得电压感测放大器在这样的低电源电压下无效或不可用。

图3示意性示出了根据本公开的示例性实施例的单端位线电流感测放大器电路300。电流感测放大器电路300由在第一电源轨302(或VDD轨302)上提供的正电源电压VDD和在第二电源轨304(或VSS轨304)上提供的负电源电压VSS(例如，接地电压)供电。在一些实施例中，VDD轨302提供约1.0V或更小(例如，0.85V)的电源，并且VSS轨304连接到接地电压(例如，VSS＝0V)。电流感测放大器电路300包括输入级310和输出级320。输入级310包括PMOS晶体管MP1、MP2和MP3以及NMOS晶体管MN1、MN2、MN3、MN4和MN5。输出级320包括PMOS晶体管MP4、MP5和MP6、反相器322和NMOS晶体管MN6、MN7和MN8。输入级310包括输入节点312(备选地称为位线节点312)和感测节点314。输入节点312连接到位线RBL(例如，SRAM阵列的读取位线RBL)，其中位线连接到在存储器阵列的给定列中的多个存储器单元。输入节点312包括低阻抗节点，并且感测节点314包括高阻抗节点。

电流感测放大器300的输入级310包括电流感测级，该电流感测级被配置为在读取操作期间感测从输入节点312流动到位线RBL的读取电流I_RBL，并且基于读取电流I_RBL的量值在感测节点314上生成模拟电压(在本文中备选地称为感测电压V_SENSE)。如下面更详细解释的，读取电流I_RBL(其被汇集到位线RBL)的量值将取决于正被读取的存储器单元包括逻辑“1”数据值还是逻辑“0”数据值而变化。下面将更详细地讨论输入级310的示例性操作模式。

在电流感测放大器300的输入级310中，PMOS晶体管MP1包括连接到VDD轨302的源极端子、连接到感测节点314的漏极端子以及连接到VB_P偏置电压输入节点的栅极端子。PMOS晶体管MP2包括连接到VDD轨302的源极端子、连接到感测节点314的漏极端子以及连接到控制输入节点的栅极端子。PMOS晶体管MP3包括连接到VDD轨302的源极端子、连接到位线节点312的漏极端子以及连接到感测节点314的栅极端子。NMOS晶体管MN1包括连接到感测节点314的漏极端子、连接到NMOS晶体管MN2的漏极端子的源极端子以及连接到控制输入节点的栅极端子。NMOS晶体管MN2包括连接到位线节点312的源极端子和连接到VBL偏置电压输入节点的栅极端子。

进一步，NMOS晶体管MN3包括连接到位线节点312的漏极端子、连接到VB_N偏置电压输入节点的源极端子以及连接到RST控制输入节点的栅极端子。NMOS晶体管MN4包括连接到位线节点312的漏极端子、连接到MN5的漏极端子的源极端子以及连接到VB_N偏置电压输入节点的栅极端子。NMOS晶体管MN5包括连接到VSS轨304的源极端子、连接到RST控制输入节点的栅极端子、以及连接到控制输入节点的栅极端子。

电流感测放大器300的输出级320包括(i)前置放大器电路，该前置放大器电路被配置为放大在感测节点314上的模拟电压，以及(ii)输出锁存电路，该输出锁存电路被配置为将经放大的模拟电压转换成数字逻辑电平(例如，轨到轨输出)并锁存表示在读取操作期间读取的存储器单元的逻辑状态的输出电压值(例如，轨到轨输出)。在一些实施例中，前置放大器电路包括PMOS晶体管MP4和NMOS晶体管MN7，其中，前置放大器级的输入端(例如，MP4的栅极端子)连接至感测节点314。在一些实施例中，输出锁存电路由反相器322、PMOS晶体管MP6和NMOS晶体管MN6组成。锁存电路包括连接到反相器322的输入端的输入节点324和连接到反相器322的输出端的输出节点326。锁存电路的输出节点326包括电流感测放大器电路300的输出节点V_OUT。下面将更详细地讨论输出级320的示例性操作模式。

更具体地，在示例性输出级320中，PMOS晶体管MP4包括连接到VDD轨302的源极端子、连接到锁存电路的输入节点324的源极端子、以及连接到感测节点314的栅极端子。PMOS晶体管MP5包括连接到VDD轨302的源极端子、连接到MP6的源极端子的漏极端子、以及连接到RST控制输入节点的栅极端子。PMOS晶体管MP6包括连接到锁存电路的输入节点324的漏极端子和连接到锁存电路的输出节点326的栅极端子。NMOS晶体管MN6包括连接到锁存电路的输入节点324的漏极端子、连接到MN7的漏极端子的源极端子以及连接到锁存电路的输出节点326的栅极端子。NMOS晶体管MN7包括连接到VB_N偏置电压输入节点的栅极端子和连接到VSS轨304的源极端子。NMOS晶体管MN8包括连接到锁存电路的输入节点324的漏极端子、连接到VSS轨304的源极端子以及连接到RST控制输入节点的栅极端子。

在一些实施例中，使用被表示为RST和的互补控制信号(其被施加到相应的控制输入节点RST和/>)以及被表示为VB_P、VBL和VB_N的各种DC偏置电压(其被施加到相应的偏置电压输入节点VB_P、VBL和VB_N)来控制电流感测放大器电路300。生成控制信号RST和/>以控制电流感测放大器电路300的重置操作。如图3所示，控制信号RST被施加至在输入级310中的MN3的栅极端子以及在输出级320中的MP5和MN8的栅极端子。互补控制信号/>被施加至在输入级310中的MP2、MN1和MN5的栅极端子。

在一些实施例中，在电流感测放大器电路300的断电和重置操作模式(例如，待机状态或保持状态)期间，控制信号RST被断言为逻辑“1”，而互补控制信号被断言为逻辑“0”。另一方面，在电流感测放大器电路300的激活操作模式(例如，读取操作)期间，控制信号RST被断言为逻辑“0”，而互补控制信号/>被断言为逻辑“1”。应当理解的是，术语“待机状态”和“重置状态”以及“保持状态”以及“断电状态”在此被可备选地用于指代电流感测放大器电路300的非读取操作模式，其中，电流感测放大器电路300的各种节点(例如，节点314、324、326)被重置为目标电压电平，并且各种静态电流(例如，I_SENSE和I_BIAS)被断开以减少电流感测放大器电路300的功率消耗。

在一些实施例中，DC偏置电压VB_P、VBL和VB_N由控制系统(例如，主(共享)DC偏置电压生成器电路170，图1)生成，该控制系统将DC偏置电压VB_P、VBL和VB_N提供给在存储器阵列中的所有电流感测放大器电路。如图3所示，偏置电压VB_P被施加至PMOS晶体管MP1的栅极端子，偏置电压VBL被施加至NMOS晶体管MN2的栅极端子，并且偏置电压VB_N被施加至NMOS晶体管MN4和MN7的栅极端子。在一些实施例中，如上所述，DC偏置电压生成器电路170(图1)是数字可编程和可配置的，以补偿位线泄漏和调节电流感测放大器电路300的灵敏度，其中DC偏置电压生成器电路170被配置为调节DC偏置电压(VB_N、VB_P、VBL)，用于电流感测放大器电路300的最优灵敏度。在一些实施例中，DC偏置电压经调整以补偿从输入节点312流动到位线RBL的泄漏电流和确保在输入节点312和感测节点314处的电压维持在相对恒定的目标电平以确保电流感测放大器300的适当操作。

在电流感测放大器300的输入级310中，PMOS晶体管MP1作为电流源操作以生成在感测节点314与位线节点312之间的电流感测路径中流动的感测电流I_SENSE。偏置电压VB_P(其被施加到MP1的栅极端子)提供用于将PMOS晶体管MP1的栅极到源极电压(V_GS＝(VB_P-VDD))设置为驱动MP1到导通状态的偏置电压，其中，当输入级310处于激活操作模式(例如，读取模式)中时，MP1操作电流源以生成感测电流I_SENSE。在激活操作模式中，PMOS晶体管MP1被配置为在饱和模式下操作，其中，MP1在饱和模式下的漏极到源极电压V_DS处于V_DS≥V_GS-V_T，MP1的电平，其中，V_T，MP1表示MP1的阈值电压，并且其中，将MP1的V_DS确定为V_DS，MP1＝V_SENSE-VDD。如下面更详细解释的，在读取操作期间，感测电流I_SENSE的量值将取决于从连接到位线RBL的存储器单元读取的是逻辑“0”还是逻辑“1”而变化，位线RBL连接到位线节点312。

在一些实施例中，将偏置电压VBL施加到NMOS晶体管MN2的栅极端子以偏置MN2用于操作并将恒定的目标偏置电压(例如，预充电电压)施加到连接到位线节点312的RBL。在一些实施例中，调整第二偏置电压VBL以在输入节点312处维持约VDD/2的偏置电压(例如，将读取位线RBL维持在VDD/2以上的静态电压电平)。此外，在一些实施例中，施加到PMOS晶体管MP1的栅极端子的偏置电压VB_P与施加到NMOS晶体管MN4和MN7的栅极端子的偏置电压VB_N一起，用于设置输入级310和输出级320的操作点。

更具体地，在输入级310(例如，电流感测级)中，通过分别施加到MP1和MN4的栅极端子的偏置电压VB_P和VB_N来设置静态电流I_BIAS。在输入级310中，静态电流I_BIAS在位线节点312和VSS轨304之间的偏置电流路径中流动。通过施加到MMOS晶体管MN7的栅极端子的偏置电压VB_N，输入级310中的静态电流I_BIAS在输出级320中被镜像，其中，镜像的静态电流I_BIAS流过MN7。偏置电压VB_P和VB_N(其施加在相应偏置电压输入节点上)被调整以补偿泄漏电流(例如，调整泄漏电流抗扰度)并获取调整读取位线RBL的偏置电压和设置输入级(例如，电流感测级)的操作点所需的偏置电流。使用在阵列中的最弱SRAM单元的读取电流来优化设计(例如，对于连接到给定全局读取位线RBL的128个SRAM单元，总泄漏电流总计为连接到给定RBL的每个单独SRAM单元的泄漏电流的128倍)。

虽然NMOS晶体管MN4被配置为控制在位线节点312与VSS轨304之间的偏置电流路径中流动的静态电流I_BIAS的量，但是NMOS晶体管MN5被配置为响应于施加到MN5的栅极端子的逻辑“0”控制信号的断言通过选择性地关闭在偏置电流路径中的静态电流I_BIAS的流动来控制感测放大器电路300的断电状态。有利地，在偏置电流路径中实现晶体管MN5使得能够去激活晶体管MN5以在当没有读取操作正在被执行的待机模式期间切断感测放大器电路300的静态操作电流的流动，从而在待机模式期间提供感测放大器电路300的降低的功率消耗。

在图3的示例性实施例中，晶体管MN1、MN2和MP3包括作为电流-电压控制负反馈系统操作的“分流-分流”反馈电路(或分流电压反馈电路)。在示例性反馈电路配置中，晶体管MN1和MN2串联连接在位线节点312和感测节点314之间，其中，晶体管MN1和MN2包括反馈电路的电流感测路径。晶体管MN1和MN2形成共源共栅框架，其中，MN2作为共栅放大器操作，MN2作为共源共栅装置操作。此外，PMOS晶体管MP3作为公共源放大器操作，该公共源放大器由感测节点314上的电压控制以在晶体管导通时提供通过晶体管MP3从VDD轨302到位线节点312的反馈电流路径。

在分流-分流反馈电路配置中，在感测节点314上的感测电压V_SENSE由PMOS晶体管MP3感测，并且当感测电压V_SENSE处于特定电平时，晶体管MP3被驱动到导通状态并且生成被馈送到位线节点312的读取电流I_READ。具体地，当MP1的V_DS达到MP3的阈值电压时，PMOS晶体管MP3将导通。否则，当感测电压V_SENSE的量值接近VDD时，晶体管MP3将处于截止状态，并且MP3不生成读取电流I_READ。如下文进一步详细解释，感测节点314上的电压V_SENSE在输出级中由PMOS晶体管MP4放大，并且将所得经放大信号提供到输出锁存器以在输出节点326处提供逻辑0和1电平，这取决于由感测放大器电路300感测的存储单元的逻辑状态。

在图3中，由晶体管MN1、MN2和MP3形成的分流-分流负反馈电路用于减小输入节点312(其连接到位线RBL)的输入阻抗，并且用于在感测节点314与输入节点312之间提供相对高的隔离，这最小化节点314与312之间的电容性耦合。具体地，共源共栅连接的晶体管对MN1和MN2被配置为将位线节点312与在感测节点314上的电压变化的发生隔离。有利地，在反馈电路中的共源共栅连接的晶体管对MN1和MN2的实现用于将位线节点312与感测节点314隔离并且防止在感测放大器电路300的操作期间发生的感测节点314上的感测电压的瞬时变化和纹波传播到位线节点并且不利地影响连接到位线节点312的位线上的预充电电压电平(例如，VDD/2)。此方法允许将多个存储器单元连接到位线RBL而不减小带宽。

此外，在图3的示例性实施例中，NMOS晶体管MN1被配置为响应于施加到MN1的栅极端子的逻辑“0”控制信号的断言，通过选择性地关闭感测电流I_SENSE在(感测节点314与位线节点312之间的)电流感测路径中的流动，来控制感测放大器电路300的断电状态。有利地，在反馈电路的电流感测路径中实现晶体管MN1使得能够去激活MN1以在没有读取操作正在被执行时的备用模式期间切断感测放大器电路300的操作电流的流动，从而在备用模式期间提供感测放大器电路300的降低的功率消耗。

在输入级310中的偏置电流路径(在位线节点312和VSS轨304之间)中生成的静态电流I_BIAS包括用于低功率操作的满量程动态电流的一小部分，并且在电流感测放大器300在读取操作期间被激活时将保持基本恒定，而不管正被读取的存储器单元的逻辑状态。晶体管MP1将生成感测电流I_SENSE以支持I_BIAS以及可以从输入节点312流动到位线RBL的少量泄漏电流I_LEAK，即，I_SENSE＝I_DS，MP1＝I_LEAK+I_BIAS。更具体地，在电流感测放大器300处于激活状态并且准备好用于读取操作的实例中，由PMOS晶体管MP1生成的感测电流I_SENSE(即，在MP1的漏极与源极之间的电阻性电流I_DS)将等于I_LEAK+I_BIAS。

当执行读取操作(表示为READ-0操作)时，其中正被读取的存储器单元在存储节点N2上具有逻辑“0”状态(这意味着正被读取的存储器单元具有逻辑“1”的存储数据值)，读取晶体管214(图2)处于截止状态，并且没有生成通过第一和第二读取晶体管214和215从读取位线RBL到接地(VSS)的电流路径。在此实例中，除了由于耦合到读取位线RBL的SRAM存储器单元的泄漏而流动到读取位线RBL的少量泄漏电流I_LEAK之外，没有读取位线电流I_RBL从输入级310的输入节点312流动到读取位线RBL，使得I_RBL＝0。为了对用于READ-0操作的存储器单元的逻辑状态进行适当评估，I_DS的值>I_LEAK+I_BIAS。进一步地，READ-0操作的裕量被确定为：margin_0＝V_{T，MP3，MP4}-V_{DS，sat，MP1}，其中，V_{T，MP3，MP4}表示PMOS晶体管MP3和MP4的阈值电压，并且其中，V_{DS，sat，MP1}表示MP1的V_DS，其中，MP1在V_GS>V_T并且V_DS≥(V_GS-V_T)的饱和模式下操作。

另一方面，当执行读取操作(表示为READ-1操作)时，晶体管MP1将生成更高水平的感测电流I_SENSE，在该读取操作中，正被读取的存储器单元在存储节点N2上具有逻辑“1”状态(这意味着正被读取的存储器单元具有逻辑“0”的存储数据值)。对于READ-1操作，读取晶体管214(图2)处于导通状态，并且第一和第二读取晶体管214和215的激活创建了通过第一和第二读取晶体管214和215从读取位线RBL到接地(VSS)的路径，这导致读取位线电流I_RBL从输入级310的输入节点312流动到读取位线RBL。在这种情况下，读取位线电流I_RBL将具有大于漏电流的足够量值。具体地，I_RBL＝I_SENSE+I_READ-I_BIAS，其中I_SENSE＝I_DS，MP1，并且其中I_READ是通过激活晶体管MP3而生成的电流，并且其在通过MP3的反馈路径中从VDD轨302流动到输入节点312以提供维持RBL上的偏置电压电平(例如，VDD/2)所需的电流。

对于READ-1操作，I_SENSE的电平最初将增加以为读取操作提供RBL电流，直到感测节点314上的感测电压降至低于VDD的电平(其达到MP3的阈值电压)，由此晶体管MP3的激活生成流动到位线RBL的反馈电流I_READ。对于READ-1操作，PMOS晶体管MP3生成基本上等于IREAD＝I_RBL-I_BIAS的电流。对于READ-1的存储器单元的逻辑状态的适当评估，读取裕量被确定为：margin_1＝V_{DS，max，MP1}-V_{T，MP3，MP4}，其中V_{DS，max，MP1}表示READ-1操作的MP1的漏极-源极电压，其显著高于V_{DS，sat，MP1}。

图4示意性示出了根据本公开的另一示例性实施例的单端位线电流感测放大器电路。具体地，图4示意性地示出了类似于图3的单端位线电流感测放大器电路300的单端位线电流感测放大器电路400，除了单端位线电流感测放大器电路400具有输入级410，在该输入级410中NMOS晶体管MN1和MN2的串联连接是不同的。如图4所示，NMOS晶体管MN2具有连接至输入级410的感测节点314的漏极端子以及连接至共源共栅NMOS晶体管MN1的漏极端子的源极端子，并且MN1的源极端子连接至输入节点312。与图3中所示的反馈电路的配置相比，反馈电路的该配置不改变电流传递函数。

图5A示意性示出了根据本公开的示例性实施例的被配置为生成用于控制电流感测放大器的操作模式的控制信号的电路。更具体地，图5A示意性示出了控制电路500，控制电路500被配置为生成互补控制信号RST和以控制上述示例性电流感测放大器300和400的待机和激活(读取)模式。控制电路500包括串联连接的第一反相器502和第二反相器504，其中第一反相器502的输出在控制电路500的第一输出节点500-1处连接到第二反相器504的输入。在一些实施例中，第一和第二反相器502和504各自包括CMOS反相器电路。

数字控制信号(表示为DLYCK_N)被输入到第一反相器502。第一反相器502将数字控制信号DLYCK_N反相以在控制电路500的第一输出节点500-1上的第一反相器502的输出处生成控制信号第二反相器502将控制信号/>反相以在控制电路500的第二输出节点500-2上的第二反相器504的输出处生成控制信号RST。在一些实施例中，控制电路500的第一输出节点500-1耦合至电流感测放大器电路300和400的晶体管MP3、MN1和MN5的栅极端子，并且第二输出节点500-2耦合至电流感测放大器电路300和400的晶体管MP5、MN3和MN8的栅极端子。

图5B描绘了根据本公开的示例性实施例的用于使用图5A的控制电路控制电流感测放大器电路的待机模式和激活模式的控制信号的时序图。具体地，图5B示出了示例性输入数字控制信号510(DLYCK_N)，以及由控制电路500响应于输入数字控制信号DLYCK_N 510生成的互补控制信号520和530(例如，和RST)。如图5B所示，在一些实施例中，对于待机模式，数字控制信号DLYCK_N 510被断言为VDD(例如，逻辑“1”，高有效)，对于读取模式，数字控制信号DLYCK_N 510被断言为逻辑“0”(例如，VSS＝0)。

数字控制信号DLYCK_N可以用许多方式之一导出。例如，在一些实施例中，从读取字线(RWL)控制信号导出数字控制信号DLYCK_N。更具体地，在一些实施例中，通过跟踪生成RWL信号的读取时钟信号的本地时钟缓冲器来生成数字控制信号DLYCK_N。在其他实施例中，数字控制信号DLYCK_N是从具有相对于RWL信号的适当时序的本地读取时钟生成的。对此，在一些实施例中，数字控制信号DLYCK_N 510包括反相的RWL信号，使得当RWL信号是逻辑“0”(并且将不执行读取操作)时，数字控制信号DLYCK_N 510被断言为VDD。另一方面，然后，RWL信号被断言为逻辑“1”(以执行读取操作)，数字控制信号DLYCK_N 510被解断言为逻辑“0”，以启用电流感测放大器的读取操作模式。

如图5B进一步所示，在待机模式中，控制信号520被保持在逻辑“0”处(例如，VSS＝0)并且控制信号RST 530被保持在逻辑“1”处(VDD)。响应于逻辑“0”控制信号/>520，将电流感测放大器电路300的偏置电流路径中的晶体管MN1和MN5驱动至截止状态，并且将晶体管MP2驱动至导通状态。在这种情况下，在晶体管MN1和MN5处于截止状态的情况下，没有偏置电流在电流感测放大器电路的偏置电流路径中流动，由此降低了待机模式期间电流感测放大器电路的功率消耗。此外，在晶体管MP2处于导通状态的情况下，感测节点314连接至VDD轨302并且基本上被预充电至VDD。在感测节点314保持在VDD处的情况下，输出级320中的晶体管MP4被驱动至截止状态(因为MP4的栅极端子连接至感测节点314)。

此外，在待机模式中，响应于逻辑“1”控制信号RST 530，晶体管MN3和MN8被驱动至导通状态，并且晶体管MP5被驱动至截止状态。在此实例中，晶体管MN3(例如，保持晶体管)将VB_N偏置电压输入节点连接到位线RBL(连接到输入节点312)以将输入节点312保持在偏置电压VB_N的电平处。此外，在晶体管MP5处于截止状态并且晶体管MN8处于导通状态的情况下，到反相器322的输入节点324被拉低至VSS(例如，0V)，这导致反相器322的输出节点326(V_OUT)维持在VDD处。

如图5B中进一步所示，当数字控制信号DLYCK_N被解断言(例如，转变到逻辑“0”)时，针对读取操作模式(或激活模式)启用电流感测放大器电路，这导致控制信号520转变到逻辑“1”(例如，VDD)并且导致控制信号RST 530转变到逻辑“0”(例如，VSS＝0)。响应于逻辑“1”控制信号/>520，将电流感测放大器电路300的偏置电流路径中的晶体管MN1和MN5激活到导通状态，并且将晶体管MP2去激活到截止状态。在这种情况下，在晶体管MN1和MN5处于导通状态的情况下，电流在电流感测放大器电路的偏置电流路径中流动，由此使得该电流感测放大器电路能够进行读取操作。此外，在晶体管MP2处于截止状态的情况下，感测节点314与VDD轨302断开。

此外，在读取模式中，响应于逻辑“0”控制信号RST 530，晶体管MN3和MN8被去激活至截止状态，并且晶体管MP5被激活至导通状态。在此实例中，晶体管MN3的去激活导致VB_N偏置电压输入节点与输入节点312(例如，RBL)断开，由此允许输入节点312(RBL)上的电压由于在偏置电流路径中流动的偏置电流而转变回到目标预充电电压(例如，VDD/2)。此外，晶体管MN3的去激活导致VSS轨在输出级320中从反相器322的输入节点324(至少初始地)断开。此外，施加到晶体管MP5的栅极端子的逻辑“0”RST信号将MP5置于导通状态以在读取操作期间使得能够操作输出锁存电路。

图6A、6B和7示意性地示出根据本公开的示例性实施例的用于使用单端位线电流感测放大器电路执行读取操作的方法。具体地，图6A示意性地示出了用于当存储器单元610存储逻辑“1”值时使用单端位线电流感测放大器电路600执行读取操作的方法，并且图6B示意性地示出了用于当存储器单元610存储逻辑“0”值时使用单端位线电流感测放大器电路600执行读取操作的方法。此外，图7描绘了根据本公开的示例性实施例的当使用单端位线电流感测放大器电路执行读取操作时生成的各种信号的时序图。

在一些实施例中，图6A和6B中的单端位线电流感测放大器电路600使用图3的电流感测放大器电路300或图4的电流感测放大器电路400来实现。此外，在一些实施例中，存储器单元610包括具有上文结合图2示出和论述的存储器单元210的示例性8T SRAM架构的SRAM单元。出于说明性目的，在图6A和6B的存储单元610中仅示出8T SRAM存储单元的用于执行读取操作的那些元件。出于说明性目的，将关于使用图3的电流感测放大器电路300读取8T SRAM存储器单元610的逻辑状态来解释示例性读取操作。

图6A示意性示出了用于在存储器单元610存储逻辑“1”值时使用单端电流感测放大器电路600执行读取操作的方法，其中，SRAM存储器单元610的节点N1处的Q＝1并且节点N2处的当针对读取操作模式启用电流感测放大器电路600时，电流感测放大器电路600将全局位线RBL预充电到约VDD/2的预充电电压。对于读取操作，将读取字线RWL断言为VDD，VDD将读取存取晶体管215驱动到导通状态。因为在节点N2处值/>(意味着存储器单元610具有逻辑Q＝1的逻辑状态)，所以读取晶体管214将处于截止状态。因而，通过读取晶体管214和215从读取位线RBL到接地(VSS)不产生电流路径，且因此，没有读取位线电流I_RBL从电流感测放大器电路600的输入节点流动到读取位线RBL，即，I_RBL＝0(除了少量泄漏电流之外)。

另一方面，图6B示意性示出了用于在存储器单元610存储逻辑“0”值时使用单端电流感测放大器电路600执行读取操作的方法，其中，SRAM存储器单元610的节点N1处的Q＝0并且节点N2处的再次，当针对读取操作模式启用电流感测放大器电路600时，电流感测放大器电路600将全局位线RBL预充电到约VDD/2的预充电电压。对于读取操作，读取字线RWL被断言为VDD，VDD将存取晶体管215驱动到导通状态。因为在节点N2处值/>(意味着存储器单元610具有逻辑Q＝0的逻辑状态)，所以读取晶体管214将被驱动到导通状态。因而，读取晶体管214和215的激活产生通过读取晶体管214和215从读取位线RBL到接地(VSS)的路径，这导致读取位线电流I_RBL在读取位线RBL上从电流感测放大器电路600的输入节点流动，其中读取位线电流I_RBL将等于I_READ(加上少量泄漏电流)。

将参考图7的示例性时序图和图3的电流感测放大器电路300更详细地讨论图6A和图6B的示例性读取操作。具体地，图7示出了施加至电流感测放大器电路300的各种控制信号以及在读取操作期间由电流感测放大器电路300生成的各种电流和电压信号的时序图。例如，图7描绘了控制信号700、读取字线信号RWL710、输入电压信号V_IN 720、输出电压信号V_OUT 730、电压信号V_SENSE 740、读取位线电压信号V_RBL 750、读取位线电流信号I_RBL 760以及感测电流信号I_SENSE 770。如图3所示，控制信号/>700示出了施加至共源共栅晶体管MN1、脚晶体管MN5和预充电晶体管MP2的栅极端子的示例性控制信号。读取字线信号RWL710描绘了被施加到图6A和6B中示出的读取字线RWL的示例性读取字线控制信号。输入电压信号V_IN 720和输出电压信号V_OUT 730描绘了分别在电流感测放大器电路300的输出级320中的反相器322的输入节点324和输出节点326上生成的示例性电压信号。

另外，电压信号V_SENSE 740描绘了在电流感测放大器电路300的输入级310中的感测节点314上生成的示例性电压信号。电压信号V_BL750描绘了在电流感测放大器电路300的输入级310中的输入节点312(其连接到读取位线RBL)处产生的示例性电压信号。为了便于说明，电压信号V_SENSE 740和V_BL 750被叠加在相同的曲线图上，其中，电压信号V_SENSE 740被描绘为实线，并且电压信号V_BL 750被描绘为虚线。电流信号I_RBL 760描绘了在读取操作期间从输入节点312流动到读取位线RBL的示例性电流信号。电流信号I_SENSE 770描绘了由电流源晶体管MP1生成并且在电流感测放大器电路300的输入级310中的偏置电流路径中流动的示例性电流信号。为了便于说明，电流信号I_RBL 760和I_SENSE 770被叠加在相同的曲线图上，其中，电流信号I_RBL 760被描述为实线，并且电流信号I_SENSE 770被描述为虚线。

在图7中，各种信号700、710、720、730、740、750、760和770示出了波形，波形针对以下而生成：(i)第一读取操作701(例如，图6B)，用于读取存储单元610的“0”的逻辑状态，其中在SRAM存储单元610的节点N2处(ii)第二读取操作702(例如，图6A)，用于读取存储单元610的“1”的逻辑状态，其中在SRAM存储单元610的节点N2处/>并且(iii)在第一和第二读取操作701和702之间执行的重置/待机操作模式703。

第一读取操作701开始于控制信号700转变到逻辑“1”电平。如上所述，在一些实施例中，在读取操作701之前，电流感测放大器300处于待机模式，其中，例如，(i)感测节点上的感测电压V_SENSE740被预充电到VDD，(ii)读取位线电压V_RBL 750保持在偏置电压VB_N，(iii)在反相器322的输入节点324处的输入电压V_IN 720保持在VSS(例如，0V)，这导致在反相器322的输出节点326处的输出电压V_OUT 730保持在VDD，以及(iv)电流I_SENSE 770为0(因为晶体管MN1和MN5处于截止状态)。

控制信号700到逻辑“1”电平的转变导致晶体管MN1和MN5导通，并且使晶体管MP2截止。因而，在偏置电流路径中生成小的感测电流I_SENSE 770以支持静态电流I_BIAS和在RBL上的少量漏电流，并且感测节点314与VDD轨302断开。此外，将保持晶体管MN3驱动到截止状态，且将读取位线电压V_RBL 750充电到其操作偏置电压，操作偏置电压近似为VDD/2。

如在图7中示意性地示出的，在读取字线电压RWL 710被断言为逻辑“1”电平(VDD)之前，控制信号700转变为逻辑“1”电平(VDD)。这是为了确保电流感测放大器电路300初始化并启用用于读取操作。当RWL710转变到VDD时，通过在SRAM存储器单元610的节点N2处的/>将读取存取晶体管215(图6B)驱动到导通状态，并且将读取晶体管214驱动到导通状态。因而，读取位线电流I_RBL 760开始从电流感测放大器电路300的输入节点312流动到读取位线RBL并且通过经激活的读取晶体管214和215的电流路径流动到接地(VSS)。在此实例中，在读取位线RBL的一端经由读取晶体管214和215的激活有效地耦合到VSS的情况下，电流感测放大器300被配置为在读取位线RBL上生成电流I_RBL 760，以将读取位线电压V_RBL 750(在连接到RBL的输入节点312处)维持在平衡偏置电压电平(例如，约VDD/2)处。

最初，读取位线电流I_RBL 760源于由PMOS晶体管MP1(作为电流源操作)生成的感测电流I_SENSE 770的增加。例如，在PMOS晶体管MP1在饱和模式下(经由偏置电压VB_P)操作的情况下，感测电流I_SENSE 770将稍微增大至对应于MP1的I_DS饱和电流的最大电平。感测电流I_SENSE 770的这种增大是由于晶体管MP1的V_DS的增大，该增大是由于当RWL被初始断言并且RBL耦合至存储器单元610中的VSS时发生的(在感测节点314上的)感测电压V_SENSE 740的减小而发生的。当感测电压V_SENSE 740(在感测节点314上)从VDD朝向读取位线电压V_RBL 750减小时，在某个点处，感测节点314上的感测电压V_SENSE 740减小到低于VDD的电平，其中，电位差V_SENSE-VDD达到晶体管MP3的阈值电压，这导致MP3导通。

当晶体管MP3导通时，晶体管MP3将在足以将读取位线电压V_RBL 750维持在目标偏置电压电平(例如，约VDD/2)的电平处生成读取电流I_READ。例如，如图7所示，读取位线电流信号I_RBL 760增加至大于由偏置电流路径中的晶体管MP3生成的感测电流信号I_SENSE 770的电平的电平。

在输出级320中，当感测节点314上的感测电压V_SENSE 740减小到低于VDD的电平时，PMOS晶体管MP4也将导通(与MP3一起)，其中，电位差V_SENSE-VDD达到PMOS晶体管MP4的阈值电压。在一些实施例中，当晶体管MP4导通时，由晶体管MP3(在输入级310中)生成的读取电流I_READ由晶体管MP4镜像，使得镜像的读取电流I_READ用于对输入节点324充电并且增加电压输入电压V_IN 720。在一些实施例中，PMOS晶体管MP4和NMOS晶体管MN7包括前置放大器级，其中，MP4包括放大感测电压V_SENSE的共源前置放大器装置，并且MN7用作前置放大器级的有源负载(当MP4的I_DS电流大于MN7的饱和I_DS电流时)。

再次，如上所述，在读取操作701的开始，控制电压RST转变到逻辑“0”(例如，VSS＝0)，其中，PMOS晶体管MP5被驱动到导通状态，并且NMOS晶体管MN8被驱动到截止状态。此外，在读取操作701的开始，在反相器322的输入节点324处的输入电压V_IN 720在逻辑“0”(例如，VSS＝0)处，并且在反相器322的输出节点326处的输出电压V_OUT 730在逻辑“1”(例如，VDD)处。在此初始状态下，由于晶体管MN6的栅极端子在输出节点326处由VDD驱动，因此晶体管MN6处于导通状态。此外，在读取操作的该初始状态中，在NMOS晶体管MN8处于截止状态的情况下，只要MP4截止或非常弱地传导，晶体管NM7就充当弱保持器以将输入节点324上的电压V_IN 720保持在VSS处。

当晶体管MP4导通(例如，在饱和模式下操作)时，反相器322的输入节点324(经由晶体管MP4)耦合至VDD轨302，并且通过晶体管MP4、MN6和MN7的路径中的电流流动导致在反相器322的输入节点324处的输入电压V_IN 720增大至VDD。当反相器322的输入节点324处的输入电压V_IN 720达到反相器322的切换阈值时，输出电压V_OUT 730切换至逻辑“0”电平(例如，VSS＝0)。随着反相器322的输出节点326处的输出电压V_OUT 730降低至0，在某个点处，晶体管MP6导通并且晶体管MN6截止，由此产生由反相器322和晶体管MP6提供的正反馈回路，该正反馈回路继续增大反相器322的输入节点324处的输入电压V_IN 720，直到输入电压V_IN达到逻辑电平“1”(VDD)。正反馈回路配置允许输出级320保持其状态(VDD)，即使在输入中存在变化。

在读取操作701完成时，电流感测放大器300的输出级320的输出电压V_OUT 730将是逻辑“0”(例如，VSS＝0)，其表示存储器单元610(图6B)的逻辑“0”状态(Q＝0)。在读取操作701之后，当读取字线电压RWL 710被解断言为逻辑“0”时，控制信号700转变到逻辑“0”(并且控制信号RST转变到逻辑“1”)，由此发起电流感测放大器300的重置/待机操作模式703。如上所述，在重置/待机模式中，输入级310中的PMOS晶体管MP2被驱动到导通状态，这导致感测电压V_SENSE 740增加到VDD(因为当MP2被导通时感测节点314耦合到VDD轨302)。此外，在输出级320中，晶体管MP5被驱动至截止状态，并且晶体管MN8被驱动至导通状态，这导致反相器322的输入节点324(经由晶体管MN8)耦合至VSS轨304，这进而导致反相器322的输入节点324处的输入电压V_IN 720转变至逻辑“0”(VSS)并且导致输出节点326处的输出电压V_OUT 730转变至逻辑“1”(VDD)。

第二读取操作701开始于控制信号700转变到逻辑“1”电平，并且读取字线电压RWL 710被断言为逻辑“1”电平(VDD)。如上所述，控制信号/>700到逻辑“1”电平的转变导致晶体管MN1和MN5导通，并且导致晶体管MP2截止。因而，在偏置电流路径中生成小的感测电流I_SENSE 770以支持静态电流I_BIAS和RBL上的少量漏电流，并且感测节点314与VDD轨302断开。此外，将保持晶体管MN3驱动到截止状态，并且将读取位线电压V_RBL 750充电到其操作偏置电压，操作偏置电压近似为VDD/2。

当RWL 710转变到VDD时，读取存取晶体管215(图6A)被驱动到导通状态，但通过在SRAM存储器单元610的节点N2处Q＝0将读取晶体管214维持在截止状态。在这种情况下，如上所述，没有生成通过读取晶体管214和215从读取位线RBL到接地(VSS)的电流路径，并且因此，除了少量的泄漏电流之外，没有读取位线电流I_RBL从电流感测放大器电路600的输入节点流动到读取位线RBL，即，I_RBL＝0。

如图7所示，感测电流I_SENSE 770将稍微增大，以适应从输入节点312流动到读取位线RBL的泄漏电流(例如，I_SENSE＝I_LEAK+I_BIAS)。然而，虽然感测节点314上的感测电压V_SENSE740可能由于I_SENSE的略微增加而略微地减小，但是感测电压V_SENSE 740将保持足够接近VDD，使得电位差V_SENSE-VDD不会达到晶体管MP3和MP4的阈值电压。在这种情况下，晶体管MP3和MP4保持在截止状态。

在输出级320中，由于晶体管MP4处于截止状态，反相器322的输入节点324上的输入电压V_IN 720将保持在VSS处，并且输出节点326上的输出电压V_OUT 730将保持在VDD处。因而，晶体管MN6保持在导通状态，并且晶体管MN7将反相器322的输入节点324上的输入电压V_IN 720保持在VSS(因为MP4和MP6保持在截止状态)。在读取操作702完成时，电流感测放大器300的输出级320的输出电压V_OUT 730将是代表存储器单元610(图6A)的逻辑“1”状态(Q＝1)的逻辑“1”(例如，VDD)。再次，在读取操作702之后，当读取字线电压RWL 710被解断言为逻辑“0”时，控制信号700转变到逻辑“0”并且控制信号RST转变到逻辑“1”，由此发起电流感测放大器300的下一个重置/待机操作模式。

图8示意性地示出了根据本公开的另一示例性实施例的单端位线电流感测放大器电路。具体地，图8示意性地示出了类似于图3的单端位线电流感测放大器电路300的单端位线电流感测放大器电路800，除了单端位线电流感测放大器电路800具有输入级810，输入级810还包括PMOS晶体管MP7和NMOS晶体管MN9，PMOS晶体管MP7和NMOS晶体管MN9被配置为通过选择性地关闭输入级810和输出级320的偏置电流路径中的偏置电流I_BIAS的流动来控制感测放大器电路800的断电状态。此外，如图8所示，NMOS晶体管MN4的源极端子连接到VSS轨304，使得单端位线电流感测放大器电路800的输入级810不包括被包括在图3的感测放大器300的输入级310中的NMOS晶体管MN5。

如图8所示，PMOS晶体管MP7具有连接到VB_N偏置电压输入节点的源极端子、连接到晶体管MN4和MN7的栅极端子的漏极端子、以及连接到RST控制输入节点的栅极端子。NMOS晶体管MN9具有连接到VSS轨304的源极端子、连接到晶体管MN4和MN7的栅极端子漏极端子、以及连接到RST控制输入节点的栅极端子。利用这种配置，在断电/待机状态期间，控制信号RST具有逻辑“1”电平，其将PMOS晶体管MP7驱动到截止状态，并且将NMOS晶体管MN9驱动到导通状态。在这种状态下，晶体管MN4和MN7的栅极端子与VB_N偏置电压输入节点断开，并且通过NMOS晶体管MN5连接(下拉)至VSS轨304，这导致晶体管MN4和MN7被驱动至截止状态。在晶体管MN4和MN7截止的情况下，没有静态电流I_BIAS将流动在输入级810和输出级320的偏置电流路径中。在图8的示例性实施例中(类似于图3和图4的示例性实施例)，晶体管MN3在断电/待机模式期间导通，以将位线RBL耦合至VB_N偏置电压输入节点，以将读取位线RBL保持到偏置电压VB_N，并防止位线RBL在断电/待机状态期间浮动。

图9示意性地示出了根据本公开的另一示例性实施例的单端位线电流感测放大器电路。具体地，图9示意性地示出了类似于图8的单端位线电流感测放大器电路800电路的单端位线电流感测放大器电路900，除了单端位线电流感测放大器电路900具有不实现NMOS晶体管MN3的输入级910，并且其中反馈电路不包括共源共栅晶体管MN1。在图9的示例性实施例中，晶体管MP7和NMOS晶体管MN9被配置为通过选择性地关闭在输入级910和输出级320的偏置电流路径中的偏置电流I_BIAS的流动来控制感测放大器电路900的断电状态，如上所述。在这种状态下，位线节点RBL将通过反馈电路的操作在断电/待机模式期间保持在预充电偏置电平(例如，VDD/2)。

如果添加附加的读取端口晶体管，那么可使用具有8T SRAM单元的多读取端口设计(≥2)和使用6T SRAM单元的双读取端口设计来实施图3、4、8和9中所示的电流感测放大器。具体地，可用标准6T SRAM单元来实施双读取端口设计。通常，6T SRAM单元的两个位线必须用差分电压感测放大器来评估。通过根据本公开的电流感测读取放大器，通过仅评估一个位线来读取6T SRAM单元的内容是可能的。因此，双读取端口设计是可能的，其中每个位线可以提供有独立的电流读取感测放大器。6T SRAM单元可提供有两个独立的读取字线，每个电流读取感测放大器一个读取字线。具体地，双读取端口设计可允许维持SRAM核心的操作频率。操作频率可以高于1GHz，特别是高于3GHz。例如，SRAM核可在4GHz处操作。

应当理解，本发明的示例性实施例可以是任何可能的技术细节层面的集成的系统、方法和/或计算机程序产品。计算机程序产品可包括其上具有用于使处理器执行本发明的各方面的计算机可读程序指令的计算机可读存储介质(或多个存储介质)。

计算机可读存储介质可以是可保留和存储供指令执行装置使用的指令的有形装置。计算机可读存储介质可以是，例如但不限于，电子存储装置、磁存储装置、光存储装置、电磁存储装置、半导体存储装置、或者上述的任意合适的组合。计算机可读存储介质的更具体示例的非穷尽列表包括以下各项：便携式计算机盘、硬盘、RAM、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪存)、SRAM、便携式光盘只读存储器(CD-ROM)、数字通用光盘(DVD)、记忆棒、软盘、诸如穿孔卡之类的机械编码装置或具有记录在其上的指令的槽中的凸出结构、以及上述各项的任何合适的组合。如本文所使用的计算机可读存储介质不应被解释为暂时性信号本身，诸如无线电波或其他自由传播的电磁波、通过波导或其他传输介质传播的电磁波(例如，穿过光纤电缆的光脉冲)或通过电线传输的电气信号。

本文中所描述的计算机可读程序指令可以经由网络(例如，互联网、局域网、广域网和/或无线网络)从计算机可读存储介质下载到相应的计算/处理装置，或者下载到外部计算机或外部存储装置。网络可以包括铜传输电缆、光传输纤维、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理装置中的网络适配器卡或网络接口接收来自网络的计算机可读程序指令，并转发计算机可读程序指令用于存储在相应计算/处理装置内的计算机可读存储介质中。

用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、集成电路的配置数据、或以一种或多种编程语言的任何组合编写的源代码或目标代码，这些编程语言包括面向对象的编程语言(诸如Smalltalk、C++等)和过程编程语言(诸如“C”编程语言或类似编程语言)。计算机可读程序指令可以完全地在用户计算机上执行、部分在用户计算机上执行、作为独立软件包执行、部分在用户计算机上部分在远程计算机上执行或者完全在远程计算机或服务器上执行。在后一种场景下，远程计算机可通过任何类型的网络(包括局域网(LAN)或广域网(WAN))连接至用户计算机，或者可连接至外部计算机(例如，使用互联网服务提供商通过互联网)。在一些实施例中，包括例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)的电子电路可以通过利用计算机可读程序指令的状态信息来使电子电路个性化来执行计算机可读程序指令，以便执行本发明的各方面。

本发明的各方面在本文中参考根据本发明实施例的方法、设备(系统)和计算机程序产品的框图、时序图等的示例性说明进行描述。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。

这些计算机可读程序指令可被提供给计算机或其他可编程数据处理设备的处理器以产生机器，使得经由计算机或其他可编程数据处理设备的处理器执行的指令创建用于实现在流程图和/或框图的或框中指定的功能/动作的装置。也可以把这些计算机可读程序指令存储在指导计算机、可编程数据处理设备、和/或其他装置以特定方式工作的计算机可读存储介质中，使得具有指令存储其中的计算机可读存储介质包括工业制品，工业制品包括实现流程图和/或框图中的或方框中特定的功能/动作的方面的指令。

也可以把计算机可读程序指令加载到计算机、其他可编程数据处理设备、或其他装置上，以引起将在计算机、其他可编程设备或其他装置上执行的一系列操作步骤以产生计算机实现的处理，使得在计算机、其他可编程设备或其他装置上执行的指令实现流程图和/或框图中的或方框中特定的功能/动作。

附图中的流程图和/或框图示出了根据本发明的不同实施例的系统、方法和计算机程序产品的可能实现方式的架构、功能和操作。对此，流程图或框图中的每个框可表示指令的模块、段或部分，其包括用于实现特定的(多个)逻辑功能的一个或多个可执行指令。在一些备选实现中，方框中标注的功能可以不按照图中标注的顺序发生。例如，连续示出的两个方框实际上可以作为一个步骤完成，同时、基本上同时、以部分或完全时间上重叠的方式执行，或者方框有时可以以相反的顺序执行，这取决于所涉及的功能。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以由执行特定的功能或动作或执行专用硬件与计算机指令的组合的专用的基于硬件的系统来实现。

参考图10示出了这些概念，其中，图10示意性示出了根据本公开的示例性实施例的包括实现单端电流感测放大器电路的一个或多个处理器装置和存储器装置的计算节点的示例性架构。具体地，图10示出了包括计算机系统/服务器12的计算节点10，其可与许多其他通用或专用计算系统环境或配置一起操作。可以适用于计算机系统/服务器12的公知的计算系统、环境和/或配置的示例包括但不限于个人计算机系统、服务器计算机系统、瘦客户端、厚客户端、手持式或膝上型装置、多处理器系统、基于微处理器的系统、机顶盒、可编程消费电子产品、网络PC、小型计算机系统、大型计算机系统和包括上述任何系统或装置的分布式云计算环境等。

计算机系统/服务器12可以在由计算机系统执行的计算机系统可执行指令(诸如程序模块)的一般上下文中描述。一般而言，程序模块可包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、部件、逻辑、数据结构等。计算机系统/服务器12可以在分布式云计算环境中实践，其中任务由通过通信网络链接的远程处理装置执行。在分布式云计算环境中，程序模块可以位于包括存储器存储装置的本地和远程计算机系统存储介质中。

在图10中，计算节点10中的计算机系统/服务器12以通用计算装置的形式示出。计算机系统/服务器12的部件可以包括但不限于一个或多个处理器16或处理单元、系统存储器28和将包括系统存储器28的不同系统部件耦合到处理器16的总线18。

总线18表示若干类型的总线结构中的任何一种或多种，包括存储器总线或存储器控制器、外围总线、加速图形端口、以及使用各种总线架构中的任一种的处理器或局部总线。作为示例而非限制，这种体系结构包括工业标准体系结构(ISA)总线、微通道体系结构(MCA)总线、增强型ISA(EISA)总线、视频电子标准协会(VESA)局部总线以及外围部件互连(PCI)总线。

计算机系统/服务器12通常包括各种计算机系统可读介质。这样的介质可以是可由计算机系统/服务器12存取的任何可用介质，并且其包括易失性和非易失性介质、可移动和不可移动介质。

系统存储器28可以包括易失性存储器形式的计算机系统可读介质，诸如RAM 30和/或高速缓存存储器32，其中，RAM 30和/或高速缓存存储器32可以实现实现诸如在例如图3、图4、图8和图9的示例性实施例中所描绘的感测放大器电路的存储器装置。计算机系统/服务器12还可以包括其他可移动/不可移动、易失性/非易失性计算机系统存储介质。仅通过示例的方式，存储系统34可以被提供用于从不可移除的非易失性磁性介质(未示出，并且通常被称为“硬盘驱动器”)读取和写入其中。尽管未示出，可以提供用于从可移动、非易失性磁盘(例如，“软盘”)读取或向其写入的磁盘驱动器，以及用于从可移动、非易失性光盘(诸如CD-ROM、DVD-ROM或其他光学介质)读取或向其写入的光盘驱动器。在这样的情况下，每一个可以通过一个或多个数据介质接口连接到总线18。如本文所描绘和描述的，存储器28可以包括具有被配置为执行本发明的实施例的功能的一组(例如，至少一个)程序模块的至少一个程序产品。

具有一组(至少一个)程序模块42的程序/实用程序40，以及操作系统、一个或多个应用程序、其他程序模块和程序数据，可以通过示例而非限制的方式存储在存储器28中。操作系统、一个或多个应用程序、其他程序模块和程序数据中的每一个或它们的一些组合可以包括网络环境的实现方式。程序模块42通常执行如本文所述的本公开的实施例的功能和/或方法，用于执行存储器装置的读取和写入操作并配置存储器装置的组成部件。

计算机系统/服务器12也可以与一个或多个外部装置14(诸如键盘、定点装置、显示器24等)、使得用户能够与计算机系统/服务器12交互的一个或多个装置、和/或使得计算机系统/服务器12能够与一个或多个其他计算装置通信的任何装置(例如网卡、调制解调器等)通信。这种通信可经由输入/输出(I/O)接口22进行。此外，计算机系统/服务器12可以经由网络适配器20与一个或多个网络通信，诸如局域网(LAN)、通用广域网(WAN)和/或公共网络(例如互联网)。如所描绘的，网络适配器20经由总线18与计算机系统/服务器12的其他部件通信。应当理解，虽然未示出，但是其他硬件和/或软件部件可以与计算机系统/服务器12结合使用。示例包括但不限于：微代码、装置驱动器、冗余处理单元、外部磁盘驱动器阵列、RAID系统、SSD驱动器和数据归档存储系统等。

已经出于说明的目的呈现了本披露的不同实施例的描述，但并不旨在是穷尽的或限于所披露的实施例。在不脱离所描述的实施例的范围的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。这里使用的术语被选择来最好地解释实施例的原理、实际应用或对在市场中找到的技术的技术改进，或者使得本领域普通技术人员能够理解这里公开的实施例。

Claims

1.一种感测放大器电路，包括：

位线节点；

感测节点；以及

反馈电路，连接至所述位线节点和所述感测节点，其中所述反馈电路包括共源共栅连接的晶体管对，所述共源共栅连接的晶体管对被配置为将所述位线节点与在所述感测节点上的电压变化的发生相隔离。

2.根据权利要求1所述的感测放大器电路，其中所述共源共栅连接的晶体管对包括：

串联连接在所述位线节点与所述感测节点之间的第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管包括所述反馈电路的电流感测路径；

其中所述第一晶体管被配置为通过选择性地关闭反馈电路的所述电流感测路径中的电流流动来控制所述感测放大器电路的断电状态。

3.根据权利要求2所述的感测放大器电路，其中：

所述第一晶体管包括连接至所述感测节点的漏极端子、连接至所述第二晶体管的漏极端子的源极端子、以及栅极端子，所述栅极端子耦合至第一控制输入节点以接收控制所述感测放大器的所述断电状态的第一控制信号；以及

所述第二晶体管包括连接到所述位线节点的源极端子和连接到第一偏置电压输入节点的栅极端子。

4.根据权利要求2所述的感测放大器电路，其中：

所述第一晶体管包括连接到所述第二晶体管的源极端子的漏极端子、连接到所述位线节点的源极端子、以及栅极端子，所述栅极端子耦合到第一控制输入节点以接收控制所述感测放大器的所述断电状态的第一控制信号；以及

所述第二晶体管包括连接到所述感测节点的漏极端子以及连接到第一偏置电压输入节点的栅极端子。

5.根据权利要求1所述的感测放大器电路，还包括：

第三晶体管，串联连接在所述位线节点与电源节点之间的偏置电流路径中；

其中所述第三晶体管被配置为通过选择性地关闭在所述偏置电流路径中的电流流动来控制所述感测放大器电路的断电状态。

6.根据权利要求5所述的感测放大器电路，还包括：

第四晶体管，包括连接到所述位线节点的漏极端子和连接到偏置电压输入节点以接收第一偏置电压的源极端子；

其中所述第四晶体管被配置为在所述感测放大器处于所述断电状态时将所述位线节点选择性地连接到所述偏置电压输入节点。

7.一种感测放大器电路，包括：

位线节点；

感测节点；以及

反馈电路，连接到所述位线节点和所述感测节点，并且包括在所述位线节点和所述感测节点之间的电流感测路径；

其中所述反馈电路包括第一晶体管，所述第一晶体管串联连接在所述电流感测路径中并且被配置为通过选择性地关闭在反馈电路的所述电流感测路径中的电流流动来控制所述感测放大器电路的断电状态。

8.根据权利要求7所述的感测放大器电路，还包括：

第二晶体管，串联连接在所述位线节点与电源节点之间的偏置电流路径中；

其中所述第二晶体管被配置为通过选择性地关闭所述偏置电流路径中的电流流动来进一步控制所述感测放大器电路的所述断电状态。

9.根据权利要求8所述的感测放大器电路，还包括：

第三晶体管，包括连接到所述位线节点的漏极端子和连接到偏置电压输入节点的源极端子；

其中所述第三晶体管被配置为在所述感测放大器处于所述断电状态时将所述位线节点选择性地连接到所述偏置电压输入节点。

10.一种感测放大器电路，包括：

输入级和输出级，其中所述输入级包括：

连接到位线的位线节点；

连接至所述输出级的感测节点；以及

反馈电路，连接到所述位线节点和所述感测节点，其中所述反馈电路包括：

串联连接在所述位线节点与所述感测节点之间的第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管包括所述反馈电路的电流感测路径；以及

第三晶体管，包括连接到所述感测节点的栅极端子和连接到所述位线节点的漏极端子；

其中所述第一晶体管被配置为通过选择性地关闭在反馈电路的所述电流感测路径中的电流流动来控制所述感测放大器电路的断电状态。

11.根据权利要求10所述的感测放大器电路，其中：

12.根据权利要求10所述的感测放大器电路，其中：

所述第二晶体管包括连接至所述感测节点的漏极端子以及连接至第一偏置电压输入节点的栅极端子。

13.根据权利要求10所述的感测放大器电路，还包括：

第四晶体管，串联连接在所述位线节点与电源节点之间的偏置电流路径中；

其中所述第四晶体管被配置为通过选择性地关闭在所述偏置电流路径中的电流流动来进一步控制所述感测放大器电路的所述断电状态。

14.根据权利要求13所述的感测放大器电路，还包括：

第五晶体管，包括连接到所述位线节点的漏极端子和连接到第二偏置电压输入节点的源极端子；

其中所述第五晶体管被配置为在所述感测放大器处于所述断电状态时将所述位线节点选择性地连接到所述第二偏置电压输入节点。

15.根据权利要求10所述的感测放大器电路，还包括：

第六晶体管，包括连接至电源轨的源极端子、连接至所述感测节点的漏极端子以及连接至第三偏置电压输入节点的栅极端子，其中所述第六晶体管被配置为向所述反馈电路的所述电流感测路径供应电流；以及

第七晶体管，包括连接至所述电源轨的源极端子、连接至所述感测节点的漏极端子以及连接至控制信号输入节点的栅极端子，其中所述第七晶体管被配置为在所述感测放大器处于所述断电状态时将所述感测节点选择性地连接至所述电源轨。

16.根据权利要求10所述的感测放大器电路，其中所述输出级包括：

前置放大器电路，连接所述输入级的所述感测节点；以及

输出锁存电路，包括连接至所述前置放大器电路的输出的输入节点、以及包括所述感测放大器电路的输出节点的输出节点。

17.一种存储器装置，包括：

存储器单元阵列；

在第一方向上跨所述存储器单元阵列延伸的第一控制线和在第二方向上跨所述存储器单元阵列延伸的第二控制线，其中所述第二控制线包括多个位线；

控制电路，耦合到所述第一控制线并耦合到所述第二控制线，其中所述控制电路包括耦合到所述多个位线的单端位线电流感测放大器电路，其中所述单端位线电流感测放大器电路包括连接到给定位线的至少一个感测放大器电路，其中所述至少一个感测放大器电路包括：

连接到所述给定位线的位线节点；

感测节点；以及

18.根据权利要求17所述的存储器装置，其中所述共源共栅连接的晶体管对包括：

19.根据权利要求18所述的存储器装置，其中所述至少一个感测放大器电路还包括：

其中所述第三晶体管被配置为通过选择性地关闭在所述偏置电流路径中的电流流动来进一步控制所述感测放大器电路的所述断电状态。

20.根据权利要求19所述的存储器装置，其中所述至少一个感测放大器电路还包括：

21.根据权利要求17所述的存储器装置，其中所述存储器单元阵列包括易失性随机存取存储器单元阵列。

22.一种处理器装置，包括根据权利要求17所述的存储器装置。

23.一种方法，包括：

生成在感测放大器电路的反馈电路的电流感测路径中流动的电流，其中所述电流感测路径包括共源共栅连接在所述感测放大器电路的位线节点与感测节点之间的第一晶体管和第二晶体管；

由所述反馈电路在所述感测节点上生成与在所述电流感测路径中流动的所述电流成比例的感测电压；以及

向所述反馈电路的所述第一晶体管的栅极端子施加第一控制信号，以便通过去激活所述第一晶体管以关闭所述反馈电路的电流感测路径中的电流流动，来控制所述感测放大器电路的断电状态。

24.根据权利要求23所述的方法，还包括：将所述第一控制信号施加到串联连接在所述位线节点与电源节点之间的偏置电流路径中的第三晶体管的栅极端子，以便通过去激活所述第三晶体管以关闭在所述感测放大器电路的所述偏置电流路径中的偏置电流的流动，来进一步控制所述感测放大器电路的所述断电状态。

25.根据权利要求24所述的方法，还包括：

当所述感测放大器处于所述断电状态时，将第二控制信号施加到所述感测放大器电路的第四晶体管的栅极端子，以激活所述第四晶体管并且选择性地将所述位线节点连接到所述感测放大器电路的偏置电压输入节点。