JP2022027905A - 遊技機 - Google Patents

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Yoshio Yamazaki
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Abstract

Figure 2022027905000001
【課題】制御を好適に行うことが可能な遊技機を提供すること。
【解決手段】ＭＰＵ６２に内蔵されたＣＰＵコアは、入力ポート６２ａからのデータの入力及び出力ポート６２ｂへのデータの出力に際して、イン命令又はアウト命令だけではなくロード命令を実行し得る。ＣＰＵコアはイン命令又はアウト命令の実行に際してＩＲＥＱ信号を出力し、ロード命令の実行に際してＭＲＥＱ信号を出力するが、入力用ラッチ回路又は出力用ラッチ回路にチップセレクト信号を出力する回路はＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であってもチップセレクト信号を出力する。また、ＣＰＵコアからデータバスを介して出力ポート６２ｂに向けて出力されたデータを、ＣＰＵコアに供給するための構成が設けられている。
【選択図】 図４

Description

本発明は、遊技機に関するものである。
遊技機の一種として、パチンコ遊技機やスロットマシン等が知られている。これらの遊技機は、ＣＰＵなどの制御素子、ＲＯＭなどの読み出し専用の記憶素子及びＲＡＭなどの読み書き両用の記憶素子などを備えている。制御素子は、読み書き両用の記憶素子への情報の書き込み及び当該記憶素子からの情報の読み出しを行いながら、読み出し専用の記憶素子から読み出したプログラムに従って処理を実行する。この処理の実行に際しては、制御素子に対してセンサなどからの情報の入力が行われるとともに、電動アクチュエータや発光素子などに対する制御素子からの情報の出力が行われる（例えば、特許文献１参照）。なお、制御素子、読み出し専用の記憶素子及び読み書き両用の記憶素子などが１チップ化されたものも知られている。
特開２００９－２６１４１５号公報
ここで、上記例示等のような遊技機においては、制御を好適に行うことが可能な構成が求められており、この点について未だ改良の余地がある。
本発明は、上記例示した事情等に鑑みてなされたものであり、制御を好適に行うことが可能な遊技機を提供することを目的とするものである。
上記課題を解決すべく請求項１記載の発明は、所定伝送経路を利用して情報の入力及び出力を行う制御手段と、
当該制御手段に設けられた選択信号用手段から選択信号が出力されている場合に、前記所定伝送経路から取得した所定情報を出力手段に設定する出力用設定手段と、
前記出力手段に設定された前記所定情報に対応する動作を実行する動作実行手段と、
を備えた遊技機において、
前記制御手段は、
前記所定情報の前記出力手段への出力を可能とする情報出力手段を有する制御実行手段と、
前記情報出力手段から出力された前記所定情報を取得し、その取得した前記所定情報を前記制御実行手段に供給する供給手段と、
を備えていることを特徴とする。
本発明によれば、制御を好適に行うことが可能となる。
第１の実施形態におけるパチンコ機を示す斜視図である。 パチンコ機の主要な構成を分解して示す斜視図である。 遊技盤の構成を示す正面図である。 パチンコ機の電気的構成を示すブロック図である。 当否抽選などに用いられる各種カウンタの内容を説明するための説明図である。 主制御装置のＭＰＵにて実行されるメイン処理を示すフローチャートである。 主制御装置のＭＰＵにて実行されるタイマ割込み処理を示すフローチャートである。 ＭＰＵに設けられたＣＰＵの電気的構成を説明するためのブロック図である。 （ａ）入力用ラッチ回路のブロック図であり、（ｂ）出力用ラッチ回路のブロック図である。 ＲＯＭにおいて命令が記憶されているエリアを説明するための説明図である。 （ａ）２バイト命令であるイン命令及びアウト命令を説明するための説明図であり、（ｂ）３バイト命令であるロード命令を説明するための説明図である。 ＩＯ空間及びメモリ空間を説明するためのブロック図である。 メモリ空間を説明するための説明図である。 入力ポートからのデータの入力を行う入力用ラッチ回路に対応するチップセレクト端子からチップセレクト信号を出力するための電気的構成を示すブロック図である。 （ａ）～（ｈ）チップセレクト端子からチップセレクト信号が出力される様子を示すタイムチャートである。 ＣＰＵコアにて実行される命令実行処理を示すフローチャートである。 ＣＰＵコアにて実行される３バイト命令用処理を示すフローチャートである。 第２の実施形態におけるＣＰＵの電気的構成を説明するための説明図である。 ＣＰＵにおいて出力用ラッチ回路にチップセレクト信号を出力するための出力用回路、及びＣＰＵにおいて入力用ラッチ回路にチップセレクト信号を出力するための入力用回路を示すブロック図である。 （ａ）特図表示部の正面図であり、（ｂ）出力エリアを説明するための説明図である。 （ａ１）～（ａ８）出力エリアに設定されているデータの内容を説明するための説明図であり、（ｂ１）～（ｂ８）第１～第８発光部の発光態様を説明するための説明図である。 主制御装置のＭＰＵにて実行される特図表示部の制御処理を示すフローチャートである。 第３の実施形態におけるＣＰＵの電気的構成を示すブロック図である。 ＲＡＭからデータを読み出す場合に、対応する入力用ラッチ回路にチップセレクト信号を出力するための電気的構成を示すブロック図である。
＜第１の実施形態＞
以下、遊技機の一種であるパチンコ遊技機（以下、「パチンコ機」という）の第１の実施形態を、図面に基づいて詳細に説明する。図１はパチンコ機１０の斜視図、図２はパチンコ機１０の主要な構成を分解して示す斜視図である。なお、図２では便宜上パチンコ機１０の遊技領域内の構成を省略している。
パチンコ機１０は、図１に示すように、当該パチンコ機１０の外殻を形成する外枠１１と、この外枠１１に対して前方に回動可能に取り付けられた遊技機本体１２とを有する。外枠１１は木製の板材を四辺に連結し構成されるものであって矩形枠状をなしている。パチンコ機１０は、外枠１１を島設備に取り付け固定することにより、遊技ホールに設置される。なお、パチンコ機１０において外枠１１は必須の構成ではなく、遊技ホールの島設備に外枠１１が備え付けられた構成としてもよい。
遊技機本体１２は、図２に示すように、内枠１３と、その内枠１３の前方に配置される前扉枠１４と、内枠１３の後方に配置される裏パックユニット１５とを備えている。遊技機本体１２のうち内枠１３が外枠１１に対して回動可能に支持されている。詳細には、正面視で左側を回動基端側とし右側を回動先端側として内枠１３が前方へ回動可能とされている。
内枠１３には、前扉枠１４が回動可能に支持されており、正面視で左側を回動基端側とし右側を回動先端側として前方へ回動可能とされている。また、内枠１３には、裏パックユニット１５が回動可能に支持されており、正面視で左側を回動基端側とし右側を回動先端側として後方へ回動可能とされている。
なお、遊技機本体１２には、その回動先端部に施錠装置が設けられており、遊技機本体１２を外枠１１に対して開放不能に施錠状態とする機能を有しているとともに、前扉枠１４を内枠１３に対して開放不能に施錠状態とする機能を有している。これらの各施錠状態は、パチンコ機１０前面にて露出させて設けられたシリンダ錠１７に対して解錠キーを用いて解錠操作を行うことにより、それぞれ解除される。
次に、遊技機本体１２の前面側の構成について説明する。
内枠１３は、外形が外枠１１とほぼ同一形状をなす樹脂ベース２１を主体に構成されている。樹脂ベース２１の中央部には略楕円形状の窓孔２３が形成されている。樹脂ベース２１には遊技盤２４が着脱可能に取り付けられている。遊技盤２４は合板よりなり、遊技盤２４の前面に形成された遊技領域ＰＡが樹脂ベース２１の窓孔２３を通じて内枠１３の前面側に露出した状態となっている。
ここで、遊技盤２４の構成を図３に基づいて説明する。図３は遊技盤２４の正面図である。
遊技盤２４には、遊技領域ＰＡの外縁の一部を区画するようにして内レール部２５と外レール部２６とが取り付けられており、これら内レール部２５と外レール部２６とにより誘導手段としての誘導レールが構成されている。樹脂ベース２１において窓孔２３の下方に取り付けられた遊技球発射機構２７（図２参照）から発射された遊技球は誘導レールにより遊技領域ＰＡの上部に案内されるようになっている。
ちなみに、遊技球発射機構２７は、誘導レールに向けて延びる発射レール２７ａと、後述する上皿５５ａに貯留されている遊技球を発射レール２７ａ上に供給する球送り装置２７ｂと、発射レール２７ａ上に供給された遊技球を誘導レールに向けて発射させる電動アクチュエータであるソレノイド２７ｃと、を備えている。前扉枠１４に設けられた発射操作装置（又は操作ハンドル）２８が回動操作されることによりソレノイド２７ｃが駆動制御され、遊技球が発射される。
遊技盤２４には、前後方向に貫通する大小複数の開口部が形成されている。各開口部には一般入賞口３１、特電入賞装置３２、第１作動口３３、第２作動口３４、スルーゲート３５、可変表示ユニット３６、特図ユニット３７及び普図ユニット３８等がそれぞれ設けられている。
スルーゲート３５への入球が発生したとしても遊技球の払い出しは実行されない。一方、一般入賞口３１、特電入賞装置３２、第１作動口３３及び第２作動口３４への入球が発生すると、所定数の遊技球の払い出しが実行される。当該賞球個数について具体的には、第１作動口３３への入球が発生した場合又は第２作動口３４への入球が発生した場合には、３個の賞球の払い出しが実行され、一般入賞口３１への入球が発生した場合には、１０個の賞球の払い出しが実行され、特電入賞装置３２への入球が発生した場合には、１５個の賞球の払い出しが実行される。
なお、上記賞球個数は任意であり、例えば、第２作動口３４の方が第１作動口３３よりも賞球個数が少ない構成としてもよく、第２作動口３４の方が第１作動口３３よりも賞球個数が多い構成としてもよい。
その他に、遊技盤２４の最下部にはアウト口２４ａが設けられており、各種入賞口等に入らなかった遊技球はアウト口２４ａを通って遊技領域ＰＡから排出される。また、遊技盤２４には、遊技球の落下方向を適宜分散、調整等するために多数の釘２４ｂが植設されているとともに、風車等の各種部材が配設されている。
ここで、入球とは所定の開口部を遊技球が通過することを意味し、開口部を通過した後に遊技領域ＰＡから排出される態様だけでなく、開口部を通過した後に遊技領域ＰＡから排出されることなく遊技領域ＰＡの流下を継続する態様も含まれる。但し、以下の説明では、アウト口２４ａへの遊技球の入球と明確に区別するために、一般入賞口３１、特電入賞装置３２、第１作動口３３、第２作動口３４及びスルーゲート３５への遊技球の入球を、入賞とも表現する。
第１作動口３３及び第２作動口３４は、作動口装置としてユニット化されて遊技盤２４に設置されている。第１作動口３３及び第２作動口３４は共に上向きに開放されている。また、第１作動口３３が上方となるようにして両作動口３３，３４は鉛直方向に並んでいる。第２作動口３４には、左右一対の可動片よりなるガイド片としての普電役物３４ａが設けられている。普電役物３４ａの閉鎖状態では遊技球が第２作動口３４に入賞できず、普電役物３４ａが開放状態となることで第２作動口３４への入賞が可能となる。
第２作動口３４よりも遊技球の流下方向の上流側に、スルーゲート３５が設けられている。スルーゲート３５は縦方向に貫通した図示しない貫通孔を有しており、スルーゲート３５に入賞した遊技球は入賞後に遊技領域ＰＡを流下する。これにより、スルーゲート３５に入賞した遊技球が第２作動口３４へ入賞することが可能となっている。
スルーゲート３５への入賞に基づき第２作動口３４の普電役物３４ａが閉鎖状態から開放状態に切り換えられる。具体的には、スルーゲート３５への入賞をトリガとして内部抽選が行われるとともに、遊技領域ＰＡにおいて遊技球が通過しない領域である右下の隅部に設けられた普図ユニット３８の普図表示部３８ａにて絵柄の変動表示が行われる。そして、内部抽選の結果が電役開放当選であり当該結果に対応した停止結果が表示されて普図表示部３８ａの変動表示が終了された場合に普電開放状態へ移行する。普電開放状態では、普電役物３４ａが所定の態様で開放状態となる。
なお、普図表示部３８ａは、複数のセグメント発光部が所定の態様で配列されてなるセグメント表示器により構成されているが、これに限定されることはなく、液晶表示装置、有機ＥＬ表示装置、ＣＲＴ又はドットマトリックス表示器等その他のタイプの表示装置によって構成されていてもよい。また、普図表示部３８ａにて変動表示される絵柄としては、複数種の文字が変動表示される構成、複数種の記号が変動表示される構成、複数種のキャラクタが変動表示される構成又は複数種の色が切り換え表示される構成などが考えられる。
普図ユニット３８において、普図表示部３８ａに隣接した位置には、普図保留表示部３８ｂが設けられている。遊技球がスルーゲート３５に入賞した個数は最大４個まで保留され、普図保留表示部３８ｂの点灯によってその保留個数が表示されるようになっている。
第１作動口３３又は第２作動口３４への入賞をトリガとして当たり抽選が行われる。そして、当該抽選結果は特図ユニット３７及び可変表示ユニット３６の図柄表示装置４１における表示演出を通じて明示される。
特図ユニット３７について詳細には、特図ユニット３７には特図表示部３７ａが設けられている。特図表示部３７ａの表示領域は図柄表示装置４１の表示面４１ａよりも狭い。特図表示部３７ａでは、第１作動口３３への入賞又は第２作動口３４への入賞をトリガとして当たり抽選が行われることで絵柄の変動表示又は所定の表示が行われる。そして、抽選結果に対応した結果が表示される。なお、特図表示部３７ａは、複数のセグメント発光部が所定の態様で配列されてなるセグメント表示器により構成されているが、これに限定されることはなく、液晶表示装置、有機ＥＬ表示装置、ＣＲＴ又はドットマトリックス表示器等その他のタイプの表示装置によって構成されていてもよい。また、特図表示部３７ａにて表示される絵柄としては、複数種の文字が表示される構成、複数種の記号が表示される構成、複数種のキャラクタが表示される構成又は複数種の色が表示される構成などが考えられる。
特図ユニット３７において、特図表示部３７ａに隣接した位置には、特図保留表示部３７ｂが設けられている。遊技球が第１作動口３３又は第２作動口３４に入賞した個数は最大４個まで保留され、特図保留表示部３７ｂの点灯によってその保留個数が表示されるようになっている。
図柄表示装置４１について詳細には、図柄表示装置４１は、液晶ディスプレイを備えた液晶表示装置として構成されており、後述する表示制御装置により表示内容が制御される。なお、図柄表示装置４１は、液晶表示装置に限定されることはなく、プラズマディスプレイ装置、有機ＥＬ表示装置又はＣＲＴといった表示画面を有する他の表示装置であってもよく、ドットマトリクス表示器であってもよい。
図柄表示装置４１では、第１作動口３３への入賞又は第２作動口３４への入賞に基づき特図表示部３７ａにて絵柄の変動表示又は所定の表示が行われる場合にそれに合わせて図柄の変動表示又は所定の表示が行われる。例えば、図柄表示装置４１の表示面４１ａには、複数の表示領域として上段・中段・下段の３つの図柄列が設定され、各図柄列において「１」～「９」の数字が付された主図柄が昇順又は降順で配列された状態でスクロール表示される。このスクロール表示においては、最初に全図柄列におけるスクロール表示が開始され、上図柄列→下図柄列→中図柄列の順にスクロール表示から待機表示に切り換えられ、最終的に各図柄列にて所定の図柄を静止表示した状態で終了される。そして、例えば、遊技結果が大当たり結果となる遊技回では、図柄表示装置４１の表示面４１ａにおいて予め設定されている有効ライン上に所定の組み合わせの図柄が停止表示される。
なお、図柄表示装置４１では、第１作動口３３又は第２作動口３４への入賞をトリガとした表示演出だけでなく、当たり当選となった後に移行する開閉実行モード中の表示演出などが行われる。また、いずれかの作動口３３，３４への入賞に基づいて、特図表示部３７ａ及び図柄表示装置４１にて表示が開始され、所定の結果を表示して終了されるまでが遊技回の１回に相当する。また、図柄表示装置４１における図柄の変動表示の態様は上記のものに限定されることはなく任意であり、図柄列の数、図柄列における図柄の変動表示の方向、各図柄列の図柄数などは適宜変更可能である。また、図柄表示装置４１にて変動表示される絵柄は上記のような図柄に限定されることはなく、例えば絵柄として数字のみが変動表示される構成としてもよい。
第１作動口３３への入賞又は第２作動口３４への入賞に基づく当たり抽選にて大当たり当選となった場合には、特電入賞装置３２への入賞が可能となる開閉実行モードへ移行する。特電入賞装置３２は、遊技盤２４の背面側へと通じる図示しない大入賞口を備えているとともに、当該大入賞口を開閉する開閉扉３２ａを備えている。開閉扉３２ａは、閉鎖状態及び開放状態のいずれかに配置される。具体的には、開閉扉３２ａは、通常は遊技球が入賞できない閉鎖状態になっており、内部抽選において開閉実行モードへの移行に当選した場合に遊技球が入賞可能な開放状態に切り換えられるようになっている。ちなみに、開閉実行モードとは、当たり結果となった場合に移行することとなるモードである。なお、閉鎖状態では入賞が不可ではないが開放状態よりも入賞が発生しづらい状態となる構成としてもよい。
図２に示すように、上記構成の遊技盤２４が樹脂ベース２１に取り付けられてなる内枠１３の前面側全体を覆うようにして前扉枠１４が設けられている。前扉枠１４には、図１に示すように、遊技領域ＰＡのほぼ全域を前方から視認することができるようにした窓部５１が形成されている。窓部５１は、略楕円形状をなし、窓パネル５２が嵌め込まれている。窓パネル５２は、ガラスによって無色透明に形成されているが、これに限定されることはなく合成樹脂によって無色透明に形成されていてもよく、パチンコ機１０前方から窓パネル５２を通じて遊技領域ＰＡを視認可能であれば有色透明に形成されていてもよい。
窓部５１の上方には表示発光部５３が設けられている。また、遊技状態に応じた効果音などが出力される左右一対のスピーカ部５４が設けられている。また、窓部５１の下方には、手前側へ膨出した上側膨出部５５と下側膨出部５６とが上下に並設されている。上側膨出部５５内側には上方に開口した上皿５５ａが設けられており、下側膨出部５６内側には同じく上方に開口した下皿５６ａが設けられている。上皿５５ａは、後述する払出装置より払い出された遊技球を一旦貯留し、一列に整列させながら遊技球発射機構２７側へ導くための機能を有する。また、下皿５６ａは、上皿５５ａ内にて余剰となった遊技球を貯留する機能を有する。
次に、遊技機本体１２の背面側の構成について説明する。
図２に示すように、内枠１３（具体的には、遊技盤２４）の背面には、遊技の主たる制御を司る主制御装置６０が搭載されている。主制御装置６０は主制御基板が基板ボックスに収容されてなる。なお、基板ボックスに、その開放の痕跡を残すための痕跡手段を付与する又はその開放の痕跡を残すための痕跡構造を設けてもよい。当該痕跡手段としては、基板ボックスを構成する複数のケース体を分離不能に結合するとともにその分離に際して所定部位の破壊を要する結合部の構成や、引き剥がしに際して粘着層が接着対象に残ることで剥がされたことの痕跡を残す封印シールを複数のケース体間の境界を跨ぐようにして貼り付ける構成が考えられる。また、痕跡構造としては、基板ボックスを構成する複数のケース体間の境界に対して接着剤を塗布する構成が考えられる。
主制御装置６０を含めて内枠１３の背面側を覆うようにして裏パックユニット１５が設置されている。裏パックユニット１５は、透明性を有する合成樹脂により形成された裏パック７２を備えており、当該裏パック７２に対して、払出機構部７３及び制御装置集合ユニット７４が取り付けられている。
払出機構部７３は、遊技ホールの島設備から供給される遊技球が逐次補給されるタンク７５と、当該タンク７５に貯留された遊技球を払い出すための払出装置７６と、を備えている。払出装置７６より払い出された遊技球は、当該払出装置７６の下流側に設けられた払出通路を通じて、上皿５５ａ又は下皿５６ａに排出される。なお、払出機構部７３には、例えば交流２４ボルトの主電源が供給されるとともに、電源のＯＮ操作及びＯＦＦ操作を行うための電源スイッチを有する裏パック基板が搭載されている。
制御装置集合ユニット７４は、払出装置７６を制御する機能を有する払出制御装置７７と、各種制御装置等で要する所定の電力が生成されて出力されるとともに遊技者による発射操作装置２８の操作に伴う遊技球の打ち出しの制御が行われる電源・発射制御装置７８と、を備えている。これら払出制御装置７７と電源・発射制御装置７８とは、払出制御装置７７がパチンコ機１０後方となるように前後に重ねて配置されている。
＜パチンコ機１０の電気的構成＞
図４は、パチンコ機１０の電気的構成を示すブロック図である。
主制御装置６０は、遊技の主たる制御を司る主制御基板６１と、電源を監視する停電監視基板６５と、を具備している。主制御基板６１には、ＭＰＵ６２が搭載されている。ＭＰＵ６２には、当該ＭＰＵ６２により実行される各種の制御プログラムや固定値データを記憶したＲＯＭ６３と、そのＲＯＭ６３内に記憶される制御プログラムの実行に際して各種のデータ等を一時的に記憶するためのメモリであるＲＡＭ６４と、割込回路、タイマ回路、データ入出力回路、乱数発生器としての各種カウンタ回路などが内蔵されている。なお、ＭＰＵ６２に対してＲＯＭ６３及びＲＡＭ６４が１チップ化されていることは必須の構成ではなく、それぞれが個別にチップ化された構成としてもよい。これは主制御装置６０以外の制御装置のＭＰＵについても同様である。
ＭＰＵ６２には、入力ポート６２ａ及び出力ポート６２ｂがそれぞれ設けられている。入力ポート６２ａには２４個の接続端子が設けられており、出力ポート６２ｂには４０個の接続端子が設けられている。ＭＰＵ６２の入力ポート６２ａには主制御装置６０に設けられた停電監視基板６５及び払出制御装置７７が接続されている。停電監視基板６５には動作電力を供給する機能を有する電源・発射制御装置７８が接続されており、ＭＰＵ６２には停電監視基板６５を介して電力が供給される。
また、ＭＰＵ６２の入力ポート６２ａには、各種入賞検知センサ６６ａ～６６ｅといった各種センサが接続されている。各種入賞検知センサ６６ａ～６６ｅには、一般入賞口３１、特電入賞装置３２、第１作動口３３、第２作動口３４及びスルーゲート３５といった入賞対応入球部に対して１対１で設けられた検知センサが含まれており、ＭＰＵ６２において各入球部への入賞判定が行われる。また、ＭＰＵ６２では第１作動口３３への入賞に基づいて各種抽選が実行されるとともに第２作動口３４への入賞に基づいて各種抽選が実行される。
ＭＰＵ６２の出力ポート６２ｂには、停電監視基板６５、払出制御装置７７及び音声発光制御装置８０が接続されている。払出制御装置７７には、例えば上記入賞対応入球部への入賞判定結果に基づいて賞球コマンドが出力される。音声発光制御装置８０には、変動用コマンド、種別コマンド及びオープニングコマンドなどの各種コマンドが出力される。これら各種コマンドの詳細については後に説明する。なお、ＭＰＵ６２は、音声発光制御装置８０に対してパラレル通信でコマンドを送信する。
また、ＭＰＵ６２の出力ポート６２ｂには、特電入賞装置３２の開閉扉３２ａを開閉動作させる特電用の駆動部３２ｂ、第２作動口３４の普電役物３４ａを開閉動作させる普電用の駆動部３４ｂ、特図ユニット３７及び普図ユニット３８が接続されている。ちなみに、特図ユニット３７には、特図表示部３７ａ及び特図保留表示部３７ｂが設けられているが、これらの全てがＭＰＵ６２の出力側に接続されている。同様に、普図ユニット３８には、普図表示部３８ａ及び普図保留表示部３８ｂが設けられているが、これらの全てがＭＰＵ６２の出力側に接続されている。主制御基板６１には各種ドライバ回路が設けられており、当該ドライバ回路を通じてＭＰＵ６２は各種駆動部及び各種表示部の駆動制御を実行する。
つまり、開閉実行モードにおいては特電入賞装置３２が開閉されるように、ＭＰＵ６２において特電用の駆動部３２ｂの駆動制御が実行される。また、普電役物３４ａの開放状態当選となった場合には、普電役物３４ａが開閉されるように、ＭＰＵ６２において普電用の駆動部３４ｂの駆動制御が実行される。また、各遊技回に際しては、ＭＰＵ６２において特図表示部３７ａの表示制御が実行される。また、普電役物３４ａを開放状態とするか否かの抽選結果を明示する場合に、ＭＰＵ６２において普図表示部３８ａの表示制御が実行される。また、第１作動口３３若しくは第２作動口３４への入賞が発生した場合、又は特図表示部３７ａにおいて変動表示が開始される場合に、ＭＰＵ６２において特図保留表示部３７ｂの表示制御が実行され、スルーゲート３５への入賞が発生した場合、又は普図表示部３８ａにおいて変動表示が開始される場合に、ＭＰＵ６２において普図保留表示部３８ｂの表示制御が実行される。
停電監視基板６５は、主制御基板６１と電源・発射制御装置７８とを中継し、また電源・発射制御装置７８から出力される最大電圧である直流安定２４ボルトの電圧を監視する。払出制御装置７７は、主制御装置６０から受信した賞球コマンドに基づいて、払出装置７６により賞球や貸し球の払出制御を行うものである。
電源・発射制御装置７８は、例えば、遊技ホール等における商用電源（外部電源）に接続されている。そして、その商用電源から供給される外部電力に基づいて主制御基板６１や払出制御装置７７等に対して各々に必要な動作電力を生成するとともに、その生成した動作電力を供給する。ちなみに、電源・発射制御装置７８にはバックアップ用コンデンサなどの電断時用電源部が設けられており、パチンコ機１０の電源がＯＦＦ状態の場合であっても当該電断時用電源部から主制御装置６０のＲＡＭ６４に記憶保持用の電力が供給される。また、電源・発射制御装置７８は遊技球発射機構２７の発射制御を担うものであり、遊技球発射機構２７は所定の発射条件が整っている場合に駆動される。
音声発光制御装置８０は、主制御装置６０から受信した各種コマンドに基づいて、前扉枠１４に設けられた表示発光部５３及びスピーカ部５４を駆動制御するとともに、表示制御装置９０を制御するものである。表示制御装置９０は、音声発光制御装置８０から受信したコマンドに基づいて、図柄表示装置４１の表示制御を実行する。
＜主制御装置６０のＭＰＵ６２にて各種抽選を行うための電気的構成＞
次に、主制御装置６０のＭＰＵ６２にて各種抽選を行うための電気的な構成について図５を用いて説明する。
ＭＰＵ６２は遊技に際し各種カウンタ情報を用いて、当たり発生抽選、特図表示部３７ａの表示の設定、図柄表示装置４１の図柄表示の設定、普図表示部３８ａの表示の設定などを行うこととしており、具体的には、図５に示すように、当たり発生の抽選に使用する当たり乱数カウンタＣ１と、大当たり種別を判定する際に使用する大当たり種別カウンタＣ２と、図柄表示装置４１が外れ変動する際のリーチ発生抽選に使用するリーチ乱数カウンタＣ３と、当たり乱数カウンタＣ１の初期値設定に使用する乱数初期値カウンタＣＩＮＩと、特図表示部３７ａ及び図柄表示装置４１における表示継続時間を決定する変動種別カウンタＣＳと、を用いることとしている。さらに、第２作動口３４の普電役物３４ａを普電開放状態とするか否かの抽選に使用する普電役物開放カウンタＣ４を用いることとしている。なお、上記各カウンタＣ１～Ｃ３，ＣＩＮＩ，ＣＳ，Ｃ４は、ＲＡＭ６４の各種カウンタエリア６４ｂに設けられている。
各カウンタＣ１～Ｃ３，ＣＩＮＩ，ＣＳ，Ｃ４は、その更新の都度前回値に１が加算され、最大値に達した後に「０」に戻るループカウンタとなっている。各カウンタは短時間間隔で更新される。当たり乱数カウンタＣ１、大当たり種別カウンタＣ２及びリーチ乱数カウンタＣ３に対応した情報は、第１作動口３３又は第２作動口３４への入賞が発生した場合に、ＲＡＭ６４に取得情報記憶手段として設けられた保留格納エリア６４ａに格納される。
保留格納エリア６４ａは、保留用エリアＲＥと、実行エリアＡＥとを備えている。保留用エリアＲＥは、第１保留エリアＲＥ１、第２保留エリアＲＥ２、第３保留エリアＲＥ３及び第４保留エリアＲＥ４を備えており、第１作動口３３又は第２作動口３４への入賞履歴に合わせて、当たり乱数カウンタＣ１、大当たり種別カウンタＣ２及びリーチ乱数カウンタＣ３の各数値情報の組合せが保留情報として、いずれかの保留エリアＲＥ１～ＲＥ４に格納される。
この場合、第１保留エリアＲＥ１～第４保留エリアＲＥ４には、第１作動口３３又は第２作動口３４への入賞が複数回連続して発生した場合に、第１保留エリアＲＥ１→第２保留エリアＲＥ２→第３保留エリアＲＥ３→第４保留エリアＲＥ４の順に各数値情報が時系列的に格納されていく。このように４つの保留エリアＲＥ１～ＲＥ４が設けられていることにより、第１作動口３３又は第２作動口３４への遊技球の入賞履歴が最大４個まで保留記憶されるようになっている。
なお、保留記憶可能な数は、４個に限定されることはなく任意であり、２個、３個又は５個以上といったように他の複数であってもよく、単数であってもよい。
実行エリアＡＥは、特図表示部３７ａの変動表示を開始する際に、保留用エリアＲＥの第１保留エリアＲＥ１に格納された各数値情報を移動させるためのエリアであり、１遊技回の開始に際しては実行エリアＡＥに記憶されている各種数値情報に基づいて、当否判定などが行われる。
上記各カウンタについて詳細に説明する。
まず、普電役物開放カウンタＣ４について説明する。普電役物開放カウンタＣ４は、例えば、０～２５０の範囲内で順に１ずつ加算され、最大値に達した後に「０」に戻る構成となっている。普電役物開放カウンタＣ４は定期的に更新され、スルーゲート３５に遊技球が入賞したタイミングでＲＡＭ６４の普電保留エリア６４ｃに格納される。そして、所定のタイミングにおいて、その格納された普電役物開放カウンタＣ４の値によって普電役物３４ａを開放状態に制御するか否かの抽選が行われる。
本パチンコ機１０では、普電役物３４ａによるサポートの態様が相互に異なるように複数種類のサポートモードが設定されている。詳細には、サポートモードには、遊技領域ＰＡに対して同様の態様で遊技球の発射が継続されている状況で比較した場合に、第２作動口３４の普電役物３４ａが単位時間当たりに開放状態となる頻度が相対的に高低となるように、高頻度サポートモードと低頻度サポートモードとが設定されている。
高頻度サポートモードと低頻度サポートモードとでは、普電役物開放カウンタＣ４を用いた普電開放抽選における普電開放状態当選となる確率は同一（例えば、共に４／５）となっているが、高頻度サポートモードでは低頻度サポートモードよりも、普電開放状態当選となった際に普電役物３４ａが開放状態となる回数が多く設定されており、さらに１回の開放時間が長く設定されている。この場合、高頻度サポートモードにおいて普電開放状態当選となり普電役物３４ａの開放状態が複数回発生する場合において、１回の開放状態が終了してから次の開放状態が開始されるまでの閉鎖時間は、１回の開放時間よりも短く設定されている。さらにまた、高頻度サポートモードでは低頻度サポートモードよりも、１回の普電開放抽選が行われてから次の普電開放抽選が行われる上で最低限確保される確保時間（すなわち、普図表示部３８ａにおける１回の表示継続時間）が短く設定されている。
上記のとおり、高頻度サポートモードでは、低頻度サポートモードよりも第２作動口３４への入賞が発生する確率が高くなる。換言すれば、低頻度サポートモードでは、第２作動口３４よりも第１作動口３３への入賞が発生する確率が高くなるが、高頻度サポートモードでは、第１作動口３３よりも第２作動口３４への入賞が発生する確率が高くなる。そして、第２作動口３４への入賞が発生した場合には、所定個数の遊技球の払出が実行されるため、高頻度サポートモードでは、遊技者は持ち球をあまり減らさないようにしながら遊技を行うことができる。
なお、高頻度サポートモードを低頻度サポートモードよりも単位時間当たりに普電開放状態となる頻度を高くする上での構成は、上記のものに限定されることはなく、例えば普電開放抽選における普電開放状態当選となる確率を高くする構成としてもよい。また、１回の普電開放抽選が行われてから次の普電開放抽選が行われる上で確保される確保時間（例えば、スルーゲート３５への入賞に基づき普図表示部３８ａにて実行される変動表示の時間）が複数種類用意されている構成においては、高頻度サポートモードでは低頻度サポートモードよりも、短い確保時間が選択され易い又は平均の確保時間が短くなるように設定されていてもよい。さらには、開放回数を多くする、開放時間を長くする、１回の普電開放抽選が行われてから次の普電開放抽選が行われる上で確保される確保時間を短くする、係る確保時間の平均時間を短くする及び当選確率を高くするのうち、いずれか１条件又は任意の組合せの条件を適用することで、低頻度サポートモードに対する高頻度サポートモードの有利性を高めてもよい。
次に、当たり乱数カウンタＣ１について説明する。当たり乱数カウンタＣ１は、例えば０～５９９の範囲内で順に１ずつ加算され、最大値に達した後に「０」に戻る構成となっている。特に、当たり乱数カウンタＣ１が１周した場合、その時点の乱数初期値カウンタＣＩＮＩの値が当該当たり乱数カウンタＣ１の初期値として読み込まれる。なお、乱数初期値カウンタＣＩＮＩは、当たり乱数カウンタＣ１と同様のループカウンタである（値＝０～５９９）。当たり乱数カウンタＣ１は定期的に更新され、遊技球が第１作動口３３又は第２作動口３４に入賞したタイミングでＲＡＭ６４の保留格納エリア６４ａに格納される。
大当たり当選となる乱数の値は、ＲＯＭ６３に当否テーブルとして記憶されている。当否テーブルとしては、低確率モード用の当否テーブルと、高確率モード用の当否テーブルとが設定されている。つまり、本パチンコ機１０は、当否抽選手段における抽選モードとして、低確率モードと高確率モードとが設定されている。
上記抽選に際して低確率モード用の当否テーブルが参照されることとなる遊技状態下では、大当たり当選となる乱数の数は２個である。一方、上記抽選に際して高確率モード用の当否テーブルが参照されることとなる遊技状態下では、大当たり当選となる乱数の数は２０個である。なお、低確率モードよりも高確率モードの方の当選確率が高くなるのであれば、上記当選となる乱数の数は任意である。
大当たり種別カウンタＣ２は、０～２９の範囲内で順に１ずつ加算され、最大値に達した後に「０」に戻る構成となっている。大当たり種別カウンタＣ２は定期的に更新され、遊技球が第１作動口３３又は第２作動口３４に入賞したタイミングで保留格納エリア６４ａに格納される。
本パチンコ機１０では、複数の大当たり結果が設定されている。これら複数の大当たり結果は、（１）開閉実行モードにおける特電入賞装置３２の開閉制御の態様、（２）開閉実行モード終了後の当否抽選手段における抽選モード、（３）開閉実行モード終了後の第２作動口３４の普電役物３４ａにおけるサポートモード、という３つの条件に差異を設けることにより、複数の大当たり結果が設定されている。
開閉実行モードにおける特電入賞装置３２の開閉制御の態様としては、開閉実行モードが開始されてから終了するまでの間における特電入賞装置３２への入賞の発生頻度が相対的に高低となるように高頻度入賞モードと低頻度入賞モードとが設定されている。具体的には、高頻度入賞モード及び低頻度入賞モードのいずれであっても、予め定められた回数のラウンド遊技を上限として実行される。
ここで、ラウンド遊技とは、予め定められた上限継続時間が経過すること、及び予め定められた上限個数の遊技球が特電入賞装置３２に入賞することのいずれか一方の条件が満たされるまで継続する遊技のことである。また、大当たり結果が契機となった開閉実行モードにおけるラウンド遊技の回数は、その移行の契機となった大当たり結果の種類がいずれであっても固定ラウンド回数で同一となっている。具体的には、いずれの大当たり結果となった場合であっても、ラウンド遊技の上限回数は１５ラウンドに設定されている。
また、本パチンコ機１０では、特電入賞装置３２の１回の開放態様が、特電入賞装置３２が開放されてから閉鎖されるまでの開放継続時間を相違させて、複数種類設定されている。詳細には、開放継続時間が長時間である２９ｓｅｃに設定された長時間態様と、開放継続時間が上記長時間よりも短い短時間である０．０６ｓｅｃに設定された短時間態様と、が設定されている。
本パチンコ機１０では、発射操作装置２８が遊技者により操作されている状況では、０．６ｓｅｃに１個の遊技球が遊技領域に向けて発射されるように遊技球発射機構２７が駆動制御される。また、ラウンド遊技は終了条件の上限個数が９個に設定されている。そうすると、上記開放態様のうち長時間態様では、遊技球の発射周期と１回のラウンド遊技との積よりも長い時間の開放継続時間が設定されていることとなる。一方、短時間態様では、遊技球の発射周期と１回のラウンド遊技との積よりも短い時間、より詳細には、遊技球の発射周期よりも短い時間の開放継続時間が設定されている。したがって、長時間態様で１回の開放が行われた場合には、特電入賞装置３２に対して、１回のラウンド遊技における上限個数分の入賞が発生することが期待され、短時間態様で１回の開放が行われた場合には、特電入賞装置３２への入賞が発生しないこと又は入賞が発生するとしても１個程度となることが期待される。
高頻度入賞モードでは、各ラウンド遊技において長時間態様による特電入賞装置３２の開放が１回行われる。一方、低頻度入賞モードでは、各ラウンド遊技において短時間態様による特電入賞装置３２の開放が１回行われる。
なお、高頻度入賞モード及び低頻度入賞モードにおける特電入賞装置３２の開閉回数、ラウンド遊技の回数、１回の開放に対する開放継続時間及び１回のラウンド遊技における上限個数は、高頻度入賞モードの方が低頻度入賞モードよりも、開閉実行モードが開始されてから終了するまでの間における特電入賞装置３２への入賞の発生頻度が高くなるのであれば、上記の値に限定されることはなく任意である。
大当たり種別カウンタＣ２に対する遊技結果の振分先は、ＲＯＭ６３に振分テーブルとして記憶されている。そして、かかる振分先として、低確大当たり結果と、低入賞高確大当たり結果と、最有利大当たり結果とが設定されている。
低確大当たり結果は、開閉実行モードが高頻度入賞モードとなり、さらに開閉実行モードの終了後には、当否抽選モードが低確率モードとなるとともに、サポートモードが高頻度サポートモードとなる大当たり結果である。但し、この高頻度サポートモードは、移行後において遊技回数が終了基準回数（具体的には、１００回）に達した場合に低頻度サポートモードに移行する。
低入賞高確大当たり結果は、開閉実行モードが低頻度入賞モードとなり、さらに開閉実行モードの終了後には、当否抽選モードが高確率モードとなるとともに、サポートモードが高頻度サポートモードとなる大当たり結果である。これら高確率モード及び高頻度サポートモードは、当否抽選における抽選結果が大当たり当選となり、それによる開閉実行モードに移行するまで継続する。
最有利大当たり結果は、開閉実行モードが高頻度入賞モードとなり、さらに開閉実行モードの終了後には、当否抽選モードが高確率モードとなるとともに、サポートモードが高頻度サポートモードとなる大当たり結果である。これら高確率モード及び高頻度サポートモードは、当否抽選における抽選結果が大当たり当選となり、それによる開閉実行モードに移行するまで継続する。
なお、上記各遊技状態との関係で通常遊技状態とは、開閉実行モードではなく、さらに当否抽選モードが低確率モードであり、サポートモードが低頻度サポートモードである状態をいう。また、遊技結果として、低入賞高確大当たり結果が設定されていない構成としてもよい。
振分テーブルでは、「０～２９」の大当たり種別カウンタＣ２の値のうち、「０～９」が低確大当たり結果に対応しており、「１０～１４」が低入賞高確大当たり結果に対応しており、「１５～２９」が最有利大当たり結果に対応している。
次に、リーチ乱数カウンタＣ３について説明する。リーチ乱数カウンタＣ３は、例えば０～２３８の範囲内で順に１ずつ加算され、最大値に達した後に「０」に戻る構成となっている。ここで、本パチンコ機１０には、図柄表示装置４１における表示演出の一種として期待演出が設定されている。期待演出とは、図柄の変動表示を行うことが可能な図柄表示装置４１を備え、所定の大当たり結果となる遊技回では最終的な停止結果が付与対応結果となる遊技機において、図柄表示装置４１における図柄の変動表示が開始されてから停止結果が導出表示される前段階で、前記付与対応結果となり易い変動表示状態であると遊技者に思わせるための表示状態をいう。なお、付与対応結果について具体的には、いずれかの有効ライン上に同一の数字が付された図柄の組合せが停止表示される。
期待演出には、リーチ表示と、リーチ表示が発生する前段階などにおいてリーチ表示の発生や付与対応結果の発生を期待させるための予告表示との２種類が設定されている。
リーチ表示には、図柄表示装置４１の表示面４１ａに表示される複数の図柄列のうち一部の図柄列について図柄を停止表示させることで、同一図柄からなるリーチ図柄の組合せを表示し、その状態で残りの図柄列において図柄の変動表示を行う表示状態が含まれる。また、上記のようにリーチ図柄の組合せを表示した状態で、残りの図柄列において図柄の変動表示を行うとともに、その背景画面において所定のキャラクタなどを動画として表示することによりリーチ演出を行うものや、リーチ図柄の組合せを縮小表示させる又は非表示とした上で、表示面４１ａの略全体において所定のキャラクタなどを動画として表示することによりリーチ演出を行うものが含まれる。
予告表示には、図柄表示装置４１の表示面４１ａにおいて図柄の変動表示が開始されてから、全ての図柄列にて図柄が変動表示されている状況において、又は一部の図柄列であって複数の図柄列にて図柄が変動表示されている状況において、図柄列上の図柄とは別にキャラクタを表示させる態様が含まれる。また、背景画面をそれまでの態様とは異なる所定の態様とするものや、図柄列上の図柄をそれまでの態様とは異なる所定の態様とするものも含まれる。かかる予告表示は、リーチ表示が行われる場合及びリーチ表示が行われない場合のいずれの遊技回においても発生し得るが、リーチ表示の行われる場合の方がリーチ表示の行われない場合よりも高確率で発生するように設定されている。
リーチ表示は、最終的に同一の図柄の組合せが停止表示される遊技回では、リーチ乱数カウンタＣ３の値に関係なく実行される。また、同一の図柄の組合せが停止表示されない大当たり結果に対応した遊技回では、リーチ乱数カウンタＣ３の値に関係なく実行されない。また、外れ結果に対応した遊技回では、ＲＯＭ６３に記憶されたリーチ用テーブルを参照して所定のタイミングで取得したリーチ乱数カウンタＣ３がリーチ表示の発生に対応している場合に実行される。
一方、予告表示を行うか否かの決定は、主制御装置６０において行うのではなく、音声発光制御装置８０において行われる。この場合、音声発光制御装置８０は、いずれかの大当たり結果に対応した遊技回の方が、外れ結果に対応した遊技回に比べ、予告表示が発生し易いこと、及び出現率の低い予告表示が発生し易いことの少なくとも一方の条件を満たすように、予告表示用の抽選処理を実行する。ちなみに、この抽選結果は、図柄表示装置４１にて遊技回用の演出が実行される場合に反映される。
次に、変動種別カウンタＣＳについて説明する。変動種別カウンタＣＳは、例えば０～１９８の範囲内で順に１ずつ加算され、最大値に達した後に「０」に戻る構成となっている。変動種別カウンタＣＳは、特図表示部３７ａにおける表示継続時間と、図柄表示装置４１における図柄の表示継続時間とをＭＰＵ６２において決定する上で用いられる。変動種別カウンタＣＳは、後述する通常処理が１回実行される毎に１回更新され、当該通常処理内の残余時間内でも繰り返し更新される。そして、特図表示部３７ａにおける変動表示の開始時及び図柄表示装置４１による図柄の変動開始時における変動パターン決定に際して変動種別カウンタＣＳのバッファ値が取得される。
＜主制御装置６０の処理構成について＞
次に、主制御装置６０のＭＰＵ６２にて遊技を進行させるために実行される各処理を説明する。かかるＭＰＵ６２の処理としては大別して、電源投入に伴い起動されるメイン処理と、定期的に（本実施の形態では４ｍｓｅｃ周期で）起動されるタイマ割込み処理とがある。
＜メイン処理＞
まず、図６のフローチャートを参照しながらメイン処理を説明する。
ステップＳ１０１では、電源投入ウェイト処理を実行する。当該電源投入ウェイト処理では、例えばメイン処理が起動されてからウェイト用の所定時間（具体的には１ｓｅｃ）が経過するまで次の処理に進行することなく待機する。かかる電源投入ウェイト処理の実行期間において図柄表示装置４１の動作開始及び初期設定が完了することとなる。続くステップＳ１０２ではＲＡＭ６４のアクセスを許可するとともに、ステップＳ１０３にてＭＰＵ６２の内部機能レジスタの設定を行う。
その後、ステップＳ１０４では、電源・発射制御装置７８に設けられたＲＡＭ消去スイッチが手動操作されているか否かを判定し、続くステップＳ１０５では、ＲＡＭ６４の停電フラグに「１」がセットされているか否かを判定する。また、ステップＳ１０６ではチェックサムを算出するチェックサム算出処理を実行し、続くステップＳ１０７ではそのチェックサムが電源遮断時に保存したチェックサムと一致するか否か、すなわち記憶保持されたデータの有効性を判定する。
本パチンコ機１０では、例えば遊技ホールの営業開始時など、電源投入時にＲＡＭデータを初期化する場合にはＲＡＭ消去スイッチを押しながら電源が投入される。したがって、ＲＡＭ消去スイッチが押されていれば、ステップＳ１０８の処理に移行する。また、電源遮断の発生情報が設定されていない場合や、チェックサムにより記憶保持されたデータの異常が確認された場合も同様にステップＳ１０８の処理に移行する。ステップＳ１０８では、ＲＡＭ６４をクリアする。その後、ステップＳ１０９に進む。
一方、ＲＡＭ消去スイッチが押されていない場合には、停電フラグに「１」がセットされていること、及びチェックサムが正常であることを条件に、ステップＳ１０８の処理を実行することなくステップＳ１０９に進む。ステップＳ１０９では、電源投入設定処理を実行する。電源投入設定処理では、停電フラグの初期化といったＲＡＭ６４の所定のエリアを初期値に設定するとともに、現状の遊技状態を認識させるために現状の遊技状態に対応したコマンドを音声発光制御装置８０に送信する。
その後、ステップＳ１１０～ステップＳ１１３の残余処理に進む。つまり、ＭＰＵ６２はタイマ割込み処理を定期的に実行する構成であるが、１のタイマ割込み処理と次のタイマ割込み処理との間に残余時間が生じることとなる。この残余時間は各タイマ割込み処理の処理完了時間に応じて変動することとなるが、かかる不規則な時間を利用してステップＳ１１０～ステップＳ１１３の残余処理を繰り返し実行する。この点、当該ステップＳ１１０～ステップＳ１１３の残余処理は非定期的に実行される非定期処理であると言える。
残余処理では、まずステップＳ１１０にて、タイマ割込み処理の発生を禁止するために割込み禁止の設定を行う。続くステップＳ１１１では、乱数初期値カウンタＣＩＮＩの更新を行う乱数初期値更新処理を実行するとともに、ステップＳ１１２にて変動種別カウンタＣＳの更新を行う変動用カウンタ更新処理を実行する。これらの更新処理では、ＲＡＭ６４の対応するカウンタから現状の数値情報を読み出し、その読み出した数値情報を１加算する処理を実行した後に、読み出し元のカウンタに上書きする処理を実行する。この場合、カウンタ値が最大値に達した際それぞれ「０」にクリアする。その後、ステップＳ１１３にて、タイマ割込み処理の発生を禁止している状態から許可する状態へ切り換える割込み許可の設定を行う。ステップＳ１１３の処理を実行したら、ステップＳ１１０に戻り、ステップＳ１１０～ステップＳ１１３の処理を繰り返す。
＜タイマ割込み処理＞
次に、図７のフローチャートを参照しながらタイマ割込み処理を説明する。タイマ割込み処理は定期的（例えば４ｍｓｅｃ周期）に実行される。
まずステップＳ２０１にて停電情報記憶処理を実行する。停電情報記憶処理では、停電監視基板６５から電源遮断の発生に対応した停電信号を受信しているか否かを監視し、停電の発生を特定した場合には停電時処理を実行する。
続くステップＳ２０２では抽選用乱数更新処理を実行する。抽選用乱数更新処理では、当たり乱数カウンタＣ１、大当たり種別カウンタＣ２、リーチ乱数カウンタＣ３及び普電役物開放カウンタＣ４の更新を実行する。具体的には、当たり乱数カウンタＣ１、大当たり種別カウンタＣ２、リーチ乱数カウンタＣ３及び普電役物開放カウンタＣ４から現状の数値情報を順次読み出し、それら読み出した数値情報をそれぞれ１加算する処理を実行した後に、読み出し元のカウンタに上書きする処理を実行する。この場合、カウンタ値が最大値に達した際それぞれ「０」にクリアする。
その後、ステップＳ２０３ではステップＳ１１１と同様に乱数初期値更新処理を実行するとともに、ステップＳ２０４にてステップＳ１１２と同様に変動用カウンタ更新処理を実行する。
続くステップＳ２０５では、不正用の監視対象として設定されている所定の事象が発生しているか否かを監視する不正検知処理を実行する。当該不正検知処理では、複数種類の事象の発生を監視し、所定の事象が発生していることを確認することで、ＲＡＭ６４に設けられた遊技停止用フラグに「１」をセットする。
続くステップＳ２０６では、上記遊技停止用フラグに「１」がセットされているか否かを判定することで、遊技の進行を停止している状態であるか否かを判定する。ステップＳ２０６にて否定判定をした場合に、ステップＳ２０７以降の処理を実行する。
ステップＳ２０７では、ポート出力処理を実行する。ポート出力処理では、前回のタイマ割込み処理において出力情報の設定が行われている場合に、ＭＰＵ６２の出力ポート６２ｂを通じて、その出力情報に対応した出力を各種駆動部３２ｂ，３４ｂに行うための処理を実行する。例えば、特電入賞装置３２を開放状態に切り換えるべき情報が設定されている場合には特電用の駆動部３２ｂへの駆動信号の出力を開始させ、閉鎖状態に切り換えるべき情報が設定されている場合には当該駆動信号の出力を停止させる。また、第２作動口３４の普電役物３４ａを開放状態に切り換えるべき情報が設定されている場合には普電用の駆動部３４ｂへの駆動信号の出力を開始させ、閉鎖状態に切り換えるべき情報が設定されている場合には当該駆動信号の出力を停止させる。
続くステップＳ２０８では、読み込み処理を実行する。読み込み処理では、ＭＰＵ６２の入力ポート６２ａを通じて、停電信号及び入賞信号以外の信号の読み込みを実行し、その読み込んだ情報を今後の処理にて利用するために記憶する。
続くステップＳ２０９では入賞検知処理を実行する。当該入賞検知処理では、ＭＰＵ６２の入力ポート６２ａを通じて、各入賞検知センサ６６ａ～６６ｅから受信している信号を読み込むとともに、一般入賞口３１、特電入賞装置３２、第１作動口３３、第２作動口３４及びスルーゲート３５への入賞の有無を特定する処理を実行する。
続くステップＳ２１０では、ＲＡＭ６４に設けられている複数種類のタイマカウンタの数値情報をまとめて更新するためのタイマ更新処理を実行する。この場合、記憶されている数値情報が減算されて更新されるタイマカウンタを集約して扱う構成であるが、減算式のタイマカウンタの更新及び加算式のタイマカウンタの更新の両方を集約して行う構成としてもよい。
続くステップＳ２１１では、遊技球の発射制御を行うための発射制御処理を実行する。発射操作装置２８への発射操作が継続されている状況では、既に説明したとおり、所定の発射周期である０．６ｓｅｃに１個の遊技球が発射される。
続くステップＳ２１２では、入力状態監視処理として、ステップＳ２０８の読み込み処理にて読み込んだ情報に基づいて、各入賞検知センサ６６ａ～６６ｅの断線確認や、遊技機本体１２や前扉枠１４の開放確認を行う。
続くステップＳ２１３では、遊技回の実行制御及び開閉実行モードの実行制御を行うための特図特電制御処理を実行する。当該特図特電制御処理では、保留格納エリア６４ａに記憶されている保留情報の数が上限数未満である状況で第１作動口３３又は第２作動口３４への入賞が発生した場合に、その時点における当たり乱数カウンタＣ１、大当たり種別カウンタＣ２及びリーチ乱数カウンタＣ３の各数値情報を保留情報として、保留格納エリア６４ａに時系列的に格納していく処理を実行する。また、特図特電制御処理では、遊技回中及び開閉実行モード中ではなく且つ保留情報が記憶されていることを条件に、その保留情報が大当たり当選に対応しているか否かを判定する当否判定処理、及び大当たり当選に対応している場合にはその保留情報がいずれの大当たり結果に対応しているのかを判定する振分判定処理を実行する。また、特図特電制御処理では、当否判定処理及び振分判定処理だけでなく、その保留情報が大当たり当選に対応していない場合には、その保留情報がリーチ発生に対応しているか否かを判定するリーチ判定処理を実行するとともに、その時点における変動種別カウンタＣＳの数値情報を利用して遊技回の継続時間を選択する処理を実行する。そして、それら各処理の結果に応じた継続時間の情報を含む変動用コマンドと、遊技結果の情報を含む種別コマンドとを、音声発光制御装置８０に送信するとともに、特図表示部３７ａにおける絵柄の変動表示を開始させる。これにより、１遊技回が開始された状態となり、特図表示部３７ａ及び図柄表示装置４１にて遊技回用の演出が開始される。
また、特図特電制御処理では、１遊技回の実行中にはその遊技回の終了タイミングであるか否かを判定し、終了タイミングである場合には遊技結果に対応した表示を行った状態で、その遊技回を終了させる処理を実行する。この場合、遊技回を終了させるべきことを示す最終停止コマンドを音声発光制御装置８０に送信する。また、特図特電制御処理では、遊技回の結果が開閉実行モードへの移行に対応した結果である場合には、当該開閉実行モードを開始させるための処理を実行する。この開始に際しては、開閉実行モードが開始されることを示すオープニングコマンドを音声発光制御装置８０に送信する。また、特図特電制御処理では、各ラウンド遊技を開始させるための処理及び各ラウンド遊技を終了させるための処理を実行する。これら各処理に際して、ラウンド遊技が開始されることを示す開放コマンドを音声発光制御装置８０に送信するとともに、ラウンド遊技が終了されることを示す閉鎖コマンドを音声発光制御装置８０に送信する。また、特図特電制御処理では、開閉実行モードを終了させる場合にそのことを示すエンディングコマンドを音声発光制御装置８０に送信するとともに、開閉実行モード後の当否抽選モードやサポートモードを設定するための処理を実行する。
タイマ割込み処理においてステップＳ２１３の特図特電制御処理を実行した後は、ステップＳ２１４にて普図普電制御処理を実行する。普図普電制御処理では、スルーゲート３５への入賞が発生している場合に普図側の保留情報を取得するための処理を実行するとともに、普図側の保留情報が記憶されている場合にその保留情報について開放判定を行い、さらにその開放判定を契機として普図用の演出を行うための処理を実行する。また、開放判定の結果に基づいて、第２作動口３４の普電役物３４ａを開閉させる処理を実行する。
続くステップＳ２１５では、直前のステップＳ２１３及びステップＳ２１４の処理結果に基づいて、特図表示部３７ａに係る保留情報の増減個数を特図保留表示部３７ｂに反映させるための出力情報の設定を行うとともに、普図表示部３８ａに係る保留情報の増減個数を普図保留表示部３８ｂに反映させるための出力情報の設定を行う。また、ステップＳ２１５では、直前のステップＳ２１３及びステップＳ２１４の処理結果に基づいて、特図表示部３７ａの表示内容を更新させるための出力情報の設定を行うとともに、普図表示部３８ａの表示内容を更新させるための出力情報の設定を行う。当該ステップＳ２１５における出力情報の設定は、ＭＰＵ６２の出力ポート６２ｂを通じて行われる。
続くステップＳ２１６では、払出制御装置７７から受信したコマンド及び信号の内容を確認し、その確認結果に対応した処理を行うための払出状態受信処理を実行する。また、ステップＳ２１７では、賞球コマンドを出力対象として設定するための払出出力処理を実行する。続くステップＳ２１８では、今回のタイマ割込み処理にて実行された各種処理の処理結果に応じた外部信号の出力の開始及び終了を制御するための外部情報設定処理を実行する。その後、本タイマ割込み処理を終了する。
＜ＭＰＵ６２においてデータの読み出し等を行うための電気的構成＞
次に、ＭＰＵ６２において命令並びにデータの読み出し、及びデータの書き込みを行うための電気的構成について説明する。図８はＭＰＵ６２に設けられたＣＰＵ１０１の電気的構成を説明するためのブロック図である。
ＭＰＵ６２にはＣＰＵ１０１が内蔵されている。ＣＰＵ１０１に内蔵されたＣＰＵコア１０２は、ＭＰＵ６２に内蔵されたＲＯＭ８３から各種命令を読み出し、当該命令に対応するプログラムに従って演算処理、入力データの解析処理及びデータの出力処理を実行する。詳細には、ＣＰＵコア１０２は、当該ＣＰＵコア１０２に内蔵され当該ＣＰＵコア１０２の処理の進行に伴い更新されるプログラムカウンタの値に対応するアドレスのエリアから命令を読み出し、その命令に対応する処理を実行することで、プログラムに従った各種処理を実行する。
ＣＰＵコア１０２は、Ｖｃｃ端子、ＧＮＤ端子、ＩＮＴ端子、ＮＭＩ端子、データ端子Ｄ０～Ｄ７、アドレス端子Ａ０～Ａ１５、ＲＤ端子、ＷＲ端子、ＩＲＥＱ端子及びＭＲＥＱ端子などを備えている。以下、データ端子Ｄ０～Ｄ７、アドレス端子Ａ０～Ａ１５、ＲＤ端子、ＷＲ端子、ＩＲＥＱ端子及びＭＲＥＱ端子について詳細に説明する。なお、Ｖｃｃ端子、ＧＮＤ端子、ＩＮＴ端子及びＮＭＩ端子については説明を省略する。また、これらＶｃｃ端子、ＧＮＤ端子、ＩＮＴ端子及びＮＭＩ端子はＣＰＵ１０１にも設けられているが、これらについても説明を省略する。
データ端子Ｄ０～Ｄ７は、ＣＰＵコア１０２における命令の読み込み、命令に対応するプログラムに従ったＣＰＵコア１０２における処理の実行に際して参照されるデータの読み込み、及び命令に対応するプログラムに従ったＣＰＵコア１０２における処理の結果として導出されたデータの書き込みを行うための端子である。データ端子Ｄ０～Ｄ７は複数設けられており、ＣＰＵ１０１に設けられたデータ端子Ｄ１０～Ｄ１７と電気的に接続されている。具体的には、ＣＰＵコア１０２のデータ端子Ｄ０～Ｄ７は８個設けられているとともに、ＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７もＣＰＵコア１０２のデータ端子Ｄ０～Ｄ７に１対１で対応させて８個設けられている。ＣＰＵコア１０２のデータ端子Ｄ０～Ｄ７はＣＰＵ１０１に内蔵されたデータバスＤＢを通じてＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７と電気的に接続されているとともに、ＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７はＭＰＵ６２の内部に設けられたデータバスＤＢと電気的に接続されている。かかる構成であることにより、ＣＰＵコア１０２は、データバスＤＢを通じて８ビット（すなわち１バイト）のデータをまとめて読み込むことができるとともに、８ビット（すなわち１バイト）のデータをデータバスＤＢに対してまとめて書き込むことができる。
アドレス端子Ａ０～Ａ１５は、ＣＰＵコア１０２におけるＲＯＭ６３からの命令の読み込み、及びＣＰＵコア１０２におけるＲＯＭ６３又はＲＡＭ６４からのデータの読み込みに際して、それら命令又はデータが存在しているエリアのアドレスを指定するための端子である。また、アドレス端子Ａ０～Ａ１５は、ＣＰＵコア１０２におけるＲＯＭ６３又はＲＡＭ６４へのデータの書き込みに際して、当該データを書き込むエリアのアドレスを指定するための端子である。アドレス端子Ａ０～Ａ１５は複数設けられており、ＣＰＵ１０１に設けられたアドレス端子Ａ２０～Ａ３５と電気的に接続されている。具体的には、ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５は１６個設けられているとともに、ＣＰＵ１０１のアドレス端子Ａ２０～Ａ３５もＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５に１対１で対応させて１６個設けられている。ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５はＣＰＵ１０１に内蔵されたアドレスバスＡＢを通じてＣＰＵ１０１のアドレス端子Ａ２０～Ａ３５と電気的に接続されているとともに、ＣＰＵ１０１のアドレス端子Ａ２０～Ａ３５はＭＰＵ６２の内部に設けられたアドレスバスＡＢと電気的に接続されている。かかる構成であることにより、ＣＰＵコア１０２は、ＲＯＭ６３及びＲＡＭ６４に対してアドレス指定を行うことができる。
アドレス端子Ａ０～Ａ１５はＲＯＭ６３及びＲＡＭ６４に対してアドレス指定を行う場合に利用されるだけではなく、ＣＰＵ１０１に設けられたチップセレクト端子ＣＳ０～ＣＳ１２からチップセレクト信号を出力する場合にも利用される。ここで、チップセレクト端子ＣＳ０～ＣＳ１２は、ＣＰＵコア１０２における命令の読み込み、及びＣＰＵコア１０２におけるデータの読み込みに際して、動作対象の入力用ラッチ回路１０３（図９（ａ）参照）を指定するとともに、ＣＰＵコア１０２におけるデータの書き込みに際して、動作対象の出力用ラッチ回路１０４（図９（ｂ）参照）を指定するための端子である。
入力用ラッチ回路１０３はＭＰＵ６２に複数内蔵されている。それら複数の入力用ラッチ回路１０３として、命令の読み込み及びデータの読み込みに際してＲＯＭ６３を読み込み対象として指定するための入力用ラッチ回路、データの読み込みに際してＲＡＭ６４を読み込み対象として指定するための入力用ラッチ回路、及びＭＰＵ６２の入力ポート６２ａに入力されているデータの読み込みに際してその入力データが格納されているエリアを読み込み対象として指定するための入力用ラッチ回路が設けられている。ＭＰＵ６２の入力ポート６２ａに入力されているデータの読み込みに際してその入力データが格納されているエリアを読み込み対象として指定するための入力用ラッチ回路は、入力ポート６２ａにおいて読み込み対象として指定するエリアを相違させて複数設けられている。
出力用ラッチ回路１０４はＭＰＵ６２に複数内蔵されている。それら複数の出力用ラッチ回路１０４として、データの書き込みに際してＲＡＭ６４を書き込み対象として指定するための出力用ラッチ回路、及びＭＰＵ６２の出力ポート６２ｂへのデータの出力に際してその出力データを格納するエリアを書き込み対象として指定するための出力用ラッチ回路が設けられている。ＭＰＵ６２の出力ポート６２ｂへのデータの出力に際してその出力データを格納するエリアを書き込み対象として指定するための出力用ラッチ回路は、出力ポート６２ｂにおいて読み込み対象として指定するエリアを相違させて複数設けられている。
チップセレクト端子ＣＳ０～ＣＳ１２は複数設けられており、チップセレクト端子ＣＳ０～ＣＳ１２はそれぞれＭＰＵ６２の内部に設けられたセレクト信号線と電気的に接続されている。具体的には、チップセレクト端子ＣＳ０～ＣＳ１２は１３個設けられているとともに、セレクト信号線はチップセレクト端子ＣＳ０～ＣＳ１２に１対１で対応させて１３本設けられている。チップセレクト端子ＣＳ０～ＣＳ１２のうち一部である複数のチップセレクト端子ＣＳ０～ＣＳ４は入力用ラッチ回路１０３にチップセレクト信号としてＣＳ０信号～ＣＳ４信号を出力するためのものであり、残りの複数のチップセレクト端子ＣＳ５～ＣＳ１２は出力用ラッチ回路１０４にチップセレクト信号としてＣＳ５信号～ＣＳ１２信号を出力するためのものである。
入力用ラッチ回路１０３について、所定のデータをＭＰＵ６２の入力ポート６２ａから入力する場合にＣＰＵ１０１において利用されるものを例に挙げて説明する。図９（ａ）は入力用ラッチ回路１０３のブロック図である。図９（ａ）に示すように、入力用ラッチ回路１０３は、入力ポート６２ａからデータを受け取るためのインプット端子Ｑ０～Ｑ７、インプット端子Ｑ０～Ｑ７を通じて入力用ラッチ回路１０３に格納されたデータをデータバスＤＢに供給するためのデータ端子Ｄ２０～Ｄ２７、ＣＰＵ１０１のチップセレクト端子ＣＳ０から出力されたＣＳ０信号が入力されるＣＫ端子などを備えている。入力用ラッチ回路１０３は、ＣＰＵ１０１のチップセレクト端子ＣＳ０からＣＳ０信号がＣＫ端子に入力されることにより、インプット端子Ｑ０～Ｑ７を通じて当該入力用ラッチ回路１０３に格納されていたデータを、データ端子Ｄ２０～Ｄ２７を通じてデータバスＤＢに供給する。なお、入力用ラッチ回路１０３は、これら端子以外にも、Ｖｃｃ端子、ＧＮＤ端子及びＣＬＲ端子などを備えている。
出力用ラッチ回路１０４について、所定のデータをＭＰＵ６２の出力ポート６２ｂに出力する場合にＣＰＵ１０１において利用されるものを例に挙げて説明する。図９（ｂ）は出力用ラッチ回路１０４のブロック図である。図９（ｂ）に示すように、出力用ラッチ回路１０４は、データバスＤＢからデータを受け取るためのデータ端子Ｄ３０～Ｄ３７、データ端子Ｄ３０～Ｄ３７を通じて出力用ラッチ回路１０４に格納されたデータを出力ポート６２ｂに供給するためのアウトプット端子Ｑ１０～Ｑ１７、ＣＰＵ１０１のチップセレクト端子ＣＳ５から出力されたＣＳ５信号が入力されるＣＫ端子などを備えている。出力用ラッチ回路１０４は、ＣＰＵ１０１のチップセレクト端子ＣＳ５からＣＳ５信号がＣＫ端子に入力されることにより、データ端子Ｄ３０～Ｄ３７を通じてデータバスＤＢに提供されているデータを当該出力用ラッチ回路１０４内に取り込み、その後にその取り込んだデータをアウトプット端子Ｑ１０～Ｑ１７から出力ポート６２ｂに出力する。なお、出力用ラッチ回路１０４は、これら端子以外にも、Ｖｃｃ端子、ＧＮＤ端子及びＣＬＲ端子などを備えている。
ＣＰＵ１０１のチップセレクト端子ＣＳ０～ＣＳ１２が上記機能を有するのに対して、ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５（図８参照）から出力されるアドレスデータは、チップセレクト信号を出力するためのチップセレクト端子ＣＳ０～ＣＳ１２を選択する場合に利用される。また、チップセレクト信号を出力するためのチップセレクト端子ＣＳ０～ＣＳ１２の選択に際しては、ＣＰＵコア１０２のＲＤ端子、ＷＲ端子、ＩＲＥＱ端子及びＭＲＥＱ端子から出力される信号が利用される。
ＲＤ端子は、ＣＰＵコア１０２において命令の読み込み又はデータの読み込みを行うことを指定するＲＤ信号を出力するための端子である。ＷＲ端子は、ＣＰＵコア１０２においてデータの書き込みを行うことを指定するＷＲ信号を出力するための端子である。ＩＲＥＱ端子は、入力ポート６２ａからのデータの入力を行うためのイン命令又は出力ポート６２ｂへのデータの出力を行うためのアウト命令をＣＰＵコア１０２において実行する状況であることを指定するＩＲＥＱ信号を出力するための端子である。ＭＲＥＱ端子は、ＲＯＭ６３からの命令又はデータの読み込み、ＲＡＭ６４へのデータの書き込み又はＲＡＭ６４からのデータの読み込みなどを行うためのロード命令をＣＰＵコア１０２において実行する状況であることを指定するＭＲＥＱ信号を出力するための端子である。
次に、ＣＰＵコア１０２において実行される各種命令について説明する。図１０はＲＯＭ６３において命令が記憶されているエリアを説明するための説明図である。
ＲＯＭ６３には、命令として１バイト命令、２バイト命令及び３バイト命令が予め記憶されている。これら命令のうち、既に説明したイン命令及びアウト命令は２バイト命令に該当し、ロード命令は３バイト命令に該当する。ちなみに、２バイト命令にはイン命令及びアウト命令以外の命令も含まれ、３バイト命令にはロード命令以外の命令も含まれる。また、命令のバイト数はこれらに限定されることはなく、これらバイト数の命令に加えて又は代えて４バイト命令が予め記憶されている構成としてもよい。
図１１（ａ）は２バイト命令であるイン命令及びアウト命令を説明するための説明図である。イン命令及びアウト命令は、図１１（ａ１）に示すアドレスコードと、図１１（ａ２）に示すＩＯ識別コードとを含んでいる。アドレスコードは１バイトのデータ構成となっており、イン命令及びアウト命令における１番目のバイトに設定されている。アドレスコードに設定されている内容によって、入力ポート６２ａからのデータの入力を行う場合に動作対象とする入力用ラッチ回路１０３の種類及び出力ポート６２ｂへのデータの出力を行う場合に動作対象となる出力用ラッチ回路１０４の種類が特定される。この場合、アドレスコードが１バイトのデータ構成となっていることにより、動作対象とするラッチ回路１０３，１０４の種類を特定するためのアドレスとして２５６個のアドレスを指定することが可能である。但し、本パチンコ機１０においては既に説明したとおりＣＰＵ１０１のチップセレクト端子ＣＳ０～ＣＳ１２の数は１３個であるため、実際に指定されるアドレスの種類は１３個以下である。
ＩＯ識別コードは１バイトのデータ構成となっており、当該ＩＯ識別コードに設定されている内容によって、当該２バイト命令の種類がイン命令及びアウト命令のいずれであるかが特定される。ちなみに、アウト命令である場合、アウト命令に対応するプログラムカウンタの値の次の値が１バイト命令に対応しており、その１バイト命令には出力ポート６２ｂに出力するための１バイトの出力データが設定されている。
図１１（ｂ）は３バイト命令であるロード命令を説明するための説明図である。ロード命令は、図１１（ｂ１）に示す第１アドレスコードと、図１１（ｂ２）に示す第２アドレスコードと、図１１（ｂ３）に示す実行コードとを含んでいる。第１アドレスコード及び第２アドレスコードはいずれも１バイトのデータ構成となっており、第１アドレスコードはロード命令における１番目のバイトに設定されており、第２アドレスコードはロード命令における２番目のバイトに設定されている。これら第１アドレスコード及び第２アドレスコードに設定されている内容によって、命令及びデータの読み込みを行う場合における読み込み対象となるエリアの種類、並びにデータの書き込みを行う場合における書き込み対象となるエリアの種類が特定される。
実行コードは１バイトのデータ構成となっており、当該実行コードに設定されている内容によって実行対象の命令の種類が特定される。実行対象の命令としては、転送命令、算術演算命令、論理演算命令、ビット操作命令、ローテート命令及びシフト命令などが設定されている。転送命令の場合、第１アドレスコード及び第２アドレスコードにより指定されているアドレスのデータをＣＰＵコア１０２に読み出す処理や、第１アドレスコード及び第２アドレスコードにより指定されているアドレスに所定のデータを転送する処理が実行される。また、算術演算命令の場合、データに対して所定のデータを加算する処理や減算する処理が実行される。また、論理演算命令の場合、データに対して所定の論理演算を行う処理が実行される。また、ビット操作命令の場合、データのうち所定のビットを「０」及び「１」の間で切り換えを行う処理が実行される。また、ローテート命令の場合、データに含まれるビットを所定の方向に周回するようにずらす処理が実行される。また、シフト命令の場合、データに含まれるビットを周回させることなく所定の方向にずらす処理が実行される。
次に、ＣＰＵコア１０２がアクセスする仮想的な空間であるＩＯ空間１０５及びメモリ空間１０６について説明する。図１２はＩＯ空間１０５及びメモリ空間１０６を説明するためのブロック図である。
ＩＯ空間１０５は、ＣＰＵコア１０２においてイン命令又はアウト命令を実行する場合に当該ＣＰＵコア１０２がアクセスする仮想的な空間である。ＩＯ空間１０５にＣＰＵコア１０２がアクセスしている状況というのは実際には、入力ポート６２ａからのデータの入力を行うためにＣＰＵ１０１の対応するチップセレクト端子から対応する入力用ラッチ回路１０３にチップセレクト信号を出力している状況、又は出力ポート６２ｂにデータの出力を行うためにＣＰＵ１０１の対応するチップセレクト端子から対応する出力用ラッチ回路１０４にチップセレクト信号を出力している状況である。
ＩＯ空間１０５にアクセスすることとなるイン命令及びアウト命令においては既に説明したとおり、アドレスコードは１バイトとなっている。したがって、ＣＰＵコア１０２においてＩＯ空間１０５として指定可能なアドレスの個数は１バイトに対応する２５６個である。これに対応させて、ＩＯ空間１０５にアクセスする場合、ＣＰＵコア１０２の１６個のアドレス端子Ａ０～Ａ１５のうち、その一部であって複数である８個のアドレス端子Ａ０～Ａ７のみを利用してアドレス指定が行われる。つまり、ＩＯ空間１０５にアクセスする場合、イン命令及びアウト命令において設定されているアドレスコードのビット数と同一の数のアドレス端子Ａ０～Ａ７が利用される。これにより、イン命令及びアウト命令に設定されているアドレスコードの内容をそのままアドレス端子Ａ０～Ａ７に設定するデータとして利用することが可能となる。イン命令及びアウト命令において１番目のバイトに設定されているアドレスデータは、ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５のうち第０番目のアドレス端子Ａ０から下位に向けて連続する８個のアドレス端子Ａ０～Ａ７に対応している。
メモリ空間１０６は、ＣＰＵコア１０２においてプログラムカウンタの値に対応するアドレスのＲＯＭ６３のエリアから命令を読み出す場合、及びＣＰＵコア１０２においてロード命令を実行する場合に、当該ＣＰＵコア１０２がアクセスする仮想的な空間である。メモリ空間１０６にＣＰＵコア１０２がアクセスしている状況というのは実際には、ＲＯＭ６３からの命令若しくはデータの読み込み、又はＲＡＭ６４からのデータの読み込みを行うためにＣＰＵ１０１の対応するチップセレクト端子ＣＳ０～ＣＳ４から対応する入力用ラッチ回路１０３にチップセレクト信号を出力している状況が該当し、さらにＲＡＭ６４へのデータの書き込みを行うためにＣＰＵ１０１の対応するチップセレクト端子ＣＳ５～ＣＳ１２から対応する出力用ラッチ回路１０４にチップセレクト信号を出力している状況が該当する。
メモリ空間１０６にアクセスすることとなるロード命令においては既に説明したとおり、アドレスコードは第１アドレスコード及び第２アドレスコードの合計の２バイトとなっている。したがって、ＣＰＵコア１０２においてメモリ空間１０６として指定可能なアドレスの個数は２バイトに対応する６５５３６個である。これに対応させて、メモリ空間１０６にアクセスする場合、ＣＰＵコア１０２の１６個のアドレス端子Ａ０～Ａ１５の全てを利用してアドレス指定が行われる。つまり、メモリ空間１０６にアクセスする場合、ロード命令において設定されている第１アドレスコード及び第２アドレスコードの合計のビット数と同一の数のアドレス端子Ａ０～Ａ１５が利用される。これより、ロード命令に設定されている第１アドレスコード及び第２アドレスコードの内容をそのままアドレス端子Ａ０～Ａ１５に設定するデータとして利用することが可能となる。
ロード命令において１番目のバイトに設定されている第１アドレスデータは、ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５のうち第０番目のアドレス端子Ａ０から下位に向けて連続する８個のアドレス端子Ａ０～Ａ７に対応している。また、ロード命令において２番目のバイトに設定されている第２アドレスデータは、ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５のうち第８番目のアドレス端子Ａ８から下位に向けて連続する８個のアドレス端子Ａ８～Ａ１５に対応している。
ここで、既に説明したとおり、イン命令及びアウト命令においては１番目のバイトにアドレスデータが設定されているとともに当該アドレスデータにはアドレスコードとしてアドレス端子Ａ０～Ａ７に対応するデータが設定されている。つまり、イン命令、アウト命令及びロード命令のいずれであっても、１番目のバイトにはアドレス端子Ａ０～Ａ７に対応するデータが設定されている。これにより、イン命令及びアウト命令である場合、並びにロード命令である場合のいずれであっても、１番目のバイトに設定されているデータをアドレス端子Ａ０～Ａ７に設定すればよく、当該データ設定の処理構成を共通化することが可能となることで、処理構成の簡素化を図ることが可能となる。
次に、入力ポート６２ａからのデータの入力を行う場合及び出力ポート６２ｂへのデータの出力を行う場合にも、ＣＰＵコア１０２がロード命令を実行し得る内容について説明する。
既に説明したとおり、イン命令及びアウト命令はアドレスコード及びＩＯ識別コードの２バイト構成となっているとともに、アドレスコードには動作対象とするラッチ回路１０３，１０４の種類を特定するためのアドレスが設定され、ＩＯ識別コードにはイン命令及びアウト命令のいずれに対応しているのかを示すデータが設定されている。当該構成である場合、イン命令及びアウト命令においてはロード命令のように実行コードを設定することができない。さらに、２バイト命令は全体のビット数が３バイト命令よりも少ないため、当然のことながら２バイト命令の使用可能数にも制限がある。
これに対して、入力ポート６２ａからのデータの入力を行う場合及び出力ポート６２ｂへのデータの出力を行う場合にもＣＰＵコア１０２においてロード命令を実行し得る構成となっている。これにより、これらデータの入出力を行う場合であっても実行コードを利用することが可能となる。例えば、入力ポート６２ａからのデータの入力を行う場合にロード命令を実行することで、複数のビットの配列を変更した後の状態のデータを読み込むといったことや、複数のビットに設定されているデータをそれぞれ反転させた後の状態のデータを読み込むといったことを行うことが可能となる。また、例えば、出力ポート６２ｂへのデータの出力を行う場合にロード命令を実行することで、出力ポート６２ｂに出力したデータをそのままＣＰＵコア１０２側において保持するとともにそのデータを所定の順序でビットの配列を変更した後の状態のデータを出力ポート６２ｂに出力するといったことを行うことが可能となる。
但し、ロード命令においては既に説明したとおり１番目のバイトに第１アドレスコードが設定されているとともに２番目のバイトに第２アドレスコードが設定されており、ＣＰＵコア１０２はロード命令を実行する場合、それがＲＯＭ６３又はＲＡＭ６４にアクセスする場合、及び入力ポート６２ａ又は出力ポート６２ｂにアクセスする場合のいずれであっても、１６個のアドレス端子Ａ０～Ａ１５の全てを利用してアドレス指定を行うことでメモリ空間１０６にアクセスしている状態となる。ＲＯＭ６３又はＲＡＭ６４にアクセスする場合と、入力ポート６２ａ又は出力ポート６２ｂにアクセスする場合とで、ＣＰＵコア１０２におけるロード命令の扱いを異ならせようとすると、アクセス対象を識別するためのデータをアドレスコードとは別に設定する必要が生じてしまい、この場合、ロード命令を３バイト命令として設定することができなくなってしまうからである。また、上記構成であることにより、ＣＰＵコア１０２において入力ポート６２ａ又は出力ポート６２ｂにアクセスする場合、イン命令又はアウト命令を実行する場合（すなわちＩＯ空間１０５にアクセスする場合）とロード命令を実行する場合（すなわちメモリ空間１０６にアクセスする場合）とで異なるアドレス指定を行うこととなる。
このようにＣＰＵコア１０２においてロード命令を実行する場合、ＲＯＭ６３又はＲＡＭ６４にアクセスする場合と入力ポート６２ａ又は出力ポート６２ｂにアクセスする場合とで異なるアドレスが設定されている必要がある。したがって、図１３のメモリ空間１０６の説明図に示すように、メモリ空間１０６には、ＲＯＭ６３に対応するＲＯＭ用空間１０６ａ及びＲＡＭ６４に対応するＲＡＭ用空間１０６ｂだけではなく、入力ポート６２ａに対応する入力ポート用空間１０６ｃ及び出力ポート６２ｂに対応する出力ポート用空間１０６ｄが存在していることとなる。これらＲＯＭ用空間１０６ａ、ＲＡＭ用空間１０６ｂ、入力ポート用空間１０６ｃ及び出力ポート用空間１０６ｄのそれぞれに設定されているアドレスは相互に異なっている。
アドレス指定が必要なエリアの数はＲＯＭ６３が最も多く、ＲＡＭ６４が次に多く、出力ポート６２ｂに対応する出力用ラッチ回路１０４が次に多く、入力ポート６２ａに対応する入力用ラッチ回路１０３が最も少ない。したがって、ＲＯＭ用空間１０６ａに設定されているアドレスの種類が最も多く、ＲＡＭ用空間１０６ｂに設定されているアドレスの種類が次に多く、出力ポート用空間１０６ｄに設定されているアドレスの種類が次に多く、入力ポート用空間１０６ｃに設定されているアドレスの種類が最も少ない。
次に、ＣＰＵコア１０２がイン命令又はアウト命令を実行する場合、及びロード命令を実行する場合のいずであっても、入力ポート６２ａからのデータの入力又は出力ポート６２ｂへのデータの出力を行うための構成について説明する。図１４は、入力ポート６２ａからのデータの入力を行う入力用ラッチ回路１０３に対応するチップセレクト端子ＣＳ０からチップセレクト信号を出力するための電気的構成を示すブロック図である。なお、入力ポート６２ａからのデータの入力を行う入力用ラッチ回路１０３に対応する他のチップセレクト端子からチップセレクト信号を出力するための電気的構成、及び出力ポート６２ｂへのデータの出力を行う出力用ラッチ回路１０４に対応するチップセレクト端子からチップセレクト信号を出力するための電気的構成は図１４に示す電気的構成と同一である。
ＣＰＵコア１０２のＲＤ端子及びＷＲ端子はいずれも、ＣＰＵ１０１に内蔵された動作選択回路１１１と電気的に接続されている。具体的には、動作選択回路１１１にはＲＤ端子に対応させて入力端子が設けられており、これらＲＤ端子と入力端子とを電気的に接続するようにして信号経路が形成されている。また、動作選択回路１１１にはＷＲ端子に対応させて入力端子が設けられており、これらＷＲ端子と入力端子とを電気的に接続するようにして信号経路が形成されている。
動作選択回路１１１は、動作選択端子１１１ａからの動作選択信号の出力契機となる信号を、ＲＤ端子から出力されるＲＤ信号及びＷＲ端子から出力されるＷＲ信号のうちいずれにするのかを選択するための回路である。動作選択回路１１１には、ＣＰＵ１０１に内蔵された初期化回路１１２からＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されるようになっており、初期化信号が入力されることで、動作選択信号の出力契機となる信号として、ＲＤ信号及びＷＲ信号のうちパチンコ機１０の設計段階において定められている側の信号を選択した状態となる。具体的には、動作選択回路１１１にはスイッチ回路１１１ｂが設けられており、初期化回路１１２から初期化信号が入力されることで、ＲＤ端子と動作選択端子１１１ａとを導通させる状態、及びＷＲ端子と動作選択端子１１１ａとを導通させる状態のうち、パチンコ機１０の設計段階において定められた側の状態とする。ＲＤ信号はＬＯＷレベル信号であるため、スイッチ回路１１１ｂがＲＤ端子と動作選択端子１１１ａとを導通させる状態である場合、ＲＤ信号が出力されていない場合（すなわちＲＤ端子からＨＩレベル信号が出力されている場合）には動作選択回路１１１の動作選択端子１１１ａからは非動作選択信号としてＨＩレベル信号が出力され、ＲＤ信号が出力されている場合には動作選択回路１１１の動作選択端子１１１ａからは動作選択信号としてＬＯＷレベル信号が出力される。同様に、ＷＲ信号はＬＯＷレベル信号であるため、スイッチ回路１１１ｂがＷＲ端子と動作選択端子１１１ａとを導通させる状態である場合、ＷＲ信号が出力されていない場合（すなわちＷＲ端子からＨＩレベル信号が出力されている場合）には動作選択回路１１１の動作選択端子１１１ａからは非動作選択信号としてＨＩレベル信号が出力され、ＷＲ信号が出力されている場合には動作選択回路１１１の動作選択端子１１１ａからは動作選択信号としてＬＯＷレベル信号が出力される。
図１４は入力用ラッチ回路１０３にチップセレクト信号を出力するためのチップセレクト端子ＣＳ０であるため、動作選択回路１１１はＲＤ端子と動作選択端子１１１ａとを導通させる状態となる。これにより、ＣＰＵコア１０２のＲＤ端子からＲＤ信号が出力されることにより動作選択回路１１１は動作選択端子１１１ａから動作選択信号を出力する。
なお、出力用ラッチ回路１０４にチップセレクト信号を出力するためのチップセレクト端子ＣＳ５～ＣＳ１２に対応する動作選択回路１１１である場合、初期化回路１１２から初期化信号が入力されることで、ＷＲ端子と動作選択端子１１１ａとを導通させる状態となり、ＣＰＵコア１０２のＷＲ端子からＷＲ信号が出力されることにより動作選択回路１１１の動作選択端子１１１ａから動作選択信号が出力されることとなる。詳細は後述するが、動作選択回路１１１から動作選択信号が出力されることが、チップセレクト端子ＣＳ０からチップセレクト信号が出力されるための必要条件である。
ＣＰＵコア１０２のＩＲＥＱ端子及びＭＲＥＱ端子はいずれも、ＣＰＵ１０１に内蔵された対象選択回路１１３と電気的に接続されている。具体的には、対象選択回路１１３にはＩＲＥＱ端子に対応させて入力端子が設けられており、これらＩＲＥＱ端子と入力端子とを電気的に接続するようにして信号経路が形成されている。また、対象選択回路１１３にはＭＲＥＱ端子に対応させて入力端子が設けられており、これらＭＲＥＱ端子と入力端子とを電気的に接続するようにして信号経路が形成されている。
対象選択回路１１３には対象選択用論理回路１１３ａが設けられている。ＩＲＥＱ端子から出力される信号及びＭＲＥＱ端子から出力される信号のそれぞれが対象選択用論理回路１１３ａにおける各ＮＯＴ回路を通じて、対象選択用論理回路１１３ａにおけるＮＯＲ回路に入力されるようになっている。ＩＲＥＱ信号がＬＯＷレベル信号であるとともにＭＲＥＱ信号がＬＯＷレベル信号であるため、ＩＲＥＱ信号及びＭＲＥＱ信号のいずれか一方が出力されている状況においては対象選択用論理回路１１３ａからはＬＯＷレベル信号が出力される。そして、対象選択用論理回路１１３ａからＬＯＷレベル信号が出力されている状況においては、対象選択回路１１３の対象選択端子１１３ｂから対象選択信号としてＬＯＷレベル信号が出力されることとなる。つまり、ＩＲＥＱ端子からＩＲＥＱ信号が出力される場合及びＭＲＥＱ端子からＭＲＥＱ信号が出力される場合のいずれであっても、対象選択回路１１３から対象選択信号が出力される。これにより、ＣＰＵコア１０２が入力ポート６２ａ又は出力ポート６２ｂにアクセスする場合として、イン命令又はアウト命令を実行する場合だけではなく、ロード命令を実行する場合が存在している構成において、いずれの場合であっても対象選択回路１１３から対象選択信号が出力されるようにすることが可能となる。詳細は後述するが、対象選択回路１１３から対象選択信号が出力されることが、チップセレクト端子ＣＳ０からチップセレクト信号が出力されるための必要条件である。なお、対象選択回路１１３はＩＲＥＱ信号が出力されておらずさらにＭＲＥＱ信号も出力されていない状況においては、非対象選択信号としてＨＩレベル信号を出力する。
ＣＰＵコア１０２のアドレス端子Ａ０～Ａ１５のうち第０番目のアドレス端子Ａ０から下位に向けて連続する８個のアドレス端子Ａ０～Ａ７はＩＯ用アドレスデコーダ１１４と電気的に接続されている。具体的には、ＩＯ用アドレスデコーダ１１４には８個のアドレス端子Ａ０～Ａ７に１対１で対応させて８個の入力端子が設けられており、対応するアドレス端子Ａ０～Ａ７と入力端子とを電気的に接続するようにして信号経路が形成されている。また、１６個の全てのアドレス端子Ａ０～Ａ１５はメモリ用アドレスデコーダ１１５と電気的に接続されている。具体的には、メモリ用アドレスデコーダ１１５には１６個のアドレス端子Ａ０～Ａ１５に１対１で対応させて１６個の入力端子が設けられており、対応するアドレス端子Ａ０～Ａ１５と入力端子とを電気的に接続するようにして信号経路が形成されている。なおアドレス端子Ａ０～Ａ７からＩＯ用アドレスデコーダ１１４の各入力端子に向けた信号経路は、アドレス端子Ａ０～Ａ７とメモリ用アドレスデコーダ１１５の各入力端子とを電気的に接続する信号経路の途中位置から分岐させて設けられている。
ＩＯ用アドレスデコーダ１１４は、チップセレクト端子ＣＳ０に対応する１バイトのアドレスデータがＣＰＵコア１０２から出力された場合にＩＯアドレス出力端子１１４ａからＩＯアドレス信号としてＬＯＷレベル信号を出力するように電気回路が形成されている。また、ＣＰＵコア１０２はチップセレクト端子ＣＳ０とは異なるチップセレクト端子ＣＳ１～ＣＳ１２からチップセレクト信号を出力させる場合にもアドレス端子Ａ０～Ａ７からアドレスデータを出力することとなるが、チップセレクト端子ＣＳ０に対応させて設けられたＩＯ用アドレスデコーダ１１４は自身に設けられている回路に対応するアドレスデータとは異なるアドレスデータが入力されたとしてもＩＯアドレス出力端子１１４ａからＩＯアドレス信号を出力しない。つまり、ＩＯアドレス出力端子１１４ａから非ＩＯアドレス信号としてＨＩレベル信号が出力される。
メモリ用アドレスデコーダ１１５は、チップセレクト端子ＣＳ０に対応する２バイトのアドレスデータがＣＰＵコア１０２から出力された場合にメモリアドレス出力端子１１５ａからメモリアドレス信号としてＬＯＷレベル信号を出力するように電気回路が形成されている。また、ＣＰＵコア１０２はチップセレクト端子ＣＳ０とは異なるチップセレクト端子ＣＳ１～ＣＳ１２からチップセレクト信号を出力させる場合にもアドレス端子Ａ０～Ａ１５からアドレスデータを出力することとなるが、チップセレクト端子ＣＳ０に対応させて設けられたメモリ用アドレスデコーダ１１５は自身に設けられている回路に対応するアドレスデータとは異なるアドレスデータが入力されたとしてもメモリアドレス出力端子１１５ａからメモリアドレス信号を出力しない。つまり、メモリアドレス出力端子１１５ａから非メモリアドレス信号としてＨＩレベル信号が出力される。
詳細は後述するが、ＩＯ用アドレスデコーダ１１４又はメモリ用アドレスデコーダ１１５から対応するアドレス信号が出力されることが、チップセレクト端子ＣＳ０からチップセレクト信号が出力されるための必要条件である。
ここで、ＩＯ用アドレスデコーダ１１４からのＩＯアドレス信号の出力契機となる１バイトのアドレスデータと、メモリ用アドレスデコーダ１１５からのメモリアドレス信号の出力契機となる２バイトのアドレスデータのうち１番目のバイトに設定されている１バイトのアドレスデータとは、同一のデータとなっている。例えばＩＯ用アドレスデコーダ１１４からのＩＯアドレス信号の出力契機となる１バイトのアドレスデータが１６進数で「Ａ５」に設定されているのに対して、メモリ用アドレスデコーダ１１５からのメモリアドレス信号の出力契機となる２バイトのアドレスデータのうち１番目のバイトのアドレスデータが１６進数で「Ａ５」に設定されているとともに２番目のバイトのアドレスデータが１６進数で「００」に設定されている。
入力ポート６２ａからデータ入力を行う入力用ラッチ回路１０３及び出力ポート６２ｂへのデータ出力を行う出力用ラッチ回路１０４に対してチップセレクト信号を出力するための電気回路においては、既に説明したとおり、ＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力される場合であっても対象選択回路１１３から対象選択信号が出力されることとなる。そうすると、上位側のアドレス端子Ａ０～Ａ７から出力される１バイトのアドレスデータがＩＯ用アドレスデコーダ１１４からアドレス信号が出力されることに対応するアドレスデータである場合、下位側のアドレス端子Ａ８～Ａ１５から出力される１バイトのアドレスデータがいずれのデータであったとしても、当該ＩＯ用アドレスデコーダ１１４からＩＯアドレス信号が出力されることとなる。この場合、上位側のアドレス端子Ａ０～Ａ７のアドレスデータが当該ＩＯ用アドレスデコーダ１１４に対応している２バイトのアドレスデータを、当該ＩＯ用アドレスデコーダ１１４に対応するチップセレクト端子とは異なるチップセレクト端子の電気回路におけるＩＯ用アドレスデコーダ及びメモリ用アドレスデコーダに対応するアドレスデータとして利用することができない。このような事情において、メモリ用アドレスデコーダ１１５からメモリアドレス信号を出力するための２バイトのアドレスデータのうち１番目のバイトに設定されている１バイトのアドレスデータが、ＩＯ用アドレスデコーダ１１４からＩＯアドレス信号を出力するための１バイトのアドレスデータと一致していることにより、他のチップセレクト端子の電気回路として利用不可となるアドレスデータの種類の数を抑えることが可能となる。
ＩＯ用アドレスデコーダ１１４のＩＯアドレス出力端子１１４ａ及びメモリ用アドレスデコーダ１１５のメモリアドレス出力端子１１５ａはいずれも、ＣＰＵ１０１に内蔵されたアドレス用回路１１６と電気的に接続されている。具体的には、アドレス用回路１１６にはＩＯアドレス出力端子１１４ａに対応させて入力端子が設けられており、これらＩＯアドレス出力端子１１４ａと入力端子とを電気的に接続するようにして信号経路が形成されている。また、アドレス用回路１１６にはメモリアドレス出力端子１１５ａに対応させて入力端子が設けられており、これらメモリアドレス出力端子１１５ａと入力端子とを電気的に接続するようにして信号経路が形成されている。
アドレス用回路１１６にはアドレス用論理回路１１６ａが設けられている。ＩＯアドレス出力端子１１４ａから出力される信号及びメモリアドレス出力端子１１５ａから出力される信号のそれぞれがアドレス用論理回路１１６ａにおける各ＮＯＴ回路を通じて、アドレス用論理回路１１６ａにおけるＮＯＲ回路に入力されるようになっている。ＩＯアドレス信号がＬＯＷレベル信号であるとともにメモリアドレス信号がＬＯＷレベル信号であるため、少なくとも一方のアドレス信号が出力されている状況においてはアドレス用論理回路１１６ａからはＬＯＷレベル信号が出力される。そして、アドレス用論理回路１１６ａからＬＯＷレベル信号が出力されている状況においては、アドレス用回路１１６のアドレス出力端子１１６ｂから合成アドレス信号としてＬＯＷレベル信号が出力されることとなる。つまり、ＩＯアドレス出力端子１１４ａからＩＯアドレス信号が出力される場合及びメモリアドレス出力端子１１５ａからメモリアドレス信号が出力される場合のいずれであっても、アドレス用回路１１６から合成アドレス信号が出力される。詳細は後述するが、アドレス用回路１１６から合成アドレス信号が出力されることが、チップセレクト端子ＣＳ０からチップセレクト信号が出力されるための必要条件である。なお、アドレス用回路１１６はＩＯアドレス信号が出力されておらずさらにメモリアドレス信号が出力されていない状況においては、非合成アドレス信号としてＨＩレベル信号を出力する。
アドレス用回路１１６のアドレス出力端子１１６ｂ、動作選択回路１１１の動作選択端子１１１ａ、及び対象選択回路１１３の対象選択端子１１３ｂはいずれも、ＣＰＵ１０１に内蔵された合成回路１１７と電気的に接続されている。具体的には、合成回路１１７にはアドレス出力端子１１６ｂに対応させて入力端子が設けられており、これらアドレス出力端子１１６ｂと入力端子とを電気的に接続するようにして信号経路が形成されている。また、合成回路１１７には動作選択端子１１１ａに対応させて入力端子が設けられており、これら動作選択端子１１１ａと入力端子とを電気的に接続するようにして信号経路が形成されている。また、合成回路１１７には対象選択端子１１３ｂに対応させて入力端子が設けられており、これら対象選択端子１１３ｂと入力端子とを電気的に接続するようにして信号経路が形成されている。
合成回路１１７には合成用論理回路１１７ａが設けられている。アドレス出力端子１１６ｂから出力される信号、動作選択端子１１１ａから出力される信号及び対象選択端子１１３ｂから出力される信号のそれぞれが合成用論理回路１１７ａにおける各ＮＯＴ回路を通じて、合成用論理回路１１７ａにおけるＮＡＮＤ回路に入力されるようになっている。合成アドレス信号、動作選択信号及び対象選択信号のいずれもがＬＯＷレベル信号であるため、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている状況においては合成回路１１７からはＬＯＷレベル信号が出力される。そして、合成用論理回路１１７ａからＬＯＷレベル信号が出力されている状況においては、チップセレクト端子ＣＳ０からチップセレクト信号としてＬＯＷレベル信号が出力されることとなる。つまり、アドレス用回路１１６から合成アドレス信号が出力され、動作選択回路１１１から動作選択信号が出力され、さらに対象選択回路１１３から対象選択信号が出力されている場合に、チップセレクト端子ＣＳ０からチップセレクト信号が出力される。チップセレクト信号がチップセレクト端子ＣＳ０から出力されることにより、当該チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３においてラッチされているデータがデータバスＤＢに供給されることとなる。
なお、合成回路１１７は、合成アドレス信号、動作選択信号及び対象選択信号のいずれか一つでも出力されていない状況においては、非チップセレクト信号としてＨＩレベル信号を出力する。この場合、チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３においてラッチされているデータはデータバスＤＢに供給されない。
次に、チップセレクト端子ＣＳ０からチップセレクト信号が出力される様子について、図１５のタイムチャートを参照しながら説明する。図１５（ａ）はＣＰＵコア１０２から１バイトのアドレスデータが出力される期間を示し、図１５（ｂ）はＣＰＵコア１０２から２バイトのアドレスデータが出力される期間を示し、図１５（ｃ）はアドレス用回路１１６から合成アドレス信号が出力される期間を示し、図１５（ｄ）は動作選択回路１１１から動作選択信号が出力される期間を示し、図１５（ｅ）はＣＰＵコア１０２からＩＲＥＱ信号が出力される期間を示し、図１５（ｆ）はＣＰＵコア１０２からＭＲＥＱ信号が出力される期間を示し、図１５（ｇ）は対象選択回路１１３から対象選択信号が出力される期間を示し、図１５（ｈ）はチップセレクト端子ＣＳ０からチップセレクト信号が出力される期間を示す。
まずＣＰＵコア１０２においてイン命令が実行される場合にチップセレクト端子ＣＳ０からチップセレクト信号が出力される場合について説明する。
ｔ１のタイミングで、図１５（ａ）に示すようにＣＰＵコア１０２から１バイトのアドレスデータの出力が開始されるとともに、図１５（ｅ）に示すようにＣＰＵコア１０２からＩＲＥＱ信号の出力が開始される。なお、当該ｔ１のタイミングでＣＰＵコア１０２からＲＤ信号の出力が開始される。また、ｔ１のタイミングで出力されるアドレスデータはＩＯ用アドレスデコーダ１１４に対応するアドレスデータである。
ｔ１のタイミングで１バイトのアドレスデータの出力が開始されることにより、ＩＯ用アドレスデコーダ１１４からＩＯアドレス信号の出力が開始される。そして、ＩＯアドレス信号の出力が開始されることで、ｔ２のタイミングで図１５（ｃ）に示すように、アドレス用回路１１６からの合成アドレス信号の出力が開始される。
また、ｔ１のタイミングでＲＤ信号の出力が開始されることにより、ｔ２のタイミングで図１５（ｄ）に示すように動作選択回路１１１からの動作選択信号の出力が開始される。また、ｔ１のタイミングでＩＲＥＱ信号の出力が開始されることにより、ｔ２のタイミングで図１５（ｇ）に示すように、対象選択回路１１３からの対象選択信号の出力が開始される。
ｔ２のタイミングで合成アドレス信号、動作選択信号及び対象選択信号の全ての出力が開始されることにより、ｔ３のタイミングで図１５（ｈ）に示すようにチップセレクト端子ＣＳ０からのチップセレクト信号の出力が開始される。これにより、当該チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３においてラッチされているデータがデータバスＤＢに供給されることとなる。
その後、ｔ４のタイミングで、図１５（ａ）に示すようにＣＰＵコア１０２からの１バイトのアドレスデータの出力が停止されるとともに、図１５（ｅ）に示すようにＣＰＵコア１０２からのＩＲＥＱ信号の出力が停止される。なお、当該ｔ４のタイミングでＣＰＵコア１０２からのＲＤ信号の出力も停止される。これにより、ｔ５のタイミングで、図１５（ｃ）に示すように合成アドレス信号の出力が停止され、図１５（ｄ）に示すように動作選択信号の出力が停止され、図１５（ｇ）に示すように対象選択信号の出力が停止される。そして、これら信号の出力が停止されることにより、ｔ６のタイミングで図１５（ｈ）に示すようにチップセレクト端子ＣＳ０からのチップセレクト信号の出力が停止される。チップセレクト信号の出力が停止されることにより、当該チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３においてラッチされているデータのデータバスＤＢへの供給が停止されることとなる。
なお、上記の動作の流れは、出力用ラッチ回路１０４を利用することにより出力ポート６２ｂへのデータ出力を行う場合にＣＰＵコア１０２においてアウト命令が実行される場合においても同様である。
次に、ＣＰＵコア１０２においてロード命令が実行される場合にチップセレクト端子ＣＳ０からチップセレクト信号が出力される場合について説明する。
ｔ７のタイミングで、図１５（ｂ）に示すようにＣＰＵコア１０２から２バイトのアドレスデータの出力が開始されるとともに、図１５（ｆ）に示すようにＣＰＵコア１０２からＭＲＥＱ信号の出力が開始される。なお、当該ｔ７のタイミングでＣＰＵコア１０２からＲＤ信号の出力が開始される。また、ｔ７のタイミングで出力されるアドレスデータはメモリ用アドレスデコーダ１１５に対応するアドレスデータである。
ｔ７のタイミングで２バイトのアドレスデータの出力が開始されることにより、メモリ用アドレスデコーダ１１５からメモリアドレス信号の出力が開始される。そして、メモリアドレス信号の出力が開始されることで、ｔ８のタイミングで図１５（ｃ）に示すように、アドレス用回路１１６からの合成アドレス信号の出力が開始される。
また、ｔ７のタイミングでＲＤ信号の出力が開始されることにより、ｔ８のタイミングで図１５（ｄ）に示すように動作選択回路１１１からの動作選択信号の出力が開始される。また、ｔ７のタイミングでＭＲＥＱ信号の出力が開始されることにより、ｔ８のタイミングで図１５（ｇ）に示すように、対象選択回路１１３からの対象選択信号の出力が開始される。
ｔ８のタイミングで合成アドレス信号、動作選択信号及び対象選択信号の全ての出力が開始されることにより、ｔ９のタイミングで図１５（ｈ）に示すようにチップセレクト端子ＣＳ０からのチップセレクト信号の出力が開始される。これにより、当該チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３においてラッチされているデータがデータバスＤＢに供給されることとなる。
その後、ｔ１０のタイミングで、図１５（ｂ）に示すようにＣＰＵコア１０２からの２バイトのアドレスデータの出力が停止されるとともに、図１５（ｆ）に示すようにＣＰＵコア１０２からのＭＲＥＱ信号の出力が停止される。なお、当該ｔ１０のタイミングでＣＰＵコア１０２からのＲＤ信号の出力も停止される。これにより、ｔ１１のタイミングで、図１５（ｃ）に示すように合成アドレス信号の出力が停止され、図１５（ｄ）に示すように動作選択信号の出力が停止され、図１５（ｇ）に示すように対象選択信号の出力が停止される。そして、これら信号の出力が停止されることにより、ｔ１２のタイミングで図１５（ｈ）に示すようにチップセレクト端子ＣＳ０からのチップセレクト信号の出力が停止される。チップセレクト信号の出力が停止されることにより、当該チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３においてラッチされているデータのデータバスＤＢへの供給が停止されることとなる。
以上のとおり、対象選択回路１１３にはＣＰＵコア１０２のＩＲＥＱ端子から出力される信号及びＣＰＵコア１０２のＭＲＥＱ端子から出力される信号のそれぞれを入力信号とした負論理のＯＲ回路が設けられていることにより、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であっても対象選択回路１１３から対象選択信号が出力される。この場合、チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３を利用して入力ポート６２ａからのデータの入力を行う場合、ＣＰＵコア１０２にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力される状況であっても、対象選択回路１１３の状態を切り換えることなく当該対象選択回路１１３から対象選択信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子ＣＳ０からチップセレクト信号を出力することが可能となる。
また、チップセレクト端子ＣＳ０に対応する電気回路には、１バイトのアドレスデータに対応するＩＯ用アドレスデコーダ１１４と２バイトのアドレスデータに対応するメモリ用アドレスデコーダ１１５とが設けられており、ＣＰＵコア１０２から１バイトのアドレスデータが出力される場合にはＩＯ用アドレスデコーダ１１４からＩＯアドレス信号が出力され、ＣＰＵコア１０２から２バイトのアドレスデータが出力される場合にはメモリ用アドレスデコーダ１１５からメモリアドレス信号が出力される。そして、ＩＯアドレス信号及びメモリアドレス信号の少なくとも一方が出力されている場合にはアドレス用回路１１６から合成アドレス信号が出力される。この場合、チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３を利用して入力ポート６２ａからのデータの入力を行う場合、ＣＰＵコア１０２にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちＣＰＵコア１０２から１バイトのアドレスデータ及び２バイトのアドレスデータのいずれが出力される状況であっても、アドレス信号の出力を行うための回路の状態を切り換えることなくアドレス用回路１１６から合成アドレス信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子ＣＳ０からチップセレクト信号を出力することが可能となる。
次に、ＣＰＵコア１０２にて短い周期で繰り返し実行される命令実行処理の内容について、図１６のフローチャートを参照しながら説明する。なお、図１６の処理がＣＰＵコア１０２にて実行されることにより、結果的に主制御装置６０のＭＰＵ６２において既に説明したメイン処理（図６）やタイマ割込み処理（図７）などが実行される。
まずプログラムカウンタの今回の値において指定されているアドレスに対応するＲＯＭ６３のエリアから命令を読み出す（ステップＳ３０１）。その読み出した命令が２バイト命令である場合（ステップＳ３０２：ＹＥＳ）、当該命令にＩＯ識別コードが設定されているか否かを判定する（ステップＳ３０３）。ＩＯ識別コードが設定されていない場合（ステップＳ３０３：ＮＯ）、今回の命令がイン命令及びアウト命令のいずれでもないことを意味するため、ステップＳ３０４のその他の処理にて今回の命令に対応する処理を実行する。
今回の命令にＩＯ識別コードが設定されている場合（ステップＳ３０３：ＹＥＳ）、今回の命令がイン命令又はアウト命令であることを意味するため、ステップＳ３０５に進む。ステップＳ３０５では、今回読み出した命令の１番目のバイトに設定されているアドレスコードを上位側の８個のアドレス端子Ａ０～Ａ７に対して設定することで、１バイトのアドレスデータの出力設定を行う。これにより、アドレス端子Ａ０～Ａ７から１バイトのアドレスデータが出力される。なお、この場合、残りの８個のアドレス端子Ａ８～Ａ１５の出力状態は前回の出力状態が維持される。また、ステップＳ３０６にて、ＣＰＵコア１０２のＩＲＥＱ端子からＩＲＥＱ信号の出力を開始する。
その後、今回の命令におけるＩＯ識別コードが入力ポート６２ａからのデータの入力に対応している場合（ステップＳ３０７：ＹＥＳ）、ＣＰＵコア１０２のＲＤ端子からＲＤ信号の出力を開始する（ステップＳ３０８）。一方、今回の命令におけるＩＯ識別コードが出力ポート６２ｂからのデータの出力に対応している場合（ステップＳ３０７：ＮＯ）、ＣＰＵコア１０２のＷＲ端子からＷＲ信号の出力を開始する（ステップＳ３０９）。その後、ステップＳ３０１にて参照したプログラムカウンタの次の値において指定されているアドレスに対応するＲＯＭ６３のエリアから１バイトの出力データを読み出し、その出力データをデータバスＤＢに対して設定する（ステップＳ３１０）。
今回の命令が２バイト命令ではない場合には（ステップＳ３０２：ＮＯ）、今回の命令が３バイト命令であるか否かを判定する（ステップＳ３１１）。３バイト命令ではない場合、今回の命令が１バイト命令又は４バイト以上の命令であることを意味するため、ステップＳ３０４のその他の処理にて今回の命令に対応する処理を実行する。３バイト命令である場合（ステップＳ３１１：ＹＥＳ）、３バイト命令用処理を実行する（ステップＳ３１２）。
図１７は３バイト命令用処理を示すフローチャートである。
今回の３バイト命令が入力ポート６２ａに対する入力命令である場合（ステップＳ４０１：ＹＥＳ）、今回読み出した命令の１番目のバイトに設定されている第１アドレスコードを上位側の８個のアドレス端子Ａ０～Ａ７に対して設定するとともに、今回読み出した命令の２番目のバイトに設定されている第２アドレスコードを下位側の８個のアドレス端子Ａ８～Ａ１５に対して設定することで、２バイトのアドレスデータの出力設定を行う。これにより、アドレス端子Ａ０～Ａ１５から２バイトのアドレスデータが出力される。
その後、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ４０３）、ＣＰＵコア１０２のＲＤ端子からＲＤ信号の出力を開始する（ステップＳ４０４）。その後、今回の入力命令に論理演算命令が含まれている場合には（ステップＳ４０５：ＹＥＳ）、入力ポート６２ａから今回入力したデータに対して、今回の命令において指定されている論理演算処理を実行する（ステップＳ４０６）。例えば、ＭＰＵ６２のレジスタに記憶保持されているデータと入力ポート６２ａから今回入力したデータとのＡＮＤ処理を実行することが命令として指定されている場合には当該ＡＮＤ処理を実行する。
今回の３バイト命令が出力ポート６２ｂに対する出力命令である場合（ステップＳ４０７：ＹＥＳ）、ステップＳ４０２と同様に、２バイトのアドレスデータの出力設定を行う（ステップＳ４０８）。これにより、アドレス端子Ａ０～Ａ１５から２バイトのアドレスデータが出力される。
その後、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ４０９）、ＣＰＵコア１０２のＷＲ端子からＷＲ信号の出力を開始する（ステップＳ４１０）。その後、今回の出力命令にシフト命令が含まれている場合には（ステップＳ４１１：ＹＥＳ）、出力ポート６２ｂに今回出力する元となるデータのビットを所定の方向にずらす処理を実行する（ステップＳ４１２）。その後、今回の出力対象のデータをデータバスＤＢに対して設定する（ステップＳ４１３）。
今回の３バイト命令が読み出し命令である場合（ステップＳ４１４：ＹＥＳ）、ステップＳ４０２と同様に、２バイトのアドレスデータの出力設定を行う（ステップＳ４１５）。これにより、アドレス端子Ａ０～Ａ１５から２バイトのアドレスデータが出力される。その後、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ４１６）、ＣＰＵコア１０２のＲＤ端子からＲＤ信号の出力を開始する（ステップＳ４１７）。これにより、ＲＯＭ６３又はＲＡＭ６４における今回のアドレスデータに対応するエリアからデータの読み出しが行われる。
今回の３バイト命令が書き込み命令である場合（ステップＳ４１８：ＹＥＳ）、ステップＳ４０２と同様に、２バイトのアドレスデータの出力設定を行う（ステップＳ４１９）。これにより、アドレス端子Ａ０～Ａ１５から２バイトのアドレスデータが出力される。その後、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ４２０）、ＣＰＵコア１０２のＷＲ端子からＷＲ信号の出力を開始する（ステップＳ４２１）。その後、今回の出力対象となるデータをデータバスＤＢに対して設定する（ステップＳ４２２）。
今回の３バイト命令が書き込み命令ではない場合（ステップＳ４１８：ＮＯ）、その他の処理を実行する（ステップＳ４２３）。その他の処理では、例えば算出演算命令やビット操作命令などを実行する。
以上詳述した本実施形態によれば、以下の優れた効果を奏する。
ＣＰＵコア１０２はロード命令を実行する場合にＭＲＥＱ端子からＭＲＥＱ信号を出力し、イン命令又はアウト命令を実行する場合にＩＲＥＱ端子からＩＲＥＱ信号を出力する。これにより、ロード命令、イン命令及びアウト命令のいずれも実行されていない状況においてデータの読み出し、データの書き込み及びデータの入出力が行われてしまうことを阻止することが可能となるとともに、ロード命令が実行されている場合とイン命令又はアウト命令が実行されている場合とで動作対象を区別させることが可能となる。この場合に、入力ポート６２ａに対応する入力用ラッチ回路１０３にチップセレクト信号を出力するための合成回路１１７からは、ＣＰＵコア１０２からＭＲＥＱ信号及びＩＲＥＱ信号のうちいずれが出力されている場合にもチップセレクト信号が出力される。これは出力ポート６２ｂに対応する出力用ラッチ回路１０４にチップセレクト信号を出力するための構成についても同様である。これにより、イン命令又はアウト命令が実行される場合だけではなく、ロード命令が実行される状況であっても、入力ポート６２ａからのデータの受信又は出力ポート６２ｂへのデータの設定を行うことが可能となる。よって、入力ポート６２ａからのデータの受信又は出力ポート６２ｂへのデータの設定を行う場合に実行される命令の種類の幅を広げることが可能となる。
対象選択回路１１３から対象選択信号が出力されていることを一の条件として合成回路１１７からチップセレクト信号が出力される構成において、対象選択回路１１３はＩＲＥＱ信号又はＭＲＥＱ信号が出力されている場合に対象選択信号を出力する構成であるため、対象選択回路１１３以外の構成をそのまま流用しながら上記のような優れた効果を奏することが可能となる。
対象選択回路１１３にはＣＰＵコア１０２のＩＲＥＱ端子から出力される信号及びＣＰＵコア１０２のＭＲＥＱ端子から出力される信号のそれぞれを入力信号とした負論理のＯＲ回路が設けられていることにより、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であっても対象選択回路１１３から対象選択信号が出力される。この場合、チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３を利用して入力ポート６２ａからのデータの入力を行う場合、ＣＰＵコア１０２にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力される状況であっても、対象選択回路１１３の状態を切り換えることなく当該対象選択回路１１３から対象選択信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子ＣＳ０からチップセレクト信号を出力することが可能となる。
イン命令又はアウト命令を実行する場合には１バイトのアドレスデータがＣＰＵコア１０２から出力されるとともにロード命令を実行する場合には２バイトのアドレスデータがＣＰＵコア１０２から出力される。これにより、イン命令又はアウト命令を実行する場合とロード命令を実行する場合とのそれぞれに対応する態様でアドレスデータの出力を行うことが可能となる。また、このようにイン命令又はアウト命令を実行する場合には１バイトのアドレスデータが出力され、ロード命令を実行する場合には２バイトのアドレスデータが出力される構成であっても、１バイトのアドレスデータが出力されている場合及び２バイトのアドレスデータが出力されている場合のいずれであっても、合成回路１１７からチップセレクト信号が出力される。これにより、イン命令又はアウト命令が実行される場合だけではなく、ロード命令が実行される状況であっても、入力ポート６２ａからのデータの受信又は出力ポート６２ｂへのデータの設定を行うことが可能となる。
チップセレクト端子ＣＳ０に対応する電気回路には、１バイトのアドレスデータに対応するＩＯ用アドレスデコーダ１１４と２バイトのアドレスデータに対応するメモリ用アドレスデコーダ１１５とが設けられており、ＣＰＵコア１０２から１バイトのアドレスデータが出力される場合にはＩＯ用アドレスデコーダ１１４からＩＯアドレス信号が出力され、ＣＰＵコア１０２から２バイトのアドレスデータが出力される場合にはメモリ用アドレスデコーダ１１５からメモリアドレス信号が出力される。そして、ＩＯアドレス信号及びメモリアドレス信号の少なくとも一方が出力されている場合にはアドレス用回路１１６から合成アドレス信号が出力される。この場合、チップセレクト端子ＣＳ０に対応する入力用ラッチ回路１０３を利用して入力ポート６２ａからのデータの入力を行う場合、ＣＰＵコア１０２にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちＣＰＵコア１０２から１バイトのアドレスデータ及び２バイトのアドレスデータのいずれが出力される状況であっても、アドレス信号の出力を行うための回路の状態を切り換えることなくアドレス用回路１１６から合成アドレス信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子ＣＳ０からチップセレクト信号を出力することが可能となる。
＜第２の実施形態＞
本実施形態は、ＣＰＵコア１０２において出力データの別保存を行うための処理を実行しなくても、既に出力したデータを加工してその加工後のデータの出力を行うことを可能とする電気的構成となっている点で上記第１の実施形態と相違している。当該相違する構成について以下に説明する。なお、上記第１の実施形態と同一の構成については基本的にその説明を省略する。
図１８は本実施形態におけるＣＰＵ１０１の電気的構成を説明するための説明図である。
ＣＰＵ１０１は上記第１の実施形態と同様にチップセレクト端子ＣＳ０～ＣＳ１２を備えている。但し、本実施形態では、チップセレクト端子ＣＳ０、チップセレクト端子ＣＳ２、チップセレクト端子ＣＳ４及びチップセレクト端子ＣＳ６が出力用ラッチ回路１２１ａ～１２１ｄに対してチップセレクト信号を出力するためのものであり、それ以外のチップセレクト端子ＣＳ１，ＣＳ３，ＣＳ５，ＣＳ７～ＣＳ１２が入力用ラッチ回路１２２ａ～１２２ｉに対してチップセレクト信号を出力するためのものである。
出力用ラッチ回路１２１ａ～１２１ｄに対応するチップセレクト端子ＣＳ０，ＣＳ２，ＣＳ４，ＣＳ６は対応する出力用ラッチ回路１２１ａ～１２１ｄとの間で信号経路が形成されており、入力用ラッチ回路１２２ａ～１２２ｉに対応するチップセレクト端子ＣＳ１，ＣＳ３，ＣＳ５，ＣＳ７～ＣＳ１２は対応する入力用ラッチ回路１２２ａ～１２２ｉとの間で信号経路が形成されている。また、各出力用ラッチ回路１２１ａ～１２１ｄはそれぞれ、ＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７と電気的に接続されたデータバスＤＢとの間で信号経路が形成されており、データ端子Ｄ１０～Ｄ１７からデータバスＤＢに供給されたデータを出力用ラッチ回路１２１ａ～１２１ｄにおいてラッチすることが可能である。また、各入力用ラッチ回路１２２ａ～１２２ｉはそれぞれデータバスＤＢとの間で信号経路が形成されており、それぞれに対応するデータの出力元から供給されたデータを一旦記憶保持し、その記憶保持しているデータを必要に応じてデータバスＤＢに供給することが可能である。
出力用ラッチ回路１２１ａ～１２１ｄに対応するチップセレクト端子ＣＳ０，ＣＳ２，ＣＳ４，ＣＳ６のうち一部であって複数（具体的には３個）のチップセレクト端子ＣＳ０，ＣＳ２，ＣＳ４は出力ポート６２ｂへのデータ出力を行うための出力用ラッチ回路１２１ａ～１２１ｃにチップセレクト信号を出力するためのものであり、残りのチップセレクト端子ＣＳ６はＲＡＭ６４へのデータ出力を行うための出力用ラッチ回路１２１ｄにチップセレクト信号を出力するためのものである。この場合に、出力ポート６２ｂへのデータ出力を行うための出力用ラッチ回路１２１ａ～１２１ｃに１対１で対応させて入力用ラッチ回路１２２ａ～１２２ｃが設けられており、これら出力用ラッチ回路１２１ａ～１２１ｃから出力ポート６２ｂに出力されるデータはその出力元の出力用ラッチ回路１２１ａ～１２１ｃに対応する入力用ラッチ回路１２２ａ～１２２ｃにおいてラッチされる構成となっている。詳細には、出力用ラッチ回路１２１ａ～１２１ｃと出力ポート６２ｂとを電気的に接続するデータ用経路Ｌ１～Ｌ３はそれぞれ途中で分岐しており、その分岐経路Ｌ４～Ｌ６が対応する入力用ラッチ回路１２２ａ～１２２ｃと電気的に接続されている。そして、当該入力用ラッチ回路１２２ａ～１２２ｃにおいてラッチされたデータは、それら入力用ラッチ回路１２２ａ～１２２ｃに１対１で対応させて設けられたチップセレクト端子ＣＳ１，ＣＳ３，ＣＳ５からチップセレクト信号が出力されることにより、データバスＤＢに供給されてＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７に入力される。これにより、出力ポート６２ｂに対してデータ出力を行う場合に、その出力対象のデータをＣＰＵコア１０２のレジスタやＲＡＭ６４に別保存するための処理を実行することなくＣＰＵコア１０２において読み出して加工してその加工後のデータを出力ポート６２ｂに対して出力することが可能となる。
次に、ＣＰＵコア１０２において出力ポート６２ｂに出力済みのデータを加工してその加工後のデータを出力ポート６２ｂに出力するための構成について詳細に説明する。図１９は、ＣＰＵ１０１において出力用ラッチ回路１２１ａにチップセレクト信号を出力するための出力用回路１３１、及びＣＰＵ１０１において入力用ラッチ回路１２２ａにチップセレクト信号を出力するための入力用回路１４１を示すブロック図である。なお、出力ポート６２ｂへの出力データを循環させるための他の出力用ラッチ回路１２１ｂ，１２１ｃと入力用ラッチ回路１２２ｂ，１２２ｃとの組合せにチップセレクト信号を出力するための電気的構成は図１９に示す電気的構成と同一である。
出力用回路１３１は、上記第１の実施形態における図１４に示す電気的構成と同様に、ＲＤ端子及びＷＲ端子と電気的に接続された動作選択回路１３２と、ＩＲＥＱ端子及びＭＲＥＱ端子と電気的に接続された対象選択回路１３３と、ＣＰＵコア１０２においてアウト命令が実行される場合に１バイトのアドレスデータが入力されるＩＯ用アドレスデコーダ１３４と、ＣＰＵコア１０２においてロード命令が実行される場合に２バイトのアドレスデータが入力されるメモリ用アドレスデコーダ１３５と、ＩＯ用アドレスデコーダ１３４及びメモリ用アドレスデコーダ１３５と電気的に接続されたアドレス用回路１３６と、アドレス用回路１３６、動作選択回路１３２及び対象選択回路１３３と電気的に接続された合成回路１３７と、を備えている。これら動作選択回路１３２、対象選択回路１３３、ＩＯ用アドレスデコーダ１３４、メモリ用アドレスデコーダ１３５、アドレス用回路１３６及び合成回路１３７の具体的な構成は上記第１の実施形態と同様である。
動作選択回路１３２に設けられたスイッチ回路１３２ａは、ＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がＲＤ端子からのＲＤ信号及びＷＲ端子からのＷＲ信号のうちＷＲ信号となるように設定されている。したがって、ＣＰＵコア１０２からＷＲ信号が出力されている場合に動作選択回路１３２から動作選択信号が出力される。
対象選択回路１３３は、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であっても対象選択信号を出力する。ＩＯ用アドレスデコーダ１３４は、当該ＩＯ用アドレスデコーダ１３４に対応する１バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にＩＯアドレス信号を出力する。メモリ用アドレスデコーダ１３５は、当該メモリ用アドレスデコーダ１３５に対応する２バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にメモリアドレス信号を出力する。アドレス用回路１３６は、ＩＯアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路１３７は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子ＣＳ０から出力用ラッチ回路１２１ａにチップセレクト信号を出力する。これにより、ＣＰＵコア１０２のデータ端子Ｄ０～Ｄ７に設定されているデータが出力用ラッチ回路１２１ａにラッチされ、当該出力用ラッチ回路１２１ａに対応する出力ポート６２ｂの各エリアに対してそのラッチされたデータが出力される。また、この出力データは、データ用経路Ｌ１及び分岐経路Ｌ４を通じて入力用ラッチ回路１２２ａにラッチされる。
入力用回路１４１は、上記第１の実施形態における図１４に示す電気的構成と同様に、ＲＤ端子及びＷＲ端子と電気的に接続された動作選択回路１４２と、ＩＲＥＱ端子及びＭＲＥＱ端子と電気的に接続された対象選択回路１４３と、ＣＰＵコア１０２においてアウト命令が実行される場合に１バイトのアドレスデータが入力されるＩＯ用アドレスデコーダ１４４と、ＣＰＵコア１０２においてロード命令が実行される場合に２バイトのアドレスデータが入力されるメモリ用アドレスデコーダ１４５と、ＩＯ用アドレスデコーダ１４４及びメモリ用アドレスデコーダ１４５と電気的に接続されたアドレス用回路１４６と、アドレス用回路１４６、動作選択回路１４２及び対象選択回路１４３と電気的に接続された合成回路１４７と、を備えている。これら動作選択回路１４２、対象選択回路１４３、ＩＯ用アドレスデコーダ１４４、メモリ用アドレスデコーダ１４５、アドレス用回路１４６及び合成回路１４７の具体的な構成は上記第１の実施形態と同様である。
なお、図１９においては、ＣＰＵコア１０２に、アドレス端子Ａ０～Ａ１５、ＲＤ端子、ＷＲ端子、ＩＲＥＱ端子及びＭＲＥＱ端子のそれぞれが２個ずつ設けられているように示されているが、実際にはそれら各端子はそれぞれ１個のみ設けられており、各端子から延びる信号経路を分岐させることによって、各端子からの信号が出力用回路１３１及び入力用回路１４１のそれぞれに供給される構成となっている。
動作選択回路１４２に設けられたスイッチ回路１４２ａは、ＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がＲＤ端子からのＲＤ信号及びＷＲ端子からのＷＲ信号のうちＲＤ信号となるように設定されている。したがって、ＣＰＵコア１０２からＲＤ信号が出力されている場合に動作選択回路１４２から動作選択信号が出力される。
対象選択回路１４３は、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であっても対象選択信号を出力する。ＩＯ用アドレスデコーダ１４４は、当該ＩＯ用アドレスデコーダ１４４に対応する１バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にＩＯアドレス信号を出力する。メモリ用アドレスデコーダ１４５は、当該メモリ用アドレスデコーダ１４５に対応する２バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にメモリアドレス信号を出力する。アドレス用回路１４６は、ＩＯアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路１４７は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子ＣＳ１から入力用ラッチ回路１２２ａにチップセレクト信号を出力する。これにより、入力用ラッチ回路１２２ａにラッチされているデータがデータバスＤＢに供給され、その供給されたデータがＣＰＵコア１０２において取得される。この取得されたデータは、出力用ラッチ回路１２１ａを利用して出力ポート６２ｂの対応するエリアに前回出力したデータである。
ここで、入力用回路１４１のＩＯ用アドレスデコーダ１４４からＩＯアドレス信号を出力する契機となる１バイトのアドレスデータは、出力用回路１３１のＩＯ用アドレスデコーダ１３４からＩＯアドレス信号を出力する契機となる１バイトのアドレスデータと同一となっている。また、入力用回路１４１のメモリ用アドレスデコーダ１４５からメモリアドレス信号を出力する契機となる２バイトのアドレスデータは、出力用回路１３１のメモリ用アドレスデコーダ１３５からメモリアドレス信号を出力する契機となる２バイトのアドレスデータと同一となっている。これにより、出力用回路１３１から出力用ラッチ回路１２１ａにチップセレクト信号を出力するためのアドレスデータと、入力用回路１４１から入力用ラッチ回路１２２ａにチップセレクト信号を出力するためのアドレスデータとを同一のデータとすることが可能となる。よって、ＣＰＵコア１０２において出力ポート６２ｂに出力済みのデータを加工してその加工後のデータを出力ポート６２ｂに出力する処理を、一のアドレスデータの指定によって行うことが可能となる。
また、一のアドレスデータの指定によって出力用ラッチ回路１２１ａへのチップセレクト信号の出力及び入力用ラッチ回路１２２ａへのチップセレクト信号の出力を行う構成であっても、出力用ラッチ回路１２１ａへのチップセレクト信号の出力はＣＰＵコア１０２からＷＲ信号が出力されている場合に行われ、入力用ラッチ回路１２２ａへのチップセレクト信号の出力はＣＰＵコア１０２からＲＤ信号が出力されている場合に行われる。したがって、出力用ラッチ回路１２１ａを利用したデータの出力タイミングと、入力用ラッチ回路１２２ａを利用したデータの入力タイミングとを異ならせることが可能である。
次に、ＣＰＵコア１０２において出力ポート６２ｂに出力済みのデータを加工してその加工後のデータを出力ポート６２ｂに出力することで行われる処理を、特図表示部３７ａにおける表示制御に利用する場合について説明する。
図２０（ａ）は特図表示部３７ａの正面図である。特図表示部３７ａには、８個の発光部１５１～１５８が設けられている。各発光部１５１～１５８は、ＬＥＤからなる個別の光源を有しており、これら個別の光源がオンオフ制御されることで、任意の１個の発光部１５１～１５８のみを点灯させることができるとともに、任意の組合せの発光部１５１～１５８を点灯させることができる。上記個別の光源はいずれも同一色の光を照射するものであるため、各発光部１５１～１５８においてはいずれも同一の色が表示されることとなるが、これに限定されることはなく、各発光部１５１～１５８において異なる色が表示される構成としてもよい。発光部１５１～１５８のうち７個の第１～第７発光部１５１～１５８はいずれも直線状の表示用セグメントであり、所謂７セグメント表示器となるように第１～第７発光部１５１～１５８が配列されている。また、残りの１個の第８発光部１５８は円形状の発光部であり、第１～第７発光部１５１～１５８に対して隣接した位置に設けられている。
図２０（ｂ）は出力ポート６２ｂにおいて第１～第８発光部１５１～１５８へのデータ出力の内容を定めるデータが設定される出力エリア１５９を説明するための説明図である。
出力エリア１５９は１バイトのデータ構成となっており、各ビットは第１～第８発光部１５１～１５８に１対１で対応している。具体的には、出力エリア１５９には第１発光部１５１に対応する第１ビット１５９ａと、第２発光部１５２に対応する第２ビット１５９ｂと、第３発光部１５３に対応する第３ビット１５９ｃと、第４発光部１５４に対応する第４ビット１５９ｄと、第５発光部１５５に対応する第５ビット１５９ｅと、第６発光部１５６に対応する第６ビット１５９ｆと、第７発光部１５７に対応する第７ビット１５９ｇと、第８発光部１５８に対応する第８ビット１５９ｈと、が設けられている。主制御基板６１には出力エリア１５９に設定されているデータに基づいて、第１～第８発光部１５１～１５８に駆動信号を出力するための駆動回路が設けられている。当該駆動回路は、第１～第８ビット１５９ａ～１５９ｈのうち発光対応データに対応する「１」のデータが設定されているビット１５９ａ～１５９ｈに対応する発光部１５１～１５８が発光状態となり、消灯対応データに対応する「０」のデータが設定されているビット１５９ａ～１５９ｈに対応する発光部１５１～１５８が消灯状態となるように第１～第８発光部１５１～１５８に対する発光制御を実行する。
図２１は、出力エリア１５９に設定されている内容と第１～第８発光部１５１～１５８の発光態様との関係を説明するための説明図である。図２１（ａ１）～図２１（ａ８）は出力エリア１５９に設定されているデータの内容を説明するための説明図であり、図２１（ｂ１）～図２１（ｂ８）は第１～第８発光部１５１～１５８の発光態様を説明するための説明図である。
図２１（ａ１）に示すように出力エリア１５９の第１ビット１５９ａにのみ「１」が設定されている場合には、図２１（ｂ１）に示すように第１～第８発光部１５１～１５８のうち第１発光部１５１のみが点灯状態となり残りが消灯状態となる。この状態から、図２１（ａ２）～図２１（ａ８）に示すように、「１」が設定されているビット１５９ａ～１５９ｈが第１ビット１５９ａ→第２ビット１５９ｂ→第３ビット１５９ｃ→第４ビット１５９ｄ→第５ビット１５９ｅ→第６ビット１５９ｆ→第７ビット１５９ｇ→第８ビット１５９ｈの順序でシフトすることにより、図２１（ｂ２）～図２１（ｂ８）に示すように、発光状態となる発光部１５１～１５８が第１発光部１５１→第２発光部１５２→第３発光部１５３→第４発光部１５４→第５発光部１５５→第６発光部１５６→第７発光部１５７→第８発光部１５８の順序で変化する。これにより、出力エリア１５９において「１」を設定するビットを変化させるだけで、特図表示部３７ａの表示内容を変化させることが可能となる。
次に、主制御装置６０のＭＰＵ６２にて実行される特図表示部の制御処理について、図２２のフローチャートを参照しながら説明する。特図表示部の制御処理は、タイマ割込み処理（図７）における表示制御処理（ステップＳ２１５）にて実行される。
特図表示部３７ａの変動表示中ではない場合であって特図表示部３７ａの変動開始条件が成立した場合（ステップＳ５０１：ＮＯ、ステップＳ５０２：ＹＥＳ）、３バイト命令である変動開始用の駆動命令をＲＯＭ６３から読み出す（ステップＳ５０３）。そして、その読み出した命令の１番目のバイトに設定されている第１アドレスコードをＣＰＵコア１０２における上位側の８個のアドレス端子Ａ０～Ａ７に対して設定するとともに、その読み出した命令の２番目のバイトに設定されている第２アドレスコードをＣＰＵコア１０２における下位側の８個のアドレス端子Ａ８～Ａ１５に対して設定することで、２バイトのアドレスデータの出力設定を行う（ステップＳ５０４）。これにより、アドレス端子Ａ０～Ａ１５から２バイトの共通アドレスデータが出力される。
その後、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ５０５）、ＣＰＵコア１０２のＷＲ端子からＷＲ信号の出力を開始する（ステップＳ５０６）。その後、ステップＳ５０３にて読み出した命令に対応するプログラムカウンタの値に対して次の値に対応するＲＯＭ６３のエリアから変動開始時の駆動データを読み出し、今回の出力対象のデータとしてデータバスＤＢに対して設定する（ステップＳ５０７）。変動開始時の駆動データは、出力エリア１５９の第１～第８ビット１５９ａ～１５９ｈのうち第１ビット１５９ａにのみ「１」が設定され、残りのビット１５９ａ～１５９ｈに「０」が設定されるようにするための駆動データである。ステップＳ５０７の処理が実行されることにより、出力用ラッチ回路１２１ａにおいて変動開始時の駆動データがラッチされ、当該変動開始時の駆動データに対応するデータが出力エリア１５９の第１～第８ビット１５９ａ～１５９ｈに設定される。これにより、特図表示部３７ａにおいて絵柄の変動表示が開始される。また、出力用ラッチ回路１２１ａから出力エリア１５９に出力されたデータは入力用ラッチ回路１２２ａにラッチされる。
特図表示部３７ａの変動表示中である場合（ステップＳ５０１：ＹＥＳ）、今回の変動表示の終了タイミングではない場合であって（ステップＳ５０８：ＮＯ）、表示内容の更新タイミングである場合（ステップＳ５０９：ＹＥＳ）、３バイト命令である更新用の駆動命令をＲＯＭ６３から読み出す（ステップＳ５１０）。そして、その読み出した命令の１番目のバイトに設定されている第１アドレスコードをＣＰＵコア１０２における上位側の８個のアドレス端子Ａ０～Ａ７に対して設定するとともに、その読み出した命令の２番目のバイトに設定されている第２アドレスコードをＣＰＵコア１０２における下位側の８個のアドレス端子Ａ８～Ａ１５に対して設定することで、２バイトのアドレスデータの出力設定を行う（ステップＳ５１１）。これにより、アドレス端子Ａ０～Ａ１５から２バイトの共通アドレスデータが出力される。
その後、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ５１２）、ＣＰＵコア１０２のＲＤ端子からＲＤ信号の出力を開始する（ステップＳ５１３）。これにより、入力用ラッチ回路１２２ａにラッチされている駆動データがデータバスＤＢに提供され、当該駆動データがＣＰＵコア１０２に読み出される。この駆動データは、出力エリア１５９に現状設定されている駆動データである。
その後、ステップＳ５１０にて読み出した命令に従って、駆動データのローテート処理を実行する（ステップＳ５１４）。具体的には、入力用ラッチ回路１２２ａから取得した駆動データの各ビットが所定の方向に周回するようにローテート処理を実行する。これにより、図２１（ａ１）～図２１（ａ８）に示すように駆動データにおいて「１」がセットされるビットが所定の方向に周回するようにずれる。
その後、ステップＳ５１０にて読み出した命令に従って、ステップＳ５１１と同様に共通アドレスデータの出力設定を行う（ステップＳ５１５）。そして、ＣＰＵコア１０２のＭＲＥＱ端子からＭＲＥＱ信号の出力を開始するとともに（ステップＳ５１６）、ＣＰＵコア１０２のＷＲ端子からＷＲ信号の出力を開始し（ステップＳ５１７）、さらにステップＳ５１４にてローテート処理を実行した後の駆動データを今回の出力対象のデータとしてデータバスＤＢに対して設定する（ステップＳ５１８）。これにより、出力用ラッチ回路１２１ａにおいて今回の駆動データがラッチされ、当該駆動データに対応するデータが出力エリア１５９の第１～第８ビット１５９ａ～１５９ｈに設定される。これにより、特図表示部３７ａにおける表示内容が変更される。また、出力用ラッチ回路１２１ａから出力ポート６２ｂに出力されたデータは入力用ラッチ回路１２２ａにラッチされる。
ステップＳ５１０～ステップＳ５１８の処理内容は、変動表示の終了タイミングとなる前において表示内容の更新タイミングとなる度に実行される。この場合に読み出される更新用の駆動命令データは常に同一の命令である。これにより、ＲＯＭ６３に予め記憶しておく命令の種類数を抑えながら、特図表示部３７ａの表示制御を実行することが可能となる。
変動表示の終了タイミングである場合（ステップＳ５０８：ＹＥＳ）、変動表示終了用処理を実行する（ステップＳ５１９）。これにより、今回の遊技回の当否判定結果及び振分判定結果に対応する駆動データが出力エリア１５９に設定され、これら当否判定結果及び振分判定結果に対応する表示内容となるように特図表示部３７ａが表示制御される。
以上詳述した本実施形態によれば、上記第１の実施形態における効果に加え、以下の優れた効果を奏する。
出力ポート６２ｂへのデータ出力を行うための出力用ラッチ回路１２１ａ～１２１ｃに１対１で対応させて入力用ラッチ回路１２２ａ～１２２ｃが設けられており、これら出力用ラッチ回路１２１ａ～１２１ｃから出力ポート６２ｂに出力されるデータはその出力元の出力用ラッチ回路１２１ａ～１２１ｃに対応する入力用ラッチ回路１２２ａ～１２２ｃにおいてラッチされる構成となっている。そして、当該入力用ラッチ回路１２２ａ～１２２ｃにおいてラッチされたデータは、それら入力用ラッチ回路１２２ａ～１２２ｃに１対１で対応させて設けられたチップセレクト端子ＣＳ１，ＣＳ３，ＣＳ５からチップセレクト信号が出力されることにより、データバスＤＢに供給されてＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７に入力される。これにより、出力ポート６２ｂに対してデータ出力を行う場合に、その出力対象のデータをＣＰＵコア１０２のレジスタやＲＡＭ６４に別保存するための処理を実行することなくＣＰＵコア１０２において読み出して加工してその加工後のデータを出力ポート６２ｂに対して出力することが可能となる。
入力用ラッチ回路１２２ａ～１２２ｃは取得した出力データをデータバスＤＢに供給する。これにより、既存の伝送経路の構成を利用して、出力データをＣＰＵコア１０２に供給することが可能となる。
チップセレクト端子ＣＳ１，ＣＳ３，ＣＳ５からチップセレクト信号が出力されることにより、入力用ラッチ回路１２２ａ～１２２ｃにおいてラッチされたデータがデータバスＤＢに供給されてＣＰＵ１０１のデータ端子Ｄ１０～Ｄ１７に入力される構成であることにより、ＣＰＵ１０１における制御において好ましいタイミングで入力用ラッチ回路１２２ａ～１２２ｃからデータを取得することが可能となる。
出力用ラッチ回路１２１ａ～１２１ｃと出力ポート６２ｂとを電気的に接続するデータ用経路Ｌ１～Ｌ３はそれぞれ途中で分岐しており、その分岐経路Ｌ４～Ｌ６が対応する入力用ラッチ回路１２２ａ～１２２ｃと電気的に接続されている。これにより、ＣＰＵ１０１内に入力用ラッチ回路１２２ａ～１２２ｃを内蔵させることなく、ＣＰＵコア１０２における出力データの再取得を行うことが可能となる。
入力用回路１４１のＩＯ用アドレスデコーダ１４４からＩＯアドレス信号を出力する契機となる１バイトのアドレスデータは、出力用回路１３１のＩＯ用アドレスデコーダ１３４からＩＯアドレス信号を出力する契機となる１バイトのアドレスデータと同一となっている。また、入力用回路１４１のメモリ用アドレスデコーダ１４５からメモリアドレス信号を出力する契機となる２バイトのアドレスデータは、出力用回路１３１のメモリ用アドレスデコーダ１３５からメモリアドレス信号を出力する契機となる２バイトのアドレスデータと同一となっている。これにより、出力用回路１３１から出力用ラッチ回路１２１ａにチップセレクト信号を出力するためのアドレスデータと、入力用回路１４１から入力用ラッチ回路１２２ａにチップセレクト信号を出力するためのアドレスデータとを同一のデータとすることが可能となる。よって、ＣＰＵコア１０２において出力ポート６２ｂに出力済みのデータを加工してその加工後のデータを出力ポート６２ｂに出力する処理を、一のアドレスデータの指定によって行うことが可能となる。
一のアドレスデータの指定によって出力用ラッチ回路１２１ａへのチップセレクト信号の出力及び入力用ラッチ回路１２２ａへのチップセレクト信号の出力を行う構成であっても、出力用ラッチ回路１２１ａへのチップセレクト信号の出力はＣＰＵコア１０２からＷＲ信号が出力されている場合に行われ、入力用ラッチ回路１２２ａへのチップセレクト信号の出力はＣＰＵコア１０２からＲＤ信号が出力されている場合に行われる。したがって、出力用ラッチ回路１２１ａを利用したデータの出力タイミングと、入力用ラッチ回路１２２ａを利用したデータの入力タイミングとを異ならせることが可能である。
＜第３の実施形態＞
本実施形態は、ＣＰＵコア１０２において出力ポート６２ｂに出力済みのデータを加工してその加工後のデータを出力ポート６２ｂに出力する場合に利用される出力用ラッチ回路１６２及び入力用ラッチ回路１６３がＣＰＵ１０１の外部に設けられているのではなく当該ＣＰＵ１０１に内蔵されている点で上記第２の実施形態と相違している。当該相違する構成について以下に説明する。なお、上記第２の実施形態と同一の構成については基本的にその説明を省略する。
図２３はＣＰＵ１０１の電気的構成を示すブロック図である。
ＣＰＵ１０１には、ＣＰＵ１０１の外部に設けられた外部出力用ラッチ回路１６１、及びＣＰＵ１０１の内部に設けられた内部出力用ラッチ回路１６２のそれぞれに同時にチップセレクト信号を出力するための出力用回路１７１と、ＣＰＵ１０１の内部に設けられた内部入力用ラッチ回路１６３のみにチップセレクト信号を出力するための入力用回路１８１とが設けられている。
出力用回路１７１は、上記第１の実施形態における図１４に示す電気的構成と同様に、ＲＤ端子及びＷＲ端子と電気的に接続された動作選択回路１７２と、ＩＲＥＱ端子及びＭＲＥＱ端子と電気的に接続された対象選択回路１７３と、ＣＰＵコア１０２においてアウト命令が実行される場合に１バイトのアドレスデータが入力されるＩＯ用アドレスデコーダ１７４と、ＣＰＵコア１０２においてロード命令が実行される場合に２バイトのアドレスデータが入力されるメモリ用アドレスデコーダ１７５と、ＩＯ用アドレスデコーダ１７４及びメモリ用アドレスデコーダ１７５と電気的に接続されたアドレス用回路１７６と、アドレス用回路１７６、動作選択回路１７２及び対象選択回路１７３と電気的に接続された合成回路１７７と、を備えている。これら動作選択回路１７２、対象選択回路１７３、ＩＯ用アドレスデコーダ１７４、メモリ用アドレスデコーダ１７５、アドレス用回路１７６及び合成回路１７７の具体的な構成は上記第１の実施形態と同様である。
動作選択回路１７２に設けられたスイッチ回路１７２ａは、ＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がＲＤ端子からのＲＤ信号及びＷＲ端子からのＷＲ信号のうちＷＲ信号となるように設定されている。したがって、ＣＰＵコア１０２からＷＲ信号が出力されている場合に動作選択回路１７２から動作選択信号が出力される。
対象選択回路１７３は、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であっても対象選択信号を出力する。ＩＯ用アドレスデコーダ１７４は、当該ＩＯ用アドレスデコーダ１７４に対応する１バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にＩＯアドレス信号を出力する。メモリ用アドレスデコーダ１７５は、当該メモリ用アドレスデコーダ１７５に対応する２バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にメモリアドレス信号を出力する。アドレス用回路１７６は、ＩＯアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路１７７は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子ＣＳ０から外部出力用ラッチ回路１６１にチップセレクト信号を出力する。これにより、ＣＰＵコア１０２のデータ端子Ｄ０～Ｄ７に設定されているデータが外部出力用ラッチ回路１６１にラッチされ、当該外部出力用ラッチ回路１６１に対応する出力ポート６２ｂの各エリアに対してそのラッチされたデータが出力される。
また、合成回路１７７に設けられた合成用論理回路１７７ａの出力端子とチップセレクト端子ＣＳ０とを電気的に接続する信号経路Ｌ７は、その途中位置で分岐しており、その分岐経路Ｌ８は内部出力用ラッチ回路１６２に対して電気的に接続されている。これにより、チップセレクト端子ＣＳ０から外部出力用ラッチ回路１６１にチップセレクト信号が出力される場合には、内部出力用ラッチ回路１６２にもチップセレクト信号が出力される。そして、内部出力用ラッチ回路１６２はチップセレクト信号が入力されることにより、ＣＰＵコア１０２のデータ端子Ｄ０～Ｄ７に設定されているデータ、すなわち外部出力用ラッチ回路１６１にラッチされるデータと同一のデータをラッチする。
内部出力用ラッチ回路１６２は、データ用経路Ｌ９を通じて内部入力用ラッチ回路１６３に対して電気的に接続されている。したがって、内部出力用ラッチ回路１６２においてラッチされたデータは当該データ用経路Ｌ９を通じて内部入力用ラッチ回路１６３に供給される。
入力用回路１８１は、上記第１の実施形態における図１４に示す電気的構成と同様に、ＲＤ端子及びＷＲ端子と電気的に接続された動作選択回路１８２と、ＩＲＥＱ端子及びＭＲＥＱ端子と電気的に接続された対象選択回路１８３と、ＣＰＵコア１０２においてアウト命令が実行される場合に１バイトのアドレスデータが入力されるＩＯ用アドレスデコーダ１８４と、ＣＰＵコア１０２においてロード命令が実行される場合に２バイトのアドレスデータが入力されるメモリ用アドレスデコーダ１８５と、ＩＯ用アドレスデコーダ１８４及びメモリ用アドレスデコーダ１８５と電気的に接続されたアドレス用回路１８６と、アドレス用回路１８６、動作選択回路１８２及び対象選択回路１８３と電気的に接続された合成回路１８７と、を備えている。これら動作選択回路１８２、対象選択回路１８３、ＩＯ用アドレスデコーダ１８４、メモリ用アドレスデコーダ１８５、アドレス用回路１８６及び合成回路１８７の具体的な構成は上記第１の実施形態と同様である。
なお、図２３においては、ＣＰＵコア１０２に、アドレス端子Ａ０～Ａ１５、ＲＤ端子、ＷＲ端子、ＩＲＥＱ端子及びＭＲＥＱ端子のそれぞれが２個ずつ設けられているように示されているが、実際にはそれら各端子はそれぞれ１個のみ設けられており、各端子から延びる信号経路を分岐させることによって、各端子からの信号が出力用回路１７１及び入力用回路１８１のそれぞれに供給される構成となっている。
動作選択回路１８２に設けられたスイッチ回路１８２ａは、ＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がＲＤ端子からのＲＤ信号及びＷＲ端子からのＷＲ信号のうちＲＤ信号となるように設定されている。したがって、ＣＰＵコア１０２からＲＤ信号が出力されている場合に動作選択回路１８２から動作選択信号が出力される。
対象選択回路１８３は、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている状況であっても対象選択信号を出力する。ＩＯ用アドレスデコーダ１８４は、当該ＩＯ用アドレスデコーダ１８４に対応する１バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にＩＯアドレス信号を出力する。メモリ用アドレスデコーダ１８５は、当該メモリ用アドレスデコーダ１８５に対応する２バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にメモリアドレス信号を出力する。アドレス用回路１８６は、ＩＯアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路１８７は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合、当該合成回路１８７の出力端子１８７ａと内部入力用ラッチ回路１６３とを電気的に接続するようにＣＰＵ１０１内に設けられた信号経路Ｌ１０を通じて、内部入力用ラッチ回路１６３にチップセレクト信号を出力する。これにより、内部入力用ラッチ回路１６３にラッチされているデータがデータバスＤＢに供給され、その供給されたデータがＣＰＵコア１０２において取得される。この取得されたデータは、外部出力用ラッチ回路１６１を利用して出力ポート６２ｂの対応するエリアに前回出力したデータである。
ここで、入力用回路１８１のＩＯ用アドレスデコーダ１８４からＩＯアドレス信号を出力する契機となる１バイトのアドレスデータは、出力用回路１７１のＩＯ用アドレスデコーダ１７４からＩＯアドレス信号を出力する契機となる１バイトのアドレスデータと同一となっている。また、入力用回路１８１のメモリ用アドレスデコーダ１８５からメモリアドレス信号を出力する契機となる２バイトのアドレスデータは、出力用回路１７１のメモリ用アドレスデコーダ１７５からメモリアドレス信号を出力する契機となる２バイトのアドレスデータと同一となっている。これにより、出力用回路１７１から外部出力用ラッチ回路１６１及び内部出力用ラッチ回路１６２にチップセレクト信号を出力するためのアドレスデータと、入力用回路１８１から内部入力用ラッチ回路１６３にチップセレクト信号を出力するためのアドレスデータとを同一のデータとすることが可能となる。よって、ＣＰＵコア１０２において出力ポート６２ｂに出力済みのデータを加工してその加工後のデータを出力ポート６２ｂに出力する処理を、一のアドレスデータの指定によって行うことが可能となる。
また、一のアドレスデータの指定によって各出力用ラッチ回路１６１，１６２へのチップセレクト信号の出力及び内部入力用ラッチ回路１６３へのチップセレクト信号の出力を行う構成であっても、各出力用ラッチ回路１６１，１６２へのチップセレクト信号の出力はＣＰＵコア１０２からＷＲ信号が出力されている場合に行われ、内部入力用ラッチ回路１６３へのチップセレクト信号の出力はＣＰＵコア１０２からＲＤ信号が出力されている場合に行われる。したがって、各出力用ラッチ回路１６１，１６２を利用したデータの出力タイミングと、内部入力用ラッチ回路１６３を利用したデータの入力タイミングとを異ならせることが可能である。
以上詳述した本実施形態によれば、上記第２の実施形態における効果に加え、以下の優れた効果を奏する。
出力データをＣＰＵコア１０２に再度供給するための内部入力用ラッチ回路１６３がＣＰＵ１０１に内蔵されている。これにより、内部入力用ラッチ回路１６３からデータバスＤＢにデータを供給させるチップセレクト信号を出力するための端子をＣＰＵ１０１に設ける必要が生じない。よって、ＣＰＵ１０１の端子数の増加を抑えながら、出力データをＣＰＵコア１０２に再度供給することが可能となる。
＜各実施形態において共通の構成＞
各実施形態においてＲＯＭ６３又はＲＡＭ６４にアクセスするための構成について説明する。図２４は、ＲＡＭ６４からデータを読み出す場合に、対応する入力用ラッチ回路にチップセレクト信号を出力するための電気的構成を示すブロック図である。なお、ＲＯＭ６３から命令又はデータを読み出す場合に、対応する入力用ラッチ回路にチップセレクト信号を出力するための電気的構成は図２４に示す電気的構成と同一である。また、ＲＡＭ６４にデータを書き込む場合に、対応する出力用ラッチ回路にチップセレクト信号を出力するための電気的構成は、動作選択回路１９１から動作選択信号が出力される契機となる信号がＲＤ信号ではなくＷＲ信号である点で相違するもののその他の点は図２４に示す電気的構成と同一である。
ＲＡＭ６４からデータを読み出す契機となるチップセレクト信号を出力するための回路は、ＲＤ端子及びＷＲ端子と電気的に接続された動作選択回路１９１と、ＩＲＥＱ端子及びＭＲＥＱ端子と電気的に接続された対象選択回路１９２と、これら動作選択回路１９１及び対象選択回路１９２に初期化信号を出力するための初期化回路１９３と、ＣＰＵコア１０２においてロード命令が実行される場合に２バイトのアドレスデータが入力されるメモリ用アドレスデコーダ１９４と、動作選択回路１９１、対象選択回路１９２及びメモリ用アドレスデコーダ１９４と電気的に接続された合成回路１９５と、を備えている。
動作選択回路１９１に設けられたスイッチ回路１９１ａは、ＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がＲＤ端子からのＲＤ信号及びＷＲ端子からのＷＲ信号のうちＲＤ信号となるように設定されている。したがって、ＣＰＵコア１０２からＲＤ信号が出力されている場合に動作選択回路１９１から動作選択信号が出力される。
対象選択回路１９２に設けられたスイッチ回路１９２ａは、ＣＰＵ１０１への動作電力の供給が開始された場合に初期化信号が入力されることで、対象選択信号の出力契機となる信号がＩＲＥＱ端子からのＩＲＥＱ信号及びＭＲＥＱ端子からのＭＲＥＱ信号のうちＭＲＥＱ信号となるように設定されている。したがって、ＣＰＵコア１０２からＭＲＥＱ信号が出力されている場合に対象選択回路１９２から対象選択信号が出力される。
メモリ用アドレスデコーダ１９４は、当該メモリ用アドレスデコーダ１９４に対応する２バイトのアドレスデータ、換言すればＲＡＭ６４からのデータ読み出しに対応する２バイトのアドレスデータがＣＰＵコア１０２から出力されている場合にメモリアドレス信号を出力する。合成回路１９５は、メモリアドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子ＣＳ２０から入力用ラッチ回路にチップセレクト信号を出力する。これにより、ＲＡＭ６４において今回のアドレス指定に対応するエリアに書き込まれているデータがデータバスＤＢに供給され、当該データがデータ端子Ｄ０～Ｄ７を通じてＣＰＵコア１０２に供給される。
＜他の実施形態＞
なお、上述した実施形態の記載内容に限定されず、本発明の趣旨を逸脱しない範囲内で種々の変形改良が可能である。例えば以下のように変更してもよい。ちなみに、以下の別形態の構成を、上記実施形態の構成に対して、個別に適用してもよく、組合せて適用してもよい。
（１）上記第１の実施形態では、１個のチップセレクト端子ＣＳ０に対応する回路に、ＩＯ用アドレスデコーダ１１４とメモリ用アドレスデコーダ１１５とが個別に設けられている構成としたが、メモリ用アドレスデコーダ１１５と同様にアドレス端子Ａ０～Ａ１５と１対１で対応する入力端子が設けられた１個のアドレスデコーダが設けられている構成としてもよい。この場合、当該アドレスデコーダを、上位側の８個のアドレス端子Ａ０～Ａ７から所定の１バイトのアドレスデータが出力されている場合には下位側の８個のアドレス端子Ａ８～Ａ１５から出力されているアドレスデータの内容に関係なく、合成回路１１７に対してアドレス信号（上記第１の実施形態における合成アドレス信号に相当）を出力する構成とする。当該構成であっても、ＣＰＵコア１０２からのＲＤ信号の出力、ＣＰＵコア１０２からのＩＲＥＱ信号及びＭＲＥＱ信号のいずれかの出力、及びＣＰＵコア１０２からの所定の２バイトのアドレスデータの出力が行われている場合に、チップセレクト端子ＣＳ０からチップセレクト信号が出力されるようにすることが可能となる。また、当該構成の場合、アドレスデコーダを１個のみ設ければよい点で、上記第１の実施形態よりも構成を簡素化させることが可能となる。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第２の実施形態又は上記第３の実施形態に適用してもよい。
（２）上記（１）の構成において、ＩＯ空間１０５にアクセスする場合には上位側の８個のアドレス端子Ａ０～Ａ７から所定の１バイトのアドレスデータが出力されるとともに下位側の８個のアドレス端子Ａ８～Ａ１５からはオール「０」又はオール「１」のデータが出力されるようにＣＰＵコア１０２の制御内容を設定し、さらにメモリ空間１０６にアクセスする場合にはロード命令において設定されている２バイトのアドレスデータがアドレス端子Ａ０～Ａ１５から出力される構成としてもよい。この場合、上位側の８個のアドレス端子Ａ０～Ａ７から所定の１バイトのアドレスデータが出力される場合であったとしても、下位側の８個のアドレス端子Ａ８～Ａ１５から出力される１バイトのアドレスデータが特定のデータである場合にはチップセレクト端子ＣＳ０からチップセレクト信号が出力されないこととなる。これにより、上位側の１バイトのアドレスデータが所定のデータであったとしても、下位側の１バイトのアドレスデータが特定のデータであれば、チップセレクト端子ＣＳ０とは異なるチップセレクト端子からのチップセレクト信号の出力契機となるアドレスとして利用することが可能となる。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第２の実施形態又は上記第３の実施形態に適用してもよい。
（３）上記第１の実施形態では、１個のチップセレクト端子ＣＳ０に対応する回路に、ＩＯ用アドレスデコーダ１１４とメモリ用アドレスデコーダ１１５とが個別に設けられている構成としたが、ＩＯ用アドレスデコーダ１１４と同様にアドレス端子Ａ０～Ａ７と１対１で対応する入力端子が設けられた１個のアドレスデコーダが設けられている構成としてもよい。この場合、当該アドレスデコーダを、上位側の８個のアドレス端子Ａ０～Ａ７から所定の１バイトのアドレスデータが入力されている場合には、合成回路１１７に対してアドレス信号（上記第１の実施形態における合成アドレス信号に相当）を出力する構成とする。当該構成であっても、ＣＰＵコア１０２からのＲＤ信号の出力、ＣＰＵコア１０２からのＩＲＥＱ信号及びＭＲＥＱ信号のいずれかの出力、及びＣＰＵコア１０２からの所定の２バイトのアドレスデータの出力が行われている場合に、チップセレクト端子ＣＳ０からチップセレクト信号が出力されるようにすることが可能となる。また、当該構成の場合、アドレスデコーダを１個のみ設ければよい点で、上記第１の実施形態よりも構成を簡素化させることが可能となる。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第２の実施形態又は上記第３の実施形態に適用してもよい。
（４）上記第１の実施形態において、対象選択回路１１３を不具備とし、アドレス用回路１１６から合成アドレス信号が出力されているとともに動作選択回路１１１から動作選択信号が出力されている場合に合成回路１１７からチップセレクト信号が出力される構成としてもよい。この場合、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号の両方が出力されていない状況であってもチップセレクト信号が出力され得ることとなるが、チップセレクト信号が出力されるためにはＣＰＵコア１０２からＲＤ信号及びＷＲ信号のいずれかが出力されているとともに所定のアドレスデータが出力されている必要がある。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第２の実施形態又は上記第３の実施形態に適用してもよい。
（５）上記各実施形態において、入力ポート６２ａからのデータ入力を行う入力用ラッチ回路にチップセレクト信号を出力するための回路、及び出力ポート６２ｂへのデータ衆力を行う出力用ラッチ回路にチップセレクト信号を出力するための回路の全てが、ＣＰＵコア１０２からＩＲＥＱ信号及びＭＲＥＱ信号のいずれが出力されている場合であってもチップセレクト信号を出力する構成に限定されることはなく、それら回路のうち一部はＣＰＵコア１０２からＩＲＥＱ信号が出力されている場合にはチップセレクト信号を出力するがＭＲＥＱ信号が出力されている場合にはチップセレクト信号を出力しない構成としてもよい。この場合、当該一部の回路の対象選択回路は、ＩＲＥＱ信号が出力されている場合にのみ対象選択信号を出力する構成となる。また、当該一部の回路は、ＩＯ用アドレスデコーダを備える一方、メモリ用アドレスデコーダ及びアドレス用回路を備えない構成となる。当該構成においては、その一部の回路に搭載された合成回路は、ＩＯ用アドレスデコーダからのＩＯアドレス信号、動作選択回路からの動作選択信号及び対象選択回路からの対象選択信号を入力している場合にチップセレクト信号を出力することとなる。
（６）上記第３の実施形態において内部出力用ラッチ回路１６２が設けられていない構成としてもよい。この場合、外部出力用ラッチ回路１６１から出力ポート６２ｂへのデータの伝送経路を分岐させるとともにその分岐経路を内部入力用ラッチ回路１６３と電気的に接続することで、外部出力用ラッチ回路１６１から出力ポート６２ｂに設定されるデータが内部入力用ラッチ回路１６３においてラッチされるようにすることが可能となる。
（７）上記第３の実施形態において内部入力用ラッチ回路１６３を不具備とし、代わりに内部入力用ラッチ回路１６３の機能をＲＡＭ６４又はＣＰＵ１０１のレジスタに担わせる構成としてもよい。この場合、内部入力用ラッチ回路１６３を設ける必要がない点で、上記第３の実施形態よりも構成を簡素化させることが可能となる。
（８）ＭＰＵ６２の入力ポート６２ａに１バイト分よりも多い数の接続端子が設けられている構成に代えて、１バイト分の接続端子が設けられている構成としてもよい。当該構成においては、主制御基板６１に入力用ラッチ回路を複数設けるとともに、それら入力用ラッチ回路に１対１で対応する数のチップセレクト端子をＭＰＵ６２に設け、チップセレクト信号の出力対象となっている入力用ラッチ回路から入力ポート６２ａにデータが入力され、入力ポート６２ａに入力されたデータがＣＰＵ１０１に供給される構成としてもよい。
また、ＭＰＵ６２の出力ポート６２ｂに１バイト分よりも多い数の接続端子が設けられている構成に代えて、１バイト分の接続端子が設けられている構成としてもよい。当該構成においては、主制御基板６１に出力用ラッチ回路を複数設けるとともに、それら出力用ラッチ回路に１対１で対応する数のチップセレクト端子をＭＰＵ６２に設け、チップセレクト信号の出力対象となっている出力用ラッチ回路に出力ポート６２ｂからデータが出力される構成としてもよい。
（９）主制御装置６０から送信されるコマンドに基づいて、音声発光制御装置８０により表示制御装置９０が制御される構成に代えて、主制御装置６０から送信されるコマンドに基づいて、表示制御装置９０が音声発光制御装置８０を制御する構成としてもよい。また、音声発光制御装置８０と表示制御装置９０とが別々に設けられた構成に代えて、両制御装置が一の制御装置として設けられた構成としてもよく、それら両制御装置のうち一方の機能が主制御装置６０に集約されていてもよく、それら両制御装置の両機能が主制御装置６０に集約されていてもよい。また、主制御装置６０から音声発光制御装置８０に送信されるコマンドの構成や、音声発光制御装置８０から表示制御装置９０に送信されるコマンドの構成も任意である。
（１０）上記各実施形態とは異なる他のタイプのパチンコ機等、例えば特別装置の特定領域に遊技球が入ると電動役物が所定回数開放するパチンコ機や、特別装置の特定領域に遊技球が入ると権利が発生して大当たりとなるパチンコ機、他の役物を備えたパチンコ機、アレンジボール機、雀球等の遊技機にも、本発明を適用できる。
また、弾球式でない遊技機、例えば、複数種の図柄が周方向に付された複数のリールを備え、メダルの投入及びスタートレバーの操作によりリールの回転を開始し、ストップスイッチが操作されるか所定時間が経過することでリールが停止した後に、表示窓から視認できる有効ライン上に特定図柄又は特定図柄の組合せが成立していた場合にはメダルの払い出し等といった特典を遊技者に付与するスロットマシンにも本発明を適用できる。
また、外枠に開閉可能に支持された遊技機本体に貯留部及び取込装置を備え、貯留部に貯留されている所定数の遊技球が取込装置により取り込まれた後にスタートレバーが操作されることによりリールの回転を開始する、遊技媒体として遊技球を利用してスロットマシンと同様の遊技を行う遊技機にも、本発明を適用できる。
＜上記各実施形態から抽出される発明群について＞
以下、上述した各実施形態から抽出される発明群の特徴について、必要に応じて効果等を示しつつ説明する。なお以下においては、理解の容易のため、上記各実施形態において対応する構成を括弧書き等で適宜示すが、この括弧書き等で示した具体的構成に限定されるものではない。
＜特徴Ａ群＞
特徴Ａ１．命令を予め記憶する記憶手段（ＲＯＭ６３）と、
当該記憶手段から読み出した前記命令を実行する制御実行手段（ＣＰＵコア１０２）と、
を備えた遊技機において、
前記制御実行手段は、
第１命令を実行する場合に第１命令対応信号（ＭＲＥＱ信号）を出力するための第１信号出力手段（ＭＲＥＱ端子）と、
前記第１命令とは情報量が異なる第２命令を実行する場合に第２命令対応信号（ＩＲＥＱ信号）を出力するための第２信号出力手段（ＩＲＥＱ端子）と、
を備え、
当該遊技機は、
少なくとも前記第１命令対応信号が出力されている場合及び前記第２命令対応信号が出力されている場合のいずれであっても、特定信号（チップセレクト信号）を出力する特定出力手段（第１の実施形態では合成回路１１７、第２の実施形態では合成回路１３７、第３の実施形態では合成回路１７７）と、
前記特定信号が出力されている場合に、情報の入力及び出力のうち少なくとも一方である特定の動作状態となる動作手段（第１の実施形態では入力用ラッチ回路１０３又は出力用ラッチ回路１０４、第２の実施形態では出力用ラッチ回路１２１ａ、第３の実施形態では外部出力用ラッチ回路１６１）と、
を備えていることを特徴とする遊技機。
特徴Ａ１によれば、第１命令を実行する場合に第１信号出力手段から第１命令対応信号が出力され、第２命令を実行する場合に第２信号出力手段から第２命令対応信号が出力されるため、第１命令及び第２命令のいずれも実行していない状況において所定の動作が実行されてしまうことを阻止することが可能となるとともに、第１命令が実行されている場合と第２命令が実行されている場合とで動作対象を区別させることが可能となる。
この場合に、動作手段を特定の動作状態とするために出力される特定信号は、制御実行手段から第１命令対応信号及び第２命令対応信号のうちいずれが出力されている場合にも出力される。これにより、第１命令及び第２命令のいずれが実行される状況であっても、動作手段を特定の動作状態にさせることが可能となる。よって、動作手段を特定の動作状態とする場合における命令の種類の幅を広げることが可能となる。
なお、「第１信号出力手段」としては「第１信号出力部」又は「第１信号出力端子」が挙げられ、「第２信号出力手段」としては「第２信号出力部」又は「第２信号出力端子」が挙げられる。
特徴Ａ２．前記第１命令対応信号又は前記第２命令対応信号が出力されている場合に所定信号を出力する所定出力手段（第１の実施形態では対象選択回路１１３、第２の実施形態では対象選択回路１３３、第３の実施形態では対象選択回路１７３）を備え、
前記特定出力手段は、前記所定信号が出力されている場合に前記特定信号を出力することを特徴とする特徴Ａ１に記載の遊技機。
特徴Ａ２によれば、所定出力手段から所定信号が出力されていることを少なくとも一の条件として特定出力手段から特定信号が出力される構成において、所定出力手段は第１命令対応信号又は第２命令対応信号が出力されている場合に所定信号を出力する構成であるため、所定出力手段以外の構成をそのまま流用しながら上記のような優れた効果を奏することが可能となる。
特徴Ａ３．前記所定出力手段は、前記第１信号出力手段と電気的に接続される入力手段及び前記第２信号出力手段と電気的に接続される入力手段を有し前記第１命令対応信号及び前記第２命令対応信号のいずれかが入力されている場合に前記所定信号を出力する論理回路（対象選択用論理回路１１３ａ）を備えていることを特徴とする特徴Ａ２に記載の遊技機。
特徴Ａ３によれば、第１命令対応信号又は第２命令対応信号が出力されている場合に所定出力手段は自ずと所定信号を出力する構成であるため、第１命令対応信号が出力される場合と第２命令対応信号が出力される場合とで所定出力手段の状態を切り換える必要がない。よって、所定出力手段の構成の簡素化を図りながら、既に説明したような優れた効果を奏することが可能となる。
特徴Ａ４．前記第１命令はロード命令であり、前記第２命令はイン命令及びアウト命令のいずれかであることを特徴とする特徴Ａ１乃至Ａ３のいずれか１に記載の遊技機。
特徴Ａ４によれば、情報の入力及び出力のうち少なくとも一方である特定の動作状態となるように動作手段を制御する場合において、イン命令及びアウト命令のいずれかだけでなくロード命令を実行することが可能となる。
特徴Ａ５．前記制御実行手段は、
動作対象を指定する指定情報を出力するための指定情報出力手段（アドレス端子Ａ０～Ａ１５）と、
前記第１命令を実行することで前記動作手段を前記特定の動作状態とする場合に第１指定情報を前記指定情報出力手段から出力し、前記第２命令を実行することで前記動作手段を前記特定の動作状態とする場合に第２指定情報を前記指定情報出力手段から出力する指定情報出力手段（ＣＰＵコア１０２におけるステップＳ３０５、ステップＳ４０２、ステップＳ４０８、ステップＳ４１５及びステップＳ４１９の処理を実行する機能）と、
を備え、
前記特定出力手段は、前記第１指定情報が出力されている場合及び前記第２指定情報が出力されている場合のいずれであっても前記特定信号を出力することを特徴とする特徴Ａ１乃至Ａ４のいずれか１に記載の遊技機。
特徴Ａ５によれば、動作手段を特定の動作状態とする場合に第１命令及び第２命令のいずれも実行可能とした構成において、第１命令を実行する場合には第１指定情報が出力されるとともに第２命令を実行する場合には第２指定情報が出力される。これにより、第１命令を実行する場合及び第２命令を実行する場合のそれぞれに対応する態様で指定情報の出力を行うことが可能となる。また、第１命令を実行する場合には第１指定情報が出力され、第２命令を実行する場合には第２指定情報が出力される構成であっても、第１指定情報が出力されている場合及び第２指定情報が出力されている場合のいずれであっても特定出力手段から特定信号が出力されるため、第１命令及び第２命令のいずれが実行される状況であっても、動作手段を特定の動作状態にさせることが可能となる。
なお、「指定情報出力手段」としては「指定情報出力部」又は「指定情報出力端子」が挙げられる。
特徴Ａ６．前記第１指定情報と前記第２指定情報とは情報量が異なることを特徴とする特徴Ａ５に記載の遊技機。
特徴Ａ６によれば、第１命令を実行する場合には当該第１命令に対応する情報量で指定情報の出力が行われ、第２命令を実行する場合には当該第２命令に対応する情報量で指定情報の出力が行われる。この場合に、上記特徴Ａ５の構成を備え、第１指定情報が出力されている場合及び第２指定情報が出力されている場合のいずれであっても特定出力手段から特定信号が出力されるため、第１命令及び第２命令のいずれが実行される状況であっても、動作手段を特定の動作状態にさせることが可能となる。
特徴Ａ７．前記第１指定情報又は前記第２指定情報が出力されている場合に指定対応信号を出力する指定対応手段（第１の実施形態ではＩＯ用アドレスデコーダ１１４、メモリ用アドレスデコーダ１１５及びアドレス用回路１１６、第２の実施形態ではＩＯ用アドレスデコーダ１３４、メモリ用アドレスデコーダ１３５及びアドレス用回路１３６、第３の実施形態ではＩＯ用アドレスデコーダ１７４、メモリ用アドレスデコーダ１７５及びアドレス用回路１７６）を備え、
前記特定出力手段は、前記指定対応信号が出力されている場合に前記特定信号を出力することを特徴とする特徴Ａ５又はＡ６に記載の遊技機。
特徴Ａ７によれば、指定対応手段は第１指定情報又は第２指定情報が出力されている場合に指定対応信号を出力し、指定対応手段から指定対応信号が出力されていることを少なくとも一の条件として特定出力手段から特定信号が出力される構成であるため、特定出力手段において第１指定情報及び第２指定情報のそれぞれに対応した動作を実行する必要が生じない。これにより、特定出力手段の構成の簡素化を図りながら、既に説明したような優れた効果を奏することが可能となる。
特徴Ａ８．前記指定対応手段は、
前記第１指定情報が出力されている場合に第１対応信号を出力する手段（第１の実施形態ではメモリ用アドレスデコーダ１１５、第２の実施形態ではメモリ用アドレスデコーダ１３５、第３の実施形態ではメモリ用アドレスデコーダ１７５）と、
前記第２指定情報が出力されている場合に第２対応信号を出力する手段（第１の実施形態ではＩＯ用アドレスデコーダ１１４、第２の実施形態ではＩＯ用アドレスデコーダ１３４、第３の実施形態ではＩＯ用アドレスデコーダ１７４）と、
前記第１対応信号又は前記第２対応信号が出力されている場合に前記指定対応信号を出力する手段（第１の実施形態ではアドレス用回路１１６、第２の実施形態ではアドレス用回路１３６、第３の実施形態ではアドレス用回路１７６）と、
を備えていることを特徴とする特徴Ａ７に記載の遊技機。
特徴Ａ８によれば、第１指定情報が出力されている場合にそれに対応させて第１対応信号を出力する手段と、第２指定情報が出力されている場合にそれに対応させて第２対応信号を出力する手段とが個別に設けられていることにより、第１指定情報及び第２指定情報のそれぞれに対応する信号の出力を比較的簡素な構成により行うことが可能となる。また、第１対応信号又は第２対応信号が出力されている場合に指定対応信号が出力される構成であるため、特定出力手段に出力される信号の種類を抑えることが可能となる。
なお、特徴Ａ１～Ａ８の構成に対して、特徴Ａ１～Ａ８、特徴Ｂ１～Ｂ６、特徴Ｃ１～Ｃ６のうちいずれか１又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。
＜特徴Ｂ群＞
特徴Ｂ１．出力手段（出力ポート６２ｂ）に対して所定情報が設定されるようにする制御実行手段（ＣＰＵコア１０２）と、
前記出力手段に設定された前記所定情報に対応する動作を実行する動作実行手段（特電用の駆動部３２ｂ、普電用の駆動部３４ｂ、特図表示部３７ａ、特図保留表示部３７ｂ、普図表示部３８ａ、普図保留表示部３８ｂなど）と、
前記出力手段に設定される前記所定情報を当該所定情報が伝送される伝送経路から取得し、その取得した前記所定情報を前記制御実行手段に供給する供給手段（第２の実施形態では入力用ラッチ回路１２２ａ～１２２ｃ、第３の実施形態では内部出力用ラッチ回路１６２及び内部入力用ラッチ回路１６３）と、
を備えていることを特徴とする遊技機。
特徴Ｂ１によれば、出力手段に設定された所定情報が伝送経路を介して制御実行手段に供給される。これにより、出力手段に設定する所定情報を別保存したり、再度読み出したりしなくても、その所定情報を制御実行手段において再度読み出して利用することが可能となる。
特徴Ｂ２．前記供給手段は、前記制御実行手段の制御に基づき前記供給手段に入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給することを特徴とする特徴Ｂ１に記載の遊技機。
特徴Ｂ２によれば、制御実行手段において好ましいタイミングで供給手段から制御実行手段に所定情報が供給されるようにすることが可能となる。
特徴Ｂ３．前記制御実行手段への情報の伝送及び前記制御実行手段からの情報の伝送を可能とする第１伝送経路（データバスＤＢ）と、
前記第１伝送経路から取得した前記所定情報を前記出力手段に設定する出力用設定手段（第２の実施形態では出力用ラッチ回路１２１ａ～１２１ｃ、第３の実施形態では外部出力用ラッチ回路１６１）と、
を備え、
前記供給手段は、前記第１伝送経路及び前記出力用設定手段から前記出力手段への情報の第２伝送経路（データ用経路Ｌ１～Ｌ３）のうちいずれかである対象経路と電気的に接続され、当該対象経路から取得した前記所定情報を前記制御実行手段に供給すべく前記第１伝送経路に供給することを特徴とする特徴Ｂ１又はＢ２に記載の遊技機。
特徴Ｂ３によれば、出力手段に所定情報を設定するための伝送経路を利用して制御実行手段に所定情報を供給することが可能となる。
特徴Ｂ４．前記出力用設定手段は、出力用取得信号が入力されている場合に、前記第１伝送経路から取得した前記所定情報を前記出力手段に設定し、
前記供給手段は、入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給すべく前記第１伝送経路に供給し、
前記制御実行手段から所定指定情報（アドレスデータ）が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力する第１出力対応手段（第２の実施形態では合成回路１３７、第３の実施形態では合成回路１７７）と、
前記制御実行手段から前記所定指定情報が出力されている場合に、前記供給手段に前記入力用取得信号を出力する第２出力対応手段（第２の実施形態では合成回路１４７、第３の実施形態では合成回路１８７）と、
を備えていることを特徴とする特徴Ｂ３に記載の遊技機。
特徴Ｂ４によれば、出力用設定手段は出力用取得信号が入力されている場合に出力手段に対して所定情報を設定し、供給手段は入力用取得信号が入力されている場合に所定情報を制御実行手段に供給するため、所定情報の出力手段への設定タイミングと所定情報の制御実行手段への供給タイミングとを好ましいものとすることが可能となる。この場合に、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である。これにより、出力手段に所定情報を設定するために使用される所定指定情報を利用して、当該所定情報を制御実行手段に供給させることが可能となる。
特徴Ｂ５．前記制御実行手段は、
前記出力用設定手段による前記所定情報の設定を行わせる場合に第１信号を出力するための第１対応手段（ＷＲ端子）と、
前記供給手段による前記所定情報の供給を行わせる場合に第２信号を出力するための第２対応手段（ＲＤ端子）と、
を備え、
前記第１出力対応手段は前記第１信号が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力し、
前記第２出力対応手段は前記第２信号が出力されている場合に、前記供給手段に前記入力用取得信号を出力することを特徴とする特徴Ｂ４に記載の遊技機。
特徴Ｂ５によれば、制御実行手段から第１信号が出力されている場合に出力用取得信号が出力される一方、制御実行手段から第２信号が出力されている場合に入力用取得信号が出力される。これにより、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である構成であっても、出力用設定手段による所定情報の設定が行われるタイミングと、供給手段による所定情報の供給が行われるタイミングとを異ならせることが可能となる。
なお、「第１対応手段」としては「第１対応部」又は「第１対応端子」が挙げられ、「第２対応手段」としては「第２対応部」又は「第２対応端子」が挙げられる。
特徴Ｂ６．前記制御実行手段は、
前記供給手段により供給された前記所定情報に対して所定処理を実行することで異なる情報を生成する生成手段（ＣＰＵコア１０２におけるステップＳ５１４の処理を実行する機能）と、
当該生成手段により生成された前記異なる情報が前記出力手段に対して設定されるようにする手段（ＣＰＵコア１０２におけるステップＳ５１８の処理を実行する機能）と、
を備えていることを特徴とする特徴Ｂ１乃至Ｂ５のいずれか１に記載の遊技機。
特徴Ｂ６によれば、制御実行手段は既に出力手段に設定した所定情報を加工することにより異なる情報を生成し、その異なる情報を出力手段に設定することが可能となる。
なお、特徴Ｂ１～Ｂ６の構成に対して、特徴Ａ１～Ａ８、特徴Ｂ１～Ｂ６、特徴Ｃ１～Ｃ６のうちいずれか１又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。
＜特徴Ｃ群＞
特徴Ｃ１．所定伝送経路（データバスＤＢ）を利用して情報の入力及び出力を行う制御手段（ＣＰＵ１０１）と、
当該制御手段に設けられた選択信号用手段（チップセレクト端子ＣＳ０）から選択信号（チップセレクト信号）が出力されている場合に、前記所定伝送経路から取得した所定情報を出力手段（出力ポート６２ｂ）に設定する出力用設定手段（外部出力用ラッチ回路１６１）と、
前記出力手段に設定された前記所定情報に対応する動作を実行する動作実行手段（特電用の駆動部３２ｂ、普電用の駆動部３４ｂ、特図表示部３７ａ、特図保留表示部３７ｂ、普図表示部３８ａ、普図保留表示部３８ｂなど）と、
を備えた遊技機において、
前記制御手段は、
前記所定情報の前記出力手段への出力を可能とする情報出力手段を有する制御実行手段（ＣＰＵコア１０２）と、
前記情報出力手段から出力された前記所定情報を取得し、その取得した前記所定情報を前記制御実行手段に供給する供給手段（内部出力用ラッチ回路１６２及び内部入力用ラッチ回路１６３）と、
を備えていることを特徴とする遊技機。
特徴Ｃ１によれば、出力手段に設定された所定情報が制御実行手段に供給される。これにより、出力手段に設定する所定情報を別保存したり、再度読み出したりしなくても、その所定情報を制御実行手段において再度読み出して利用することが可能となる。また、供給手段は制御手段に内蔵されているため、供給手段を動作させるための手段を制御手段において用意する必要が生じない。よって、制御手段の端子などの数の増加を抑えながら、所定情報を制御実行手段において再度読み出して利用することが可能となる。
なお、「選択信号用手段」としては「選択部」又は「選択端子」が挙げられる。
特徴Ｃ２．前記供給手段は、前記制御実行手段の制御に基づき前記供給手段に入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給することを特徴とする特徴Ｃ１に記載の遊技機。
特徴Ｃ２によれば、制御実行手段において好ましいタイミングで供給手段から制御実行手段に所定情報が供給されるようにすることが可能となる。
特徴Ｃ３．前記所定伝送経路は、前記制御実行手段への情報の伝送及び前記制御実行手段からの情報の伝送を可能とするものであり、
前記供給手段は、前記所定伝送経路から取得した前記所定情報を前記制御実行手段に供給すべく前記所定伝送経路に供給することを特徴とする特徴Ｃ１又はＣ２に記載の遊技機。
特徴Ｃ３によれば、出力手段に所定情報を設定するための所定伝送経路を利用して所定情報を制御実行手段に供給することが可能となる。
特徴Ｃ４．前記出力用設定手段は、出力用取得信号が入力されている場合に、前記所定伝送経路から取得した前記所定情報を前記出力手段に設定し、
前記供給手段は、入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給すべく前記所定伝送経路に供給し、
前記制御実行手段から所定指定情報（アドレスデータ）が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力する第１出力対応手段（合成回路１７７）と、
前記制御実行手段から前記所定指定情報が出力されている場合に、前記供給手段に前記入力用取得信号を出力する第２出力対応手段（合成回路１８７）と、
を備えていることを特徴とする特徴Ｃ３に記載の遊技機。
特徴Ｃ４によれば、出力用設定手段は出力用取得信号が入力されている場合に出力手段に対して所定情報を設定し、供給手段は入力用取得信号が入力されている場合に制御実行手段に所定情報を供給するため、所定情報の出力手段への設定タイミングと所定情報の制御実行手段への供給タイミングとを好ましいものとすることが可能となる。この場合に、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である。これにより、出力手段に所定情報を設定するために使用される所定指定情報を利用して、当該所定情報を制御実行手段に供給させることが可能となる。
特徴Ｃ５．前記制御実行手段は、
前記出力用設定手段による前記所定情報の設定を行わせる場合に第１信号を出力するための第１対応手段（ＷＲ端子）と、
前記供給手段による前記所定情報の供給を行わせる場合に第２信号を出力するための第２対応手段（ＲＤ端子）と、
を備え、
前記第１出力対応手段は前記第１信号が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力し、
前記第２出力対応手段は前記第２信号が出力されている場合に、前記供給手段に前記入力用取得信号を出力することを特徴とする特徴Ｃ４に記載の遊技機。
特徴Ｃ５によれば、制御実行手段から第１信号が出力されている場合に出力用取得信号が出力される一方、制御実行手段から第２信号が出力されている場合に入力用取得信号が出力される。これにより、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である構成であっても、出力用設定手段による所定情報の設定が行われるタイミングと、供給手段による所定情報の供給が行われるタイミングとを異ならせることが可能となる。
なお、「第１対応手段」としては「第１対応部」又は「第１対応端子」が挙げられ、「第２対応手段」としては「第２対応部」又は「第２対応端子」が挙げられる。
特徴Ｃ６．前記制御実行手段は、
前記供給手段により供給された前記所定情報に対して所定処理を実行することで異なる情報を生成する生成手段（ＣＰＵコア１０２におけるステップＳ５１４の処理を実行する機能）と、
当該生成手段により生成された前記異なる情報が前記出力手段に対して設定されるようにする手段（ＣＰＵコア１０２におけるステップＳ５１８の処理を実行する機能）と、
を備えていることを特徴とする特徴Ｃ１乃至Ｃ５のいずれか１に記載の遊技機。
特徴Ｃ６によれば、制御実行手段は既に出力手段に設定した所定情報を加工することにより異なる情報を生成し、その異なる情報を出力手段に設定することが可能となる。
なお、特徴Ｃ１～Ｃ６の構成に対して、特徴Ａ１～Ａ８、特徴Ｂ１～Ｂ６、特徴Ｃ１～Ｃ６のうちいずれか１又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。
上記特徴Ａ群、上記特徴Ｂ群及び上記特徴Ｃ群に係る発明によれば、以下の課題を解決することが可能である。
遊技機の一種として、パチンコ遊技機やスロットマシン等が知られている。これらの遊技機は、ＣＰＵなどの制御素子、ＲＯＭなどの読み出し専用の記憶素子及びＲＡＭなどの読み書き両用の記憶素子などを備えている。制御素子は、読み書き両用の記憶素子への情報の書き込み及び当該記憶素子からの情報の読み出しを行いながら、読み出し専用の記憶素子から読み出したプログラムに従って処理を実行する。この処理の実行に際しては、制御素子に対してセンサなどからの情報の入力が行われるとともに、電動アクチュエータや発光素子などに対する制御素子からの情報の出力が行われる。なお、制御素子、読み出し専用の記憶素子及び読み書き両用の記憶素子などが１チップ化されたものも知られている。
ここで、上記例示等のような遊技機においては、制御を好適に行うことが可能な構成が求められており、この点について未だ改良の余地がある。
以下に、以上の各特徴を適用し得る又は各特徴に適用される遊技機の基本構成を示す。
パチンコ遊技機：遊技者が操作する操作手段と、その操作手段の操作に基づいて遊技球を発射する遊技球発射手段と、その発射された遊技球を所定の遊技領域に導く球通路と、遊技領域内に配置された各遊技部品とを備え、それら各遊技部品のうち所定の通過部を遊技球が通過した場合に遊技者に特典を付与する遊技機。
スロットマシン等の回胴式遊技機：複数の絵柄を可変表示させる絵柄表示装置を備え、始動操作手段の操作に起因して前記複数の絵柄の可変表示が開始され、停止操作手段の操作に起因して又は所定時間経過することにより前記複数の絵柄の可変表示が停止され、その停止後の絵柄に応じて遊技者に特典を付与する遊技機。
１０…パチンコ機、３２ｂ…特電用の駆動部、３４ｂ…普電用の駆動部、３７ａ…特図表示部、３７ｂ…特図保留表示部、３８ａ…普図表示部、３８ｂ…普図保留表示部、６２ｂ…出力ポート、６３…ＲＯＭ、１０２…ＣＰＵコア、１０３…入力用ラッチ回路、１０４…出力用ラッチ回路、１１３…対象選択回路、１１３ａ…対象選択用論理回路、１１４…ＩＯ用アドレスデコーダ、１１５…メモリ用アドレスデコーダ、１１６…アドレス用回路、１１７…合成回路、１２１ａ…出力用ラッチ回路、１２２ａ～１２２ｃ…入力用ラッチ回路、１３３…対象選択回路、１３４…ＩＯ用アドレスデコーダ、１３５…メモリ用アドレスデコーダ、１３６…アドレス用回路、１３７…合成回路、１４７…合成回路、１６１…外部出力用ラッチ回路、１６２…内部出力用ラッチ回路、１６３…内部入力用ラッチ回路、１７３…対象選択回路、１７４…ＩＯ用アドレスデコーダ、１７５…メモリ用アドレスデコーダ、１７６…アドレス用回路、１７７…合成回路、１８７…合成回路、Ａ０～Ａ１５…アドレス端子、ＣＳ０…チップセレクト端子、ＤＢ…データバス、Ｌ１～Ｌ３…データ用経路。

Claims (1)

  1. 所定伝送経路を利用して情報の入力及び出力を行う制御手段と、
    当該制御手段に設けられた選択信号用手段から選択信号が出力されている場合に、前記所定伝送経路から取得した所定情報を出力手段に設定する出力用設定手段と、
    前記出力手段に設定された前記所定情報に対応する動作を実行する動作実行手段と、
    を備えた遊技機において、
    前記制御手段は、
    前記所定情報の前記出力手段への出力を可能とする情報出力手段を有する制御実行手段と、
    前記情報出力手段から出力された前記所定情報を取得し、その取得した前記所定情報を前記制御実行手段に供給する供給手段と、
    を備えていることを特徴とする遊技機。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187988A (ja) * 1998-12-21 2000-07-04 Motorola Inc 検出回路および方法
JP2003062279A (ja) * 2001-08-29 2003-03-04 Fuji Shoji:Kk 遊技機

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003000840A (ja) * 2001-06-20 2003-01-07 Fuji Shoji:Kk 遊技機
JP4881921B2 (ja) * 2008-07-29 2012-02-22 京楽産業．株式会社 遊技機および遊技制御プログラム、並びに遊技制御方法
JP5443956B2 (ja) * 2009-11-20 2014-03-19 株式会社エルイーテック インサーキットエミュレータ用アダプタおよびインサーキットエミュレータ
JP7447394B2 (ja) * 2018-11-28 2024-03-12 日本電気株式会社 処理装置、処理方法及びプログラム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000187988A (ja) * 1998-12-21 2000-07-04 Motorola Inc 検出回路および方法
JP2003062279A (ja) * 2001-08-29 2003-03-04 Fuji Shoji:Kk 遊技機

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