<第1の実施形態>
以下、遊技機の一種であるパチンコ遊技機(以下、「パチンコ機」という)の第1の実施形態を、図面に基づいて詳細に説明する。図1はパチンコ機10の斜視図、図2はパチンコ機10の主要な構成を分解して示す斜視図である。なお、図2では便宜上パチンコ機10の遊技領域内の構成を省略している。
パチンコ機10は、図1に示すように、当該パチンコ機10の外殻を形成する外枠11と、この外枠11に対して前方に回動可能に取り付けられた遊技機本体12とを有する。外枠11は木製の板材を四辺に連結し構成されるものであって矩形枠状をなしている。パチンコ機10は、外枠11を島設備に取り付け固定することにより、遊技ホールに設置される。なお、パチンコ機10において外枠11は必須の構成ではなく、遊技ホールの島設備に外枠11が備え付けられた構成としてもよい。
遊技機本体12は、図2に示すように、内枠13と、その内枠13の前方に配置される前扉枠14と、内枠13の後方に配置される裏パックユニット15とを備えている。遊技機本体12のうち内枠13が外枠11に対して回動可能に支持されている。詳細には、正面視で左側を回動基端側とし右側を回動先端側として内枠13が前方へ回動可能とされている。
内枠13には、前扉枠14が回動可能に支持されており、正面視で左側を回動基端側とし右側を回動先端側として前方へ回動可能とされている。また、内枠13には、裏パックユニット15が回動可能に支持されており、正面視で左側を回動基端側とし右側を回動先端側として後方へ回動可能とされている。
なお、遊技機本体12には、その回動先端部に施錠装置が設けられており、遊技機本体12を外枠11に対して開放不能に施錠状態とする機能を有しているとともに、前扉枠14を内枠13に対して開放不能に施錠状態とする機能を有している。これらの各施錠状態は、パチンコ機10前面にて露出させて設けられたシリンダ錠17に対して解錠キーを用いて解錠操作を行うことにより、それぞれ解除される。
次に、遊技機本体12の前面側の構成について説明する。
内枠13は、外形が外枠11とほぼ同一形状をなす樹脂ベース21を主体に構成されている。樹脂ベース21の中央部には略楕円形状の窓孔23が形成されている。樹脂ベース21には遊技盤24が着脱可能に取り付けられている。遊技盤24は合板よりなり、遊技盤24の前面に形成された遊技領域PAが樹脂ベース21の窓孔23を通じて内枠13の前面側に露出した状態となっている。
ここで、遊技盤24の構成を図3に基づいて説明する。図3は遊技盤24の正面図である。
遊技盤24には、遊技領域PAの外縁の一部を区画するようにして内レール部25と外レール部26とが取り付けられており、これら内レール部25と外レール部26とにより誘導手段としての誘導レールが構成されている。樹脂ベース21において窓孔23の下方に取り付けられた遊技球発射機構27(図2参照)から発射された遊技球は誘導レールにより遊技領域PAの上部に案内されるようになっている。
ちなみに、遊技球発射機構27は、誘導レールに向けて延びる発射レール27aと、後述する上皿55aに貯留されている遊技球を発射レール27a上に供給する球送り装置27bと、発射レール27a上に供給された遊技球を誘導レールに向けて発射させる電動アクチュエータであるソレノイド27cと、を備えている。前扉枠14に設けられた発射操作装置(又は操作ハンドル)28が回動操作されることによりソレノイド27cが駆動制御され、遊技球が発射される。
遊技盤24には、前後方向に貫通する大小複数の開口部が形成されている。各開口部には一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34、スルーゲート35、可変表示ユニット36、特図ユニット37及び普図ユニット38等がそれぞれ設けられている。
スルーゲート35への入球が発生したとしても遊技球の払い出しは実行されない。一方、一般入賞口31、特電入賞装置32、第1作動口33及び第2作動口34への入球が発生すると、所定数の遊技球の払い出しが実行される。当該賞球個数について具体的には、第1作動口33への入球が発生した場合又は第2作動口34への入球が発生した場合には、3個の賞球の払い出しが実行され、一般入賞口31への入球が発生した場合には、10個の賞球の払い出しが実行され、特電入賞装置32への入球が発生した場合には、15個の賞球の払い出しが実行される。
なお、上記賞球個数は任意であり、例えば、第2作動口34の方が第1作動口33よりも賞球個数が少ない構成としてもよく、第2作動口34の方が第1作動口33よりも賞球個数が多い構成としてもよい。
その他に、遊技盤24の最下部にはアウト口24aが設けられており、各種入賞口等に入らなかった遊技球はアウト口24aを通って遊技領域PAから排出される。また、遊技盤24には、遊技球の落下方向を適宜分散、調整等するために多数の釘24bが植設されているとともに、風車等の各種部材が配設されている。
ここで、入球とは所定の開口部を遊技球が通過することを意味し、開口部を通過した後に遊技領域PAから排出される態様だけでなく、開口部を通過した後に遊技領域PAから排出されることなく遊技領域PAの流下を継続する態様も含まれる。但し、以下の説明では、アウト口24aへの遊技球の入球と明確に区別するために、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びスルーゲート35への遊技球の入球を、入賞とも表現する。
第1作動口33及び第2作動口34は、作動口装置としてユニット化されて遊技盤24に設置されている。第1作動口33及び第2作動口34は共に上向きに開放されている。また、第1作動口33が上方となるようにして両作動口33,34は鉛直方向に並んでいる。第2作動口34には、左右一対の可動片よりなるガイド片としての普電役物34aが設けられている。普電役物34aの閉鎖状態では遊技球が第2作動口34に入賞できず、普電役物34aが開放状態となることで第2作動口34への入賞が可能となる。
第2作動口34よりも遊技球の流下方向の上流側に、スルーゲート35が設けられている。スルーゲート35は縦方向に貫通した図示しない貫通孔を有しており、スルーゲート35に入賞した遊技球は入賞後に遊技領域PAを流下する。これにより、スルーゲート35に入賞した遊技球が第2作動口34へ入賞することが可能となっている。
スルーゲート35への入賞に基づき第2作動口34の普電役物34aが閉鎖状態から開放状態に切り換えられる。具体的には、スルーゲート35への入賞をトリガとして内部抽選が行われるとともに、遊技領域PAにおいて遊技球が通過しない領域である右下の隅部に設けられた普図ユニット38の普図表示部38aにて絵柄の変動表示が行われる。そして、内部抽選の結果が電役開放当選であり当該結果に対応した停止結果が表示されて普図表示部38aの変動表示が終了された場合に普電開放状態へ移行する。普電開放状態では、普電役物34aが所定の態様で開放状態となる。
なお、普図表示部38aは、複数のセグメント発光部が所定の態様で配列されてなるセグメント表示器により構成されているが、これに限定されることはなく、液晶表示装置、有機EL表示装置、CRT又はドットマトリックス表示器等その他のタイプの表示装置によって構成されていてもよい。また、普図表示部38aにて変動表示される絵柄としては、複数種の文字が変動表示される構成、複数種の記号が変動表示される構成、複数種のキャラクタが変動表示される構成又は複数種の色が切り換え表示される構成などが考えられる。
普図ユニット38において、普図表示部38aに隣接した位置には、普図保留表示部38bが設けられている。遊技球がスルーゲート35に入賞した個数は最大4個まで保留され、普図保留表示部38bの点灯によってその保留個数が表示されるようになっている。
第1作動口33又は第2作動口34への入賞をトリガとして当たり抽選が行われる。そして、当該抽選結果は特図ユニット37及び可変表示ユニット36の図柄表示装置41における表示演出を通じて明示される。
特図ユニット37について詳細には、特図ユニット37には特図表示部37aが設けられている。特図表示部37aの表示領域は図柄表示装置41の表示面41aよりも狭い。特図表示部37aでは、第1作動口33への入賞又は第2作動口34への入賞をトリガとして当たり抽選が行われることで絵柄の変動表示又は所定の表示が行われる。そして、抽選結果に対応した結果が表示される。なお、特図表示部37aは、複数のセグメント発光部が所定の態様で配列されてなるセグメント表示器により構成されているが、これに限定されることはなく、液晶表示装置、有機EL表示装置、CRT又はドットマトリックス表示器等その他のタイプの表示装置によって構成されていてもよい。また、特図表示部37aにて表示される絵柄としては、複数種の文字が表示される構成、複数種の記号が表示される構成、複数種のキャラクタが表示される構成又は複数種の色が表示される構成などが考えられる。
特図ユニット37において、特図表示部37aに隣接した位置には、特図保留表示部37bが設けられている。遊技球が第1作動口33又は第2作動口34に入賞した個数は最大4個まで保留され、特図保留表示部37bの点灯によってその保留個数が表示されるようになっている。
図柄表示装置41について詳細には、図柄表示装置41は、液晶ディスプレイを備えた液晶表示装置として構成されており、後述する表示制御装置により表示内容が制御される。なお、図柄表示装置41は、液晶表示装置に限定されることはなく、プラズマディスプレイ装置、有機EL表示装置又はCRTといった表示画面を有する他の表示装置であってもよく、ドットマトリクス表示器であってもよい。
図柄表示装置41では、第1作動口33への入賞又は第2作動口34への入賞に基づき特図表示部37aにて絵柄の変動表示又は所定の表示が行われる場合にそれに合わせて図柄の変動表示又は所定の表示が行われる。例えば、図柄表示装置41の表示面41aには、複数の表示領域として上段・中段・下段の3つの図柄列が設定され、各図柄列において「1」〜「9」の数字が付された主図柄が昇順又は降順で配列された状態でスクロール表示される。このスクロール表示においては、最初に全図柄列におけるスクロール表示が開始され、上図柄列→下図柄列→中図柄列の順にスクロール表示から待機表示に切り換えられ、最終的に各図柄列にて所定の図柄を静止表示した状態で終了される。そして、例えば、遊技結果が大当たり結果となる遊技回では、図柄表示装置41の表示面41aにおいて予め設定されている有効ライン上に所定の組み合わせの図柄が停止表示される。
なお、図柄表示装置41では、第1作動口33又は第2作動口34への入賞をトリガとした表示演出だけでなく、当たり当選となった後に移行する開閉実行モード中の表示演出などが行われる。また、いずれかの作動口33,34への入賞に基づいて、特図表示部37a及び図柄表示装置41にて表示が開始され、所定の結果を表示して終了されるまでが遊技回の1回に相当する。また、図柄表示装置41における図柄の変動表示の態様は上記のものに限定されることはなく任意であり、図柄列の数、図柄列における図柄の変動表示の方向、各図柄列の図柄数などは適宜変更可能である。また、図柄表示装置41にて変動表示される絵柄は上記のような図柄に限定されることはなく、例えば絵柄として数字のみが変動表示される構成としてもよい。
第1作動口33への入賞又は第2作動口34への入賞に基づく当たり抽選にて大当たり当選となった場合には、特電入賞装置32への入賞が可能となる開閉実行モードへ移行する。特電入賞装置32は、遊技盤24の背面側へと通じる図示しない大入賞口を備えているとともに、当該大入賞口を開閉する開閉扉32aを備えている。開閉扉32aは、閉鎖状態及び開放状態のいずれかに配置される。具体的には、開閉扉32aは、通常は遊技球が入賞できない閉鎖状態になっており、内部抽選において開閉実行モードへの移行に当選した場合に遊技球が入賞可能な開放状態に切り換えられるようになっている。ちなみに、開閉実行モードとは、当たり結果となった場合に移行することとなるモードである。なお、閉鎖状態では入賞が不可ではないが開放状態よりも入賞が発生しづらい状態となる構成としてもよい。
図2に示すように、上記構成の遊技盤24が樹脂ベース21に取り付けられてなる内枠13の前面側全体を覆うようにして前扉枠14が設けられている。前扉枠14には、図1に示すように、遊技領域PAのほぼ全域を前方から視認することができるようにした窓部51が形成されている。窓部51は、略楕円形状をなし、窓パネル52が嵌め込まれている。窓パネル52は、ガラスによって無色透明に形成されているが、これに限定されることはなく合成樹脂によって無色透明に形成されていてもよく、パチンコ機10前方から窓パネル52を通じて遊技領域PAを視認可能であれば有色透明に形成されていてもよい。
窓部51の上方には表示発光部53が設けられている。また、遊技状態に応じた効果音などが出力される左右一対のスピーカ部54が設けられている。また、窓部51の下方には、手前側へ膨出した上側膨出部55と下側膨出部56とが上下に並設されている。上側膨出部55内側には上方に開口した上皿55aが設けられており、下側膨出部56内側には同じく上方に開口した下皿56aが設けられている。上皿55aは、後述する払出装置より払い出された遊技球を一旦貯留し、一列に整列させながら遊技球発射機構27側へ導くための機能を有する。また、下皿56aは、上皿55a内にて余剰となった遊技球を貯留する機能を有する。
次に、遊技機本体12の背面側の構成について説明する。
図2に示すように、内枠13(具体的には、遊技盤24)の背面には、遊技の主たる制御を司る主制御装置60が搭載されている。主制御装置60は主制御基板が基板ボックスに収容されてなる。なお、基板ボックスに、その開放の痕跡を残すための痕跡手段を付与する又はその開放の痕跡を残すための痕跡構造を設けてもよい。当該痕跡手段としては、基板ボックスを構成する複数のケース体を分離不能に結合するとともにその分離に際して所定部位の破壊を要する結合部の構成や、引き剥がしに際して粘着層が接着対象に残ることで剥がされたことの痕跡を残す封印シールを複数のケース体間の境界を跨ぐようにして貼り付ける構成が考えられる。また、痕跡構造としては、基板ボックスを構成する複数のケース体間の境界に対して接着剤を塗布する構成が考えられる。
主制御装置60を含めて内枠13の背面側を覆うようにして裏パックユニット15が設置されている。裏パックユニット15は、透明性を有する合成樹脂により形成された裏パック72を備えており、当該裏パック72に対して、払出機構部73及び制御装置集合ユニット74が取り付けられている。
払出機構部73は、遊技ホールの島設備から供給される遊技球が逐次補給されるタンク75と、当該タンク75に貯留された遊技球を払い出すための払出装置76と、を備えている。払出装置76より払い出された遊技球は、当該払出装置76の下流側に設けられた払出通路を通じて、上皿55a又は下皿56aに排出される。なお、払出機構部73には、例えば交流24ボルトの主電源が供給されるとともに、電源のON操作及びOFF操作を行うための電源スイッチを有する裏パック基板が搭載されている。
制御装置集合ユニット74は、払出装置76を制御する機能を有する払出制御装置77と、各種制御装置等で要する所定の電力が生成されて出力されるとともに遊技者による発射操作装置28の操作に伴う遊技球の打ち出しの制御が行われる電源・発射制御装置78と、を備えている。これら払出制御装置77と電源・発射制御装置78とは、払出制御装置77がパチンコ機10後方となるように前後に重ねて配置されている。
<パチンコ機10の電気的構成>
図4は、パチンコ機10の電気的構成を示すブロック図である。
主制御装置60は、遊技の主たる制御を司る主制御基板61と、電源を監視する停電監視基板65と、を具備している。主制御基板61には、MPU62が搭載されている。MPU62には、当該MPU62により実行される各種の制御プログラムや固定値データを記憶したROM63と、そのROM63内に記憶される制御プログラムの実行に際して各種のデータ等を一時的に記憶するためのメモリであるRAM64と、割込回路、タイマ回路、データ入出力回路、乱数発生器としての各種カウンタ回路などが内蔵されている。なお、MPU62に対してROM63及びRAM64が1チップ化されていることは必須の構成ではなく、それぞれが個別にチップ化された構成としてもよい。これは主制御装置60以外の制御装置のMPUについても同様である。
MPU62には、入力ポート62a及び出力ポート62bがそれぞれ設けられている。入力ポート62aには24個の接続端子が設けられており、出力ポート62bには40個の接続端子が設けられている。MPU62の入力ポート62aには主制御装置60に設けられた停電監視基板65及び払出制御装置77が接続されている。停電監視基板65には動作電力を供給する機能を有する電源・発射制御装置78が接続されており、MPU62には停電監視基板65を介して電力が供給される。
また、MPU62の入力ポート62aには、各種入賞検知センサ66a〜66eといった各種センサが接続されている。各種入賞検知センサ66a〜66eには、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びスルーゲート35といった入賞対応入球部に対して1対1で設けられた検知センサが含まれており、MPU62において各入球部への入賞判定が行われる。また、MPU62では第1作動口33への入賞に基づいて各種抽選が実行されるとともに第2作動口34への入賞に基づいて各種抽選が実行される。
MPU62の出力ポート62bには、停電監視基板65、払出制御装置77及び音声発光制御装置80が接続されている。払出制御装置77には、例えば上記入賞対応入球部への入賞判定結果に基づいて賞球コマンドが出力される。音声発光制御装置80には、変動用コマンド、種別コマンド及びオープニングコマンドなどの各種コマンドが出力される。これら各種コマンドの詳細については後に説明する。なお、MPU62は、音声発光制御装置80に対してパラレル通信でコマンドを送信する。
また、MPU62の出力ポート62bには、特電入賞装置32の開閉扉32aを開閉動作させる特電用の駆動部32b、第2作動口34の普電役物34aを開閉動作させる普電用の駆動部34b、特図ユニット37及び普図ユニット38が接続されている。ちなみに、特図ユニット37には、特図表示部37a及び特図保留表示部37bが設けられているが、これらの全てがMPU62の出力側に接続されている。同様に、普図ユニット38には、普図表示部38a及び普図保留表示部38bが設けられているが、これらの全てがMPU62の出力側に接続されている。主制御基板61には各種ドライバ回路が設けられており、当該ドライバ回路を通じてMPU62は各種駆動部及び各種表示部の駆動制御を実行する。
つまり、開閉実行モードにおいては特電入賞装置32が開閉されるように、MPU62において特電用の駆動部32bの駆動制御が実行される。また、普電役物34aの開放状態当選となった場合には、普電役物34aが開閉されるように、MPU62において普電用の駆動部34bの駆動制御が実行される。また、各遊技回に際しては、MPU62において特図表示部37aの表示制御が実行される。また、普電役物34aを開放状態とするか否かの抽選結果を明示する場合に、MPU62において普図表示部38aの表示制御が実行される。また、第1作動口33若しくは第2作動口34への入賞が発生した場合、又は特図表示部37aにおいて変動表示が開始される場合に、MPU62において特図保留表示部37bの表示制御が実行され、スルーゲート35への入賞が発生した場合、又は普図表示部38aにおいて変動表示が開始される場合に、MPU62において普図保留表示部38bの表示制御が実行される。
停電監視基板65は、主制御基板61と電源・発射制御装置78とを中継し、また電源・発射制御装置78から出力される最大電圧である直流安定24ボルトの電圧を監視する。払出制御装置77は、主制御装置60から受信した賞球コマンドに基づいて、払出装置76により賞球や貸し球の払出制御を行うものである。
電源・発射制御装置78は、例えば、遊技ホール等における商用電源(外部電源)に接続されている。そして、その商用電源から供給される外部電力に基づいて主制御基板61や払出制御装置77等に対して各々に必要な動作電力を生成するとともに、その生成した動作電力を供給する。ちなみに、電源・発射制御装置78にはバックアップ用コンデンサなどの電断時用電源部が設けられており、パチンコ機10の電源がOFF状態の場合であっても当該電断時用電源部から主制御装置60のRAM64に記憶保持用の電力が供給される。また、電源・発射制御装置78は遊技球発射機構27の発射制御を担うものであり、遊技球発射機構27は所定の発射条件が整っている場合に駆動される。
音声発光制御装置80は、主制御装置60から受信した各種コマンドに基づいて、前扉枠14に設けられた表示発光部53及びスピーカ部54を駆動制御するとともに、表示制御装置90を制御するものである。表示制御装置90は、音声発光制御装置80から受信したコマンドに基づいて、図柄表示装置41の表示制御を実行する。
<主制御装置60のMPU62にて各種抽選を行うための電気的構成>
次に、主制御装置60のMPU62にて各種抽選を行うための電気的な構成について図5を用いて説明する。
MPU62は遊技に際し各種カウンタ情報を用いて、当たり発生抽選、特図表示部37aの表示の設定、図柄表示装置41の図柄表示の設定、普図表示部38aの表示の設定などを行うこととしており、具体的には、図5に示すように、当たり発生の抽選に使用する当たり乱数カウンタC1と、大当たり種別を判定する際に使用する大当たり種別カウンタC2と、図柄表示装置41が外れ変動する際のリーチ発生抽選に使用するリーチ乱数カウンタC3と、当たり乱数カウンタC1の初期値設定に使用する乱数初期値カウンタCINIと、特図表示部37a及び図柄表示装置41における表示継続時間を決定する変動種別カウンタCSと、を用いることとしている。さらに、第2作動口34の普電役物34aを普電開放状態とするか否かの抽選に使用する普電役物開放カウンタC4を用いることとしている。なお、上記各カウンタC1〜C3,CINI,CS,C4は、RAM64の各種カウンタエリア64bに設けられている。
各カウンタC1〜C3,CINI,CS,C4は、その更新の都度前回値に1が加算され、最大値に達した後に「0」に戻るループカウンタとなっている。各カウンタは短時間間隔で更新される。当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3に対応した情報は、第1作動口33又は第2作動口34への入賞が発生した場合に、RAM64に取得情報記憶手段として設けられた保留格納エリア64aに格納される。
保留格納エリア64aは、保留用エリアREと、実行エリアAEとを備えている。保留用エリアREは、第1保留エリアRE1、第2保留エリアRE2、第3保留エリアRE3及び第4保留エリアRE4を備えており、第1作動口33又は第2作動口34への入賞履歴に合わせて、当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各数値情報の組合せが保留情報として、いずれかの保留エリアRE1〜RE4に格納される。
この場合、第1保留エリアRE1〜第4保留エリアRE4には、第1作動口33又は第2作動口34への入賞が複数回連続して発生した場合に、第1保留エリアRE1→第2保留エリアRE2→第3保留エリアRE3→第4保留エリアRE4の順に各数値情報が時系列的に格納されていく。このように4つの保留エリアRE1〜RE4が設けられていることにより、第1作動口33又は第2作動口34への遊技球の入賞履歴が最大4個まで保留記憶されるようになっている。
なお、保留記憶可能な数は、4個に限定されることはなく任意であり、2個、3個又は5個以上といったように他の複数であってもよく、単数であってもよい。
実行エリアAEは、特図表示部37aの変動表示を開始する際に、保留用エリアREの第1保留エリアRE1に格納された各数値情報を移動させるためのエリアであり、1遊技回の開始に際しては実行エリアAEに記憶されている各種数値情報に基づいて、当否判定などが行われる。
上記各カウンタについて詳細に説明する。
まず、普電役物開放カウンタC4について説明する。普電役物開放カウンタC4は、例えば、0〜250の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。普電役物開放カウンタC4は定期的に更新され、スルーゲート35に遊技球が入賞したタイミングでRAM64の普電保留エリア64cに格納される。そして、所定のタイミングにおいて、その格納された普電役物開放カウンタC4の値によって普電役物34aを開放状態に制御するか否かの抽選が行われる。
本パチンコ機10では、普電役物34aによるサポートの態様が相互に異なるように複数種類のサポートモードが設定されている。詳細には、サポートモードには、遊技領域PAに対して同様の態様で遊技球の発射が継続されている状況で比較した場合に、第2作動口34の普電役物34aが単位時間当たりに開放状態となる頻度が相対的に高低となるように、高頻度サポートモードと低頻度サポートモードとが設定されている。
高頻度サポートモードと低頻度サポートモードとでは、普電役物開放カウンタC4を用いた普電開放抽選における普電開放状態当選となる確率は同一(例えば、共に4/5)となっているが、高頻度サポートモードでは低頻度サポートモードよりも、普電開放状態当選となった際に普電役物34aが開放状態となる回数が多く設定されており、さらに1回の開放時間が長く設定されている。この場合、高頻度サポートモードにおいて普電開放状態当選となり普電役物34aの開放状態が複数回発生する場合において、1回の開放状態が終了してから次の開放状態が開始されるまでの閉鎖時間は、1回の開放時間よりも短く設定されている。さらにまた、高頻度サポートモードでは低頻度サポートモードよりも、1回の普電開放抽選が行われてから次の普電開放抽選が行われる上で最低限確保される確保時間(すなわち、普図表示部38aにおける1回の表示継続時間)が短く設定されている。
上記のとおり、高頻度サポートモードでは、低頻度サポートモードよりも第2作動口34への入賞が発生する確率が高くなる。換言すれば、低頻度サポートモードでは、第2作動口34よりも第1作動口33への入賞が発生する確率が高くなるが、高頻度サポートモードでは、第1作動口33よりも第2作動口34への入賞が発生する確率が高くなる。そして、第2作動口34への入賞が発生した場合には、所定個数の遊技球の払出が実行されるため、高頻度サポートモードでは、遊技者は持ち球をあまり減らさないようにしながら遊技を行うことができる。
なお、高頻度サポートモードを低頻度サポートモードよりも単位時間当たりに普電開放状態となる頻度を高くする上での構成は、上記のものに限定されることはなく、例えば普電開放抽選における普電開放状態当選となる確率を高くする構成としてもよい。また、1回の普電開放抽選が行われてから次の普電開放抽選が行われる上で確保される確保時間(例えば、スルーゲート35への入賞に基づき普図表示部38aにて実行される変動表示の時間)が複数種類用意されている構成においては、高頻度サポートモードでは低頻度サポートモードよりも、短い確保時間が選択され易い又は平均の確保時間が短くなるように設定されていてもよい。さらには、開放回数を多くする、開放時間を長くする、1回の普電開放抽選が行われてから次の普電開放抽選が行われる上で確保される確保時間を短くする、係る確保時間の平均時間を短くする及び当選確率を高くするのうち、いずれか1条件又は任意の組合せの条件を適用することで、低頻度サポートモードに対する高頻度サポートモードの有利性を高めてもよい。
次に、当たり乱数カウンタC1について説明する。当たり乱数カウンタC1は、例えば0〜599の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。特に、当たり乱数カウンタC1が1周した場合、その時点の乱数初期値カウンタCINIの値が当該当たり乱数カウンタC1の初期値として読み込まれる。なお、乱数初期値カウンタCINIは、当たり乱数カウンタC1と同様のループカウンタである(値=0〜599)。当たり乱数カウンタC1は定期的に更新され、遊技球が第1作動口33又は第2作動口34に入賞したタイミングでRAM64の保留格納エリア64aに格納される。
大当たり当選となる乱数の値は、ROM63に当否テーブルとして記憶されている。当否テーブルとしては、低確率モード用の当否テーブルと、高確率モード用の当否テーブルとが設定されている。つまり、本パチンコ機10は、当否抽選手段における抽選モードとして、低確率モードと高確率モードとが設定されている。
上記抽選に際して低確率モード用の当否テーブルが参照されることとなる遊技状態下では、大当たり当選となる乱数の数は2個である。一方、上記抽選に際して高確率モード用の当否テーブルが参照されることとなる遊技状態下では、大当たり当選となる乱数の数は20個である。なお、低確率モードよりも高確率モードの方の当選確率が高くなるのであれば、上記当選となる乱数の数は任意である。
大当たり種別カウンタC2は、0〜29の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。大当たり種別カウンタC2は定期的に更新され、遊技球が第1作動口33又は第2作動口34に入賞したタイミングで保留格納エリア64aに格納される。
本パチンコ機10では、複数の大当たり結果が設定されている。これら複数の大当たり結果は、(1)開閉実行モードにおける特電入賞装置32の開閉制御の態様、(2)開閉実行モード終了後の当否抽選手段における抽選モード、(3)開閉実行モード終了後の第2作動口34の普電役物34aにおけるサポートモード、という3つの条件に差異を設けることにより、複数の大当たり結果が設定されている。
開閉実行モードにおける特電入賞装置32の開閉制御の態様としては、開閉実行モードが開始されてから終了するまでの間における特電入賞装置32への入賞の発生頻度が相対的に高低となるように高頻度入賞モードと低頻度入賞モードとが設定されている。具体的には、高頻度入賞モード及び低頻度入賞モードのいずれであっても、予め定められた回数のラウンド遊技を上限として実行される。
ここで、ラウンド遊技とは、予め定められた上限継続時間が経過すること、及び予め定められた上限個数の遊技球が特電入賞装置32に入賞することのいずれか一方の条件が満たされるまで継続する遊技のことである。また、大当たり結果が契機となった開閉実行モードにおけるラウンド遊技の回数は、その移行の契機となった大当たり結果の種類がいずれであっても固定ラウンド回数で同一となっている。具体的には、いずれの大当たり結果となった場合であっても、ラウンド遊技の上限回数は15ラウンドに設定されている。
また、本パチンコ機10では、特電入賞装置32の1回の開放態様が、特電入賞装置32が開放されてから閉鎖されるまでの開放継続時間を相違させて、複数種類設定されている。詳細には、開放継続時間が長時間である29secに設定された長時間態様と、開放継続時間が上記長時間よりも短い短時間である0.06secに設定された短時間態様と、が設定されている。
本パチンコ機10では、発射操作装置28が遊技者により操作されている状況では、0.6secに1個の遊技球が遊技領域に向けて発射されるように遊技球発射機構27が駆動制御される。また、ラウンド遊技は終了条件の上限個数が9個に設定されている。そうすると、上記開放態様のうち長時間態様では、遊技球の発射周期と1回のラウンド遊技との積よりも長い時間の開放継続時間が設定されていることとなる。一方、短時間態様では、遊技球の発射周期と1回のラウンド遊技との積よりも短い時間、より詳細には、遊技球の発射周期よりも短い時間の開放継続時間が設定されている。したがって、長時間態様で1回の開放が行われた場合には、特電入賞装置32に対して、1回のラウンド遊技における上限個数分の入賞が発生することが期待され、短時間態様で1回の開放が行われた場合には、特電入賞装置32への入賞が発生しないこと又は入賞が発生するとしても1個程度となることが期待される。
高頻度入賞モードでは、各ラウンド遊技において長時間態様による特電入賞装置32の開放が1回行われる。一方、低頻度入賞モードでは、各ラウンド遊技において短時間態様による特電入賞装置32の開放が1回行われる。
なお、高頻度入賞モード及び低頻度入賞モードにおける特電入賞装置32の開閉回数、ラウンド遊技の回数、1回の開放に対する開放継続時間及び1回のラウンド遊技における上限個数は、高頻度入賞モードの方が低頻度入賞モードよりも、開閉実行モードが開始されてから終了するまでの間における特電入賞装置32への入賞の発生頻度が高くなるのであれば、上記の値に限定されることはなく任意である。
大当たり種別カウンタC2に対する遊技結果の振分先は、ROM63に振分テーブルとして記憶されている。そして、かかる振分先として、低確大当たり結果と、低入賞高確大当たり結果と、最有利大当たり結果とが設定されている。
低確大当たり結果は、開閉実行モードが高頻度入賞モードとなり、さらに開閉実行モードの終了後には、当否抽選モードが低確率モードとなるとともに、サポートモードが高頻度サポートモードとなる大当たり結果である。但し、この高頻度サポートモードは、移行後において遊技回数が終了基準回数(具体的には、100回)に達した場合に低頻度サポートモードに移行する。
低入賞高確大当たり結果は、開閉実行モードが低頻度入賞モードとなり、さらに開閉実行モードの終了後には、当否抽選モードが高確率モードとなるとともに、サポートモードが高頻度サポートモードとなる大当たり結果である。これら高確率モード及び高頻度サポートモードは、当否抽選における抽選結果が大当たり当選となり、それによる開閉実行モードに移行するまで継続する。
最有利大当たり結果は、開閉実行モードが高頻度入賞モードとなり、さらに開閉実行モードの終了後には、当否抽選モードが高確率モードとなるとともに、サポートモードが高頻度サポートモードとなる大当たり結果である。これら高確率モード及び高頻度サポートモードは、当否抽選における抽選結果が大当たり当選となり、それによる開閉実行モードに移行するまで継続する。
なお、上記各遊技状態との関係で通常遊技状態とは、開閉実行モードではなく、さらに当否抽選モードが低確率モードであり、サポートモードが低頻度サポートモードである状態をいう。また、遊技結果として、低入賞高確大当たり結果が設定されていない構成としてもよい。
振分テーブルでは、「0〜29」の大当たり種別カウンタC2の値のうち、「0〜9」が低確大当たり結果に対応しており、「10〜14」が低入賞高確大当たり結果に対応しており、「15〜29」が最有利大当たり結果に対応している。
次に、リーチ乱数カウンタC3について説明する。リーチ乱数カウンタC3は、例えば0〜238の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。ここで、本パチンコ機10には、図柄表示装置41における表示演出の一種として期待演出が設定されている。期待演出とは、図柄の変動表示を行うことが可能な図柄表示装置41を備え、所定の大当たり結果となる遊技回では最終的な停止結果が付与対応結果となる遊技機において、図柄表示装置41における図柄の変動表示が開始されてから停止結果が導出表示される前段階で、前記付与対応結果となり易い変動表示状態であると遊技者に思わせるための表示状態をいう。なお、付与対応結果について具体的には、いずれかの有効ライン上に同一の数字が付された図柄の組合せが停止表示される。
期待演出には、リーチ表示と、リーチ表示が発生する前段階などにおいてリーチ表示の発生や付与対応結果の発生を期待させるための予告表示との2種類が設定されている。
リーチ表示には、図柄表示装置41の表示面41aに表示される複数の図柄列のうち一部の図柄列について図柄を停止表示させることで、同一図柄からなるリーチ図柄の組合せを表示し、その状態で残りの図柄列において図柄の変動表示を行う表示状態が含まれる。また、上記のようにリーチ図柄の組合せを表示した状態で、残りの図柄列において図柄の変動表示を行うとともに、その背景画面において所定のキャラクタなどを動画として表示することによりリーチ演出を行うものや、リーチ図柄の組合せを縮小表示させる又は非表示とした上で、表示面41aの略全体において所定のキャラクタなどを動画として表示することによりリーチ演出を行うものが含まれる。
予告表示には、図柄表示装置41の表示面41aにおいて図柄の変動表示が開始されてから、全ての図柄列にて図柄が変動表示されている状況において、又は一部の図柄列であって複数の図柄列にて図柄が変動表示されている状況において、図柄列上の図柄とは別にキャラクタを表示させる態様が含まれる。また、背景画面をそれまでの態様とは異なる所定の態様とするものや、図柄列上の図柄をそれまでの態様とは異なる所定の態様とするものも含まれる。かかる予告表示は、リーチ表示が行われる場合及びリーチ表示が行われない場合のいずれの遊技回においても発生し得るが、リーチ表示の行われる場合の方がリーチ表示の行われない場合よりも高確率で発生するように設定されている。
リーチ表示は、最終的に同一の図柄の組合せが停止表示される遊技回では、リーチ乱数カウンタC3の値に関係なく実行される。また、同一の図柄の組合せが停止表示されない大当たり結果に対応した遊技回では、リーチ乱数カウンタC3の値に関係なく実行されない。また、外れ結果に対応した遊技回では、ROM63に記憶されたリーチ用テーブルを参照して所定のタイミングで取得したリーチ乱数カウンタC3がリーチ表示の発生に対応している場合に実行される。
一方、予告表示を行うか否かの決定は、主制御装置60において行うのではなく、音声発光制御装置80において行われる。この場合、音声発光制御装置80は、いずれかの大当たり結果に対応した遊技回の方が、外れ結果に対応した遊技回に比べ、予告表示が発生し易いこと、及び出現率の低い予告表示が発生し易いことの少なくとも一方の条件を満たすように、予告表示用の抽選処理を実行する。ちなみに、この抽選結果は、図柄表示装置41にて遊技回用の演出が実行される場合に反映される。
次に、変動種別カウンタCSについて説明する。変動種別カウンタCSは、例えば0〜198の範囲内で順に1ずつ加算され、最大値に達した後に「0」に戻る構成となっている。変動種別カウンタCSは、特図表示部37aにおける表示継続時間と、図柄表示装置41における図柄の表示継続時間とをMPU62において決定する上で用いられる。変動種別カウンタCSは、後述する通常処理が1回実行される毎に1回更新され、当該通常処理内の残余時間内でも繰り返し更新される。そして、特図表示部37aにおける変動表示の開始時及び図柄表示装置41による図柄の変動開始時における変動パターン決定に際して変動種別カウンタCSのバッファ値が取得される。
<主制御装置60の処理構成について>
次に、主制御装置60のMPU62にて遊技を進行させるために実行される各処理を説明する。かかるMPU62の処理としては大別して、電源投入に伴い起動されるメイン処理と、定期的に(本実施の形態では4msec周期で)起動されるタイマ割込み処理とがある。
<メイン処理>
まず、図6のフローチャートを参照しながらメイン処理を説明する。
ステップS101では、電源投入ウェイト処理を実行する。当該電源投入ウェイト処理では、例えばメイン処理が起動されてからウェイト用の所定時間(具体的には1sec)が経過するまで次の処理に進行することなく待機する。かかる電源投入ウェイト処理の実行期間において図柄表示装置41の動作開始及び初期設定が完了することとなる。続くステップS102ではRAM64のアクセスを許可するとともに、ステップS103にてMPU62の内部機能レジスタの設定を行う。
その後、ステップS104では、電源・発射制御装置78に設けられたRAM消去スイッチが手動操作されているか否かを判定し、続くステップS105では、RAM64の停電フラグに「1」がセットされているか否かを判定する。また、ステップS106ではチェックサムを算出するチェックサム算出処理を実行し、続くステップS107ではそのチェックサムが電源遮断時に保存したチェックサムと一致するか否か、すなわち記憶保持されたデータの有効性を判定する。
本パチンコ機10では、例えば遊技ホールの営業開始時など、電源投入時にRAMデータを初期化する場合にはRAM消去スイッチを押しながら電源が投入される。したがって、RAM消去スイッチが押されていれば、ステップS108の処理に移行する。また、電源遮断の発生情報が設定されていない場合や、チェックサムにより記憶保持されたデータの異常が確認された場合も同様にステップS108の処理に移行する。ステップS108では、RAM64をクリアする。その後、ステップS109に進む。
一方、RAM消去スイッチが押されていない場合には、停電フラグに「1」がセットされていること、及びチェックサムが正常であることを条件に、ステップS108の処理を実行することなくステップS109に進む。ステップS109では、電源投入設定処理を実行する。電源投入設定処理では、停電フラグの初期化といったRAM64の所定のエリアを初期値に設定するとともに、現状の遊技状態を認識させるために現状の遊技状態に対応したコマンドを音声発光制御装置80に送信する。
その後、ステップS110〜ステップS113の残余処理に進む。つまり、MPU62はタイマ割込み処理を定期的に実行する構成であるが、1のタイマ割込み処理と次のタイマ割込み処理との間に残余時間が生じることとなる。この残余時間は各タイマ割込み処理の処理完了時間に応じて変動することとなるが、かかる不規則な時間を利用してステップS110〜ステップS113の残余処理を繰り返し実行する。この点、当該ステップS110〜ステップS113の残余処理は非定期的に実行される非定期処理であると言える。
残余処理では、まずステップS110にて、タイマ割込み処理の発生を禁止するために割込み禁止の設定を行う。続くステップS111では、乱数初期値カウンタCINIの更新を行う乱数初期値更新処理を実行するとともに、ステップS112にて変動種別カウンタCSの更新を行う変動用カウンタ更新処理を実行する。これらの更新処理では、RAM64の対応するカウンタから現状の数値情報を読み出し、その読み出した数値情報を1加算する処理を実行した後に、読み出し元のカウンタに上書きする処理を実行する。この場合、カウンタ値が最大値に達した際それぞれ「0」にクリアする。その後、ステップS113にて、タイマ割込み処理の発生を禁止している状態から許可する状態へ切り換える割込み許可の設定を行う。ステップS113の処理を実行したら、ステップS110に戻り、ステップS110〜ステップS113の処理を繰り返す。
<タイマ割込み処理>
次に、図7のフローチャートを参照しながらタイマ割込み処理を説明する。タイマ割込み処理は定期的(例えば4msec周期)に実行される。
まずステップS201にて停電情報記憶処理を実行する。停電情報記憶処理では、停電監視基板65から電源遮断の発生に対応した停電信号を受信しているか否かを監視し、停電の発生を特定した場合には停電時処理を実行する。
続くステップS202では抽選用乱数更新処理を実行する。抽選用乱数更新処理では、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3及び普電役物開放カウンタC4の更新を実行する。具体的には、当たり乱数カウンタC1、大当たり種別カウンタC2、リーチ乱数カウンタC3及び普電役物開放カウンタC4から現状の数値情報を順次読み出し、それら読み出した数値情報をそれぞれ1加算する処理を実行した後に、読み出し元のカウンタに上書きする処理を実行する。この場合、カウンタ値が最大値に達した際それぞれ「0」にクリアする。
その後、ステップS203ではステップS111と同様に乱数初期値更新処理を実行するとともに、ステップS204にてステップS112と同様に変動用カウンタ更新処理を実行する。
続くステップS205では、不正用の監視対象として設定されている所定の事象が発生しているか否かを監視する不正検知処理を実行する。当該不正検知処理では、複数種類の事象の発生を監視し、所定の事象が発生していることを確認することで、RAM64に設けられた遊技停止用フラグに「1」をセットする。
続くステップS206では、上記遊技停止用フラグに「1」がセットされているか否かを判定することで、遊技の進行を停止している状態であるか否かを判定する。ステップS206にて否定判定をした場合に、ステップS207以降の処理を実行する。
ステップS207では、ポート出力処理を実行する。ポート出力処理では、前回のタイマ割込み処理において出力情報の設定が行われている場合に、MPU62の出力ポート62bを通じて、その出力情報に対応した出力を各種駆動部32b,34bに行うための処理を実行する。例えば、特電入賞装置32を開放状態に切り換えるべき情報が設定されている場合には特電用の駆動部32bへの駆動信号の出力を開始させ、閉鎖状態に切り換えるべき情報が設定されている場合には当該駆動信号の出力を停止させる。また、第2作動口34の普電役物34aを開放状態に切り換えるべき情報が設定されている場合には普電用の駆動部34bへの駆動信号の出力を開始させ、閉鎖状態に切り換えるべき情報が設定されている場合には当該駆動信号の出力を停止させる。
続くステップS208では、読み込み処理を実行する。読み込み処理では、MPU62の入力ポート62aを通じて、停電信号及び入賞信号以外の信号の読み込みを実行し、その読み込んだ情報を今後の処理にて利用するために記憶する。
続くステップS209では入賞検知処理を実行する。当該入賞検知処理では、MPU62の入力ポート62aを通じて、各入賞検知センサ66a〜66eから受信している信号を読み込むとともに、一般入賞口31、特電入賞装置32、第1作動口33、第2作動口34及びスルーゲート35への入賞の有無を特定する処理を実行する。
続くステップS210では、RAM64に設けられている複数種類のタイマカウンタの数値情報をまとめて更新するためのタイマ更新処理を実行する。この場合、記憶されている数値情報が減算されて更新されるタイマカウンタを集約して扱う構成であるが、減算式のタイマカウンタの更新及び加算式のタイマカウンタの更新の両方を集約して行う構成としてもよい。
続くステップS211では、遊技球の発射制御を行うための発射制御処理を実行する。発射操作装置28への発射操作が継続されている状況では、既に説明したとおり、所定の発射周期である0.6secに1個の遊技球が発射される。
続くステップS212では、入力状態監視処理として、ステップS208の読み込み処理にて読み込んだ情報に基づいて、各入賞検知センサ66a〜66eの断線確認や、遊技機本体12や前扉枠14の開放確認を行う。
続くステップS213では、遊技回の実行制御及び開閉実行モードの実行制御を行うための特図特電制御処理を実行する。当該特図特電制御処理では、保留格納エリア64aに記憶されている保留情報の数が上限数未満である状況で第1作動口33又は第2作動口34への入賞が発生した場合に、その時点における当たり乱数カウンタC1、大当たり種別カウンタC2及びリーチ乱数カウンタC3の各数値情報を保留情報として、保留格納エリア64aに時系列的に格納していく処理を実行する。また、特図特電制御処理では、遊技回中及び開閉実行モード中ではなく且つ保留情報が記憶されていることを条件に、その保留情報が大当たり当選に対応しているか否かを判定する当否判定処理、及び大当たり当選に対応している場合にはその保留情報がいずれの大当たり結果に対応しているのかを判定する振分判定処理を実行する。また、特図特電制御処理では、当否判定処理及び振分判定処理だけでなく、その保留情報が大当たり当選に対応していない場合には、その保留情報がリーチ発生に対応しているか否かを判定するリーチ判定処理を実行するとともに、その時点における変動種別カウンタCSの数値情報を利用して遊技回の継続時間を選択する処理を実行する。そして、それら各処理の結果に応じた継続時間の情報を含む変動用コマンドと、遊技結果の情報を含む種別コマンドとを、音声発光制御装置80に送信するとともに、特図表示部37aにおける絵柄の変動表示を開始させる。これにより、1遊技回が開始された状態となり、特図表示部37a及び図柄表示装置41にて遊技回用の演出が開始される。
また、特図特電制御処理では、1遊技回の実行中にはその遊技回の終了タイミングであるか否かを判定し、終了タイミングである場合には遊技結果に対応した表示を行った状態で、その遊技回を終了させる処理を実行する。この場合、遊技回を終了させるべきことを示す最終停止コマンドを音声発光制御装置80に送信する。また、特図特電制御処理では、遊技回の結果が開閉実行モードへの移行に対応した結果である場合には、当該開閉実行モードを開始させるための処理を実行する。この開始に際しては、開閉実行モードが開始されることを示すオープニングコマンドを音声発光制御装置80に送信する。また、特図特電制御処理では、各ラウンド遊技を開始させるための処理及び各ラウンド遊技を終了させるための処理を実行する。これら各処理に際して、ラウンド遊技が開始されることを示す開放コマンドを音声発光制御装置80に送信するとともに、ラウンド遊技が終了されることを示す閉鎖コマンドを音声発光制御装置80に送信する。また、特図特電制御処理では、開閉実行モードを終了させる場合にそのことを示すエンディングコマンドを音声発光制御装置80に送信するとともに、開閉実行モード後の当否抽選モードやサポートモードを設定するための処理を実行する。
タイマ割込み処理においてステップS213の特図特電制御処理を実行した後は、ステップS214にて普図普電制御処理を実行する。普図普電制御処理では、スルーゲート35への入賞が発生している場合に普図側の保留情報を取得するための処理を実行するとともに、普図側の保留情報が記憶されている場合にその保留情報について開放判定を行い、さらにその開放判定を契機として普図用の演出を行うための処理を実行する。また、開放判定の結果に基づいて、第2作動口34の普電役物34aを開閉させる処理を実行する。
続くステップS215では、直前のステップS213及びステップS214の処理結果に基づいて、特図表示部37aに係る保留情報の増減個数を特図保留表示部37bに反映させるための出力情報の設定を行うとともに、普図表示部38aに係る保留情報の増減個数を普図保留表示部38bに反映させるための出力情報の設定を行う。また、ステップS215では、直前のステップS213及びステップS214の処理結果に基づいて、特図表示部37aの表示内容を更新させるための出力情報の設定を行うとともに、普図表示部38aの表示内容を更新させるための出力情報の設定を行う。当該ステップS215における出力情報の設定は、MPU62の出力ポート62bを通じて行われる。
続くステップS216では、払出制御装置77から受信したコマンド及び信号の内容を確認し、その確認結果に対応した処理を行うための払出状態受信処理を実行する。また、ステップS217では、賞球コマンドを出力対象として設定するための払出出力処理を実行する。続くステップS218では、今回のタイマ割込み処理にて実行された各種処理の処理結果に応じた外部信号の出力の開始及び終了を制御するための外部情報設定処理を実行する。その後、本タイマ割込み処理を終了する。
<MPU62においてデータの読み出し等を行うための電気的構成>
次に、MPU62において命令並びにデータの読み出し、及びデータの書き込みを行うための電気的構成について説明する。図8はMPU62に設けられたCPU101の電気的構成を説明するためのブロック図である。
MPU62にはCPU101が内蔵されている。CPU101に内蔵されたCPUコア102は、MPU62に内蔵されたROM83から各種命令を読み出し、当該命令に対応するプログラムに従って演算処理、入力データの解析処理及びデータの出力処理を実行する。詳細には、CPUコア102は、当該CPUコア102に内蔵され当該CPUコア102の処理の進行に伴い更新されるプログラムカウンタの値に対応するアドレスのエリアから命令を読み出し、その命令に対応する処理を実行することで、プログラムに従った各種処理を実行する。
CPUコア102は、Vcc端子、GND端子、INT端子、NMI端子、データ端子D0〜D7、アドレス端子A0〜A15、RD端子、WR端子、IREQ端子及びMREQ端子などを備えている。以下、データ端子D0〜D7、アドレス端子A0〜A15、RD端子、WR端子、IREQ端子及びMREQ端子について詳細に説明する。なお、Vcc端子、GND端子、INT端子及びNMI端子については説明を省略する。また、これらVcc端子、GND端子、INT端子及びNMI端子はCPU101にも設けられているが、これらについても説明を省略する。
データ端子D0〜D7は、CPUコア102における命令の読み込み、命令に対応するプログラムに従ったCPUコア102における処理の実行に際して参照されるデータの読み込み、及び命令に対応するプログラムに従ったCPUコア102における処理の結果として導出されたデータの書き込みを行うための端子である。データ端子D0〜D7は複数設けられており、CPU101に設けられたデータ端子D10〜D17と電気的に接続されている。具体的には、CPUコア102のデータ端子D0〜D7は8個設けられているとともに、CPU101のデータ端子D10〜D17もCPUコア102のデータ端子D0〜D7に1対1で対応させて8個設けられている。CPUコア102のデータ端子D0〜D7はCPU101に内蔵されたデータバスDBを通じてCPU101のデータ端子D10〜D17と電気的に接続されているとともに、CPU101のデータ端子D10〜D17はMPU62の内部に設けられたデータバスDBと電気的に接続されている。かかる構成であることにより、CPUコア102は、データバスDBを通じて8ビット(すなわち1バイト)のデータをまとめて読み込むことができるとともに、8ビット(すなわち1バイト)のデータをデータバスDBに対してまとめて書き込むことができる。
アドレス端子A0〜A15は、CPUコア102におけるROM63からの命令の読み込み、及びCPUコア102におけるROM63又はRAM64からのデータの読み込みに際して、それら命令又はデータが存在しているエリアのアドレスを指定するための端子である。また、アドレス端子A0〜A15は、CPUコア102におけるROM63又はRAM64へのデータの書き込みに際して、当該データを書き込むエリアのアドレスを指定するための端子である。アドレス端子A0〜A15は複数設けられており、CPU101に設けられたアドレス端子A20〜A35と電気的に接続されている。具体的には、CPUコア102のアドレス端子A0〜A15は16個設けられているとともに、CPU101のアドレス端子A20〜A35もCPUコア102のアドレス端子A0〜A15に1対1で対応させて16個設けられている。CPUコア102のアドレス端子A0〜A15はCPU101に内蔵されたアドレスバスABを通じてCPU101のアドレス端子A20〜A35と電気的に接続されているとともに、CPU101のアドレス端子A20〜A35はMPU62の内部に設けられたアドレスバスABと電気的に接続されている。かかる構成であることにより、CPUコア102は、ROM63及びRAM64に対してアドレス指定を行うことができる。
アドレス端子A0〜A15はROM63及びRAM64に対してアドレス指定を行う場合に利用されるだけではなく、CPU101に設けられたチップセレクト端子CS0〜CS12からチップセレクト信号を出力する場合にも利用される。ここで、チップセレクト端子CS0〜CS12は、CPUコア102における命令の読み込み、及びCPUコア102におけるデータの読み込みに際して、動作対象の入力用ラッチ回路103(図9(a)参照)を指定するとともに、CPUコア102におけるデータの書き込みに際して、動作対象の出力用ラッチ回路104(図9(b)参照)を指定するための端子である。
入力用ラッチ回路103はMPU62に複数内蔵されている。それら複数の入力用ラッチ回路103として、命令の読み込み及びデータの読み込みに際してROM63を読み込み対象として指定するための入力用ラッチ回路、データの読み込みに際してRAM64を読み込み対象として指定するための入力用ラッチ回路、及びMPU62の入力ポート62aに入力されているデータの読み込みに際してその入力データが格納されているエリアを読み込み対象として指定するための入力用ラッチ回路が設けられている。MPU62の入力ポート62aに入力されているデータの読み込みに際してその入力データが格納されているエリアを読み込み対象として指定するための入力用ラッチ回路は、入力ポート62aにおいて読み込み対象として指定するエリアを相違させて複数設けられている。
出力用ラッチ回路104はMPU62に複数内蔵されている。それら複数の出力用ラッチ回路104として、データの書き込みに際してRAM64を書き込み対象として指定するための出力用ラッチ回路、及びMPU62の出力ポート62bへのデータの出力に際してその出力データを格納するエリアを書き込み対象として指定するための出力用ラッチ回路が設けられている。MPU62の出力ポート62bへのデータの出力に際してその出力データを格納するエリアを書き込み対象として指定するための出力用ラッチ回路は、出力ポート62bにおいて読み込み対象として指定するエリアを相違させて複数設けられている。
チップセレクト端子CS0〜CS12は複数設けられており、チップセレクト端子CS0〜CS12はそれぞれMPU62の内部に設けられたセレクト信号線と電気的に接続されている。具体的には、チップセレクト端子CS0〜CS12は13個設けられているとともに、セレクト信号線はチップセレクト端子CS0〜CS12に1対1で対応させて13本設けられている。チップセレクト端子CS0〜CS12のうち一部である複数のチップセレクト端子CS0〜CS4は入力用ラッチ回路103にチップセレクト信号としてCS0信号〜CS4信号を出力するためのものであり、残りの複数のチップセレクト端子CS5〜CS12は出力用ラッチ回路104にチップセレクト信号としてCS5信号〜CS12信号を出力するためのものである。
入力用ラッチ回路103について、所定のデータをMPU62の入力ポート62aから入力する場合にCPU101において利用されるものを例に挙げて説明する。図9(a)は入力用ラッチ回路103のブロック図である。図9(a)に示すように、入力用ラッチ回路103は、入力ポート62aからデータを受け取るためのインプット端子Q0〜Q7、インプット端子Q0〜Q7を通じて入力用ラッチ回路103に格納されたデータをデータバスDBに供給するためのデータ端子D20〜D27、CPU101のチップセレクト端子CS0から出力されたCS0信号が入力されるCK端子などを備えている。入力用ラッチ回路103は、CPU101のチップセレクト端子CS0からCS0信号がCK端子に入力されることにより、インプット端子Q0〜Q7を通じて当該入力用ラッチ回路103に格納されていたデータを、データ端子D20〜D27を通じてデータバスDBに供給する。なお、入力用ラッチ回路103は、これら端子以外にも、Vcc端子、GND端子及びCLR端子などを備えている。
出力用ラッチ回路104について、所定のデータをMPU62の出力ポート62bに出力する場合にCPU101において利用されるものを例に挙げて説明する。図9(b)は出力用ラッチ回路104のブロック図である。図9(b)に示すように、出力用ラッチ回路104は、データバスDBからデータを受け取るためのデータ端子D30〜D37、データ端子D30〜D37を通じて出力用ラッチ回路104に格納されたデータを出力ポート62bに供給するためのアウトプット端子Q10〜Q17、CPU101のチップセレクト端子CS5から出力されたCS5信号が入力されるCK端子などを備えている。出力用ラッチ回路104は、CPU101のチップセレクト端子CS5からCS5信号がCK端子に入力されることにより、データ端子D30〜D37を通じてデータバスDBに提供されているデータを当該出力用ラッチ回路104内に取り込み、その後にその取り込んだデータをアウトプット端子Q10〜Q17から出力ポート62bに出力する。なお、出力用ラッチ回路104は、これら端子以外にも、Vcc端子、GND端子及びCLR端子などを備えている。
CPU101のチップセレクト端子CS0〜CS12が上記機能を有するのに対して、CPUコア102のアドレス端子A0〜A15(図8参照)から出力されるアドレスデータは、チップセレクト信号を出力するためのチップセレクト端子CS0〜CS12を選択する場合に利用される。また、チップセレクト信号を出力するためのチップセレクト端子CS0〜CS12の選択に際しては、CPUコア102のRD端子、WR端子、IREQ端子及びMREQ端子から出力される信号が利用される。
RD端子は、CPUコア102において命令の読み込み又はデータの読み込みを行うことを指定するRD信号を出力するための端子である。WR端子は、CPUコア102においてデータの書き込みを行うことを指定するWR信号を出力するための端子である。IREQ端子は、入力ポート62aからのデータの入力を行うためのイン命令又は出力ポート62bへのデータの出力を行うためのアウト命令をCPUコア102において実行する状況であることを指定するIREQ信号を出力するための端子である。MREQ端子は、ROM63からの命令又はデータの読み込み、RAM64へのデータの書き込み又はRAM64からのデータの読み込みなどを行うためのロード命令をCPUコア102において実行する状況であることを指定するMREQ信号を出力するための端子である。
次に、CPUコア102において実行される各種命令について説明する。図10はROM63において命令が記憶されているエリアを説明するための説明図である。
ROM63には、命令として1バイト命令、2バイト命令及び3バイト命令が予め記憶されている。これら命令のうち、既に説明したイン命令及びアウト命令は2バイト命令に該当し、ロード命令は3バイト命令に該当する。ちなみに、2バイト命令にはイン命令及びアウト命令以外の命令も含まれ、3バイト命令にはロード命令以外の命令も含まれる。また、命令のバイト数はこれらに限定されることはなく、これらバイト数の命令に加えて又は代えて4バイト命令が予め記憶されている構成としてもよい。
図11(a)は2バイト命令であるイン命令及びアウト命令を説明するための説明図である。イン命令及びアウト命令は、図11(a1)に示すアドレスコードと、図11(a2)に示すIO識別コードとを含んでいる。アドレスコードは1バイトのデータ構成となっており、イン命令及びアウト命令における1番目のバイトに設定されている。アドレスコードに設定されている内容によって、入力ポート62aからのデータの入力を行う場合に動作対象とする入力用ラッチ回路103の種類及び出力ポート62bへのデータの出力を行う場合に動作対象となる出力用ラッチ回路104の種類が特定される。この場合、アドレスコードが1バイトのデータ構成となっていることにより、動作対象とするラッチ回路103,104の種類を特定するためのアドレスとして256個のアドレスを指定することが可能である。但し、本パチンコ機10においては既に説明したとおりCPU101のチップセレクト端子CS0〜CS12の数は13個であるため、実際に指定されるアドレスの種類は13個以下である。
IO識別コードは1バイトのデータ構成となっており、当該IO識別コードに設定されている内容によって、当該2バイト命令の種類がイン命令及びアウト命令のいずれであるかが特定される。ちなみに、アウト命令である場合、アウト命令に対応するプログラムカウンタの値の次の値が1バイト命令に対応しており、その1バイト命令には出力ポート62bに出力するための1バイトの出力データが設定されている。
図11(b)は3バイト命令であるロード命令を説明するための説明図である。ロード命令は、図11(b1)に示す第1アドレスコードと、図11(b2)に示す第2アドレスコードと、図11(b3)に示す実行コードとを含んでいる。第1アドレスコード及び第2アドレスコードはいずれも1バイトのデータ構成となっており、第1アドレスコードはロード命令における1番目のバイトに設定されており、第2アドレスコードはロード命令における2番目のバイトに設定されている。これら第1アドレスコード及び第2アドレスコードに設定されている内容によって、命令及びデータの読み込みを行う場合における読み込み対象となるエリアの種類、並びにデータの書き込みを行う場合における書き込み対象となるエリアの種類が特定される。
実行コードは1バイトのデータ構成となっており、当該実行コードに設定されている内容によって実行対象の命令の種類が特定される。実行対象の命令としては、転送命令、算術演算命令、論理演算命令、ビット操作命令、ローテート命令及びシフト命令などが設定されている。転送命令の場合、第1アドレスコード及び第2アドレスコードにより指定されているアドレスのデータをCPUコア102に読み出す処理や、第1アドレスコード及び第2アドレスコードにより指定されているアドレスに所定のデータを転送する処理が実行される。また、算術演算命令の場合、データに対して所定のデータを加算する処理や減算する処理が実行される。また、論理演算命令の場合、データに対して所定の論理演算を行う処理が実行される。また、ビット操作命令の場合、データのうち所定のビットを「0」及び「1」の間で切り換えを行う処理が実行される。また、ローテート命令の場合、データに含まれるビットを所定の方向に周回するようにずらす処理が実行される。また、シフト命令の場合、データに含まれるビットを周回させることなく所定の方向にずらす処理が実行される。
次に、CPUコア102がアクセスする仮想的な空間であるIO空間105及びメモリ空間106について説明する。図12はIO空間105及びメモリ空間106を説明するためのブロック図である。
IO空間105は、CPUコア102においてイン命令又はアウト命令を実行する場合に当該CPUコア102がアクセスする仮想的な空間である。IO空間105にCPUコア102がアクセスしている状況というのは実際には、入力ポート62aからのデータの入力を行うためにCPU101の対応するチップセレクト端子から対応する入力用ラッチ回路103にチップセレクト信号を出力している状況、又は出力ポート62bにデータの出力を行うためにCPU101の対応するチップセレクト端子から対応する出力用ラッチ回路104にチップセレクト信号を出力している状況である。
IO空間105にアクセスすることとなるイン命令及びアウト命令においては既に説明したとおり、アドレスコードは1バイトとなっている。したがって、CPUコア102においてIO空間105として指定可能なアドレスの個数は1バイトに対応する256個である。これに対応させて、IO空間105にアクセスする場合、CPUコア102の16個のアドレス端子A0〜A15のうち、その一部であって複数である8個のアドレス端子A0〜A7のみを利用してアドレス指定が行われる。つまり、IO空間105にアクセスする場合、イン命令及びアウト命令において設定されているアドレスコードのビット数と同一の数のアドレス端子A0〜A7が利用される。これにより、イン命令及びアウト命令に設定されているアドレスコードの内容をそのままアドレス端子A0〜A7に設定するデータとして利用することが可能となる。イン命令及びアウト命令において1番目のバイトに設定されているアドレスデータは、CPUコア102のアドレス端子A0〜A15のうち第0番目のアドレス端子A0から下位に向けて連続する8個のアドレス端子A0〜A7に対応している。
メモリ空間106は、CPUコア102においてプログラムカウンタの値に対応するアドレスのROM63のエリアから命令を読み出す場合、及びCPUコア102においてロード命令を実行する場合に、当該CPUコア102がアクセスする仮想的な空間である。メモリ空間106にCPUコア102がアクセスしている状況というのは実際には、ROM63からの命令若しくはデータの読み込み、又はRAM64からのデータの読み込みを行うためにCPU101の対応するチップセレクト端子CS0〜CS4から対応する入力用ラッチ回路103にチップセレクト信号を出力している状況が該当し、さらにRAM64へのデータの書き込みを行うためにCPU101の対応するチップセレクト端子CS5〜CS12から対応する出力用ラッチ回路104にチップセレクト信号を出力している状況が該当する。
メモリ空間106にアクセスすることとなるロード命令においては既に説明したとおり、アドレスコードは第1アドレスコード及び第2アドレスコードの合計の2バイトとなっている。したがって、CPUコア102においてメモリ空間106として指定可能なアドレスの個数は2バイトに対応する65536個である。これに対応させて、メモリ空間106にアクセスする場合、CPUコア102の16個のアドレス端子A0〜A15の全てを利用してアドレス指定が行われる。つまり、メモリ空間106にアクセスする場合、ロード命令において設定されている第1アドレスコード及び第2アドレスコードの合計のビット数と同一の数のアドレス端子A0〜A15が利用される。これより、ロード命令に設定されている第1アドレスコード及び第2アドレスコードの内容をそのままアドレス端子A0〜A15に設定するデータとして利用することが可能となる。
ロード命令において1番目のバイトに設定されている第1アドレスデータは、CPUコア102のアドレス端子A0〜A15のうち第0番目のアドレス端子A0から下位に向けて連続する8個のアドレス端子A0〜A7に対応している。また、ロード命令において2番目のバイトに設定されている第2アドレスデータは、CPUコア102のアドレス端子A0〜A15のうち第8番目のアドレス端子A8から下位に向けて連続する8個のアドレス端子A8〜A15に対応している。
ここで、既に説明したとおり、イン命令及びアウト命令においては1番目のバイトにアドレスデータが設定されているとともに当該アドレスデータにはアドレスコードとしてアドレス端子A0〜A7に対応するデータが設定されている。つまり、イン命令、アウト命令及びロード命令のいずれであっても、1番目のバイトにはアドレス端子A0〜A7に対応するデータが設定されている。これにより、イン命令及びアウト命令である場合、並びにロード命令である場合のいずれであっても、1番目のバイトに設定されているデータをアドレス端子A0〜A7に設定すればよく、当該データ設定の処理構成を共通化することが可能となることで、処理構成の簡素化を図ることが可能となる。
次に、入力ポート62aからのデータの入力を行う場合及び出力ポート62bへのデータの出力を行う場合にも、CPUコア102がロード命令を実行し得る内容について説明する。
既に説明したとおり、イン命令及びアウト命令はアドレスコード及びIO識別コードの2バイト構成となっているとともに、アドレスコードには動作対象とするラッチ回路103,104の種類を特定するためのアドレスが設定され、IO識別コードにはイン命令及びアウト命令のいずれに対応しているのかを示すデータが設定されている。当該構成である場合、イン命令及びアウト命令においてはロード命令のように実行コードを設定することができない。さらに、2バイト命令は全体のビット数が3バイト命令よりも少ないため、当然のことながら2バイト命令の使用可能数にも制限がある。
これに対して、入力ポート62aからのデータの入力を行う場合及び出力ポート62bへのデータの出力を行う場合にもCPUコア102においてロード命令を実行し得る構成となっている。これにより、これらデータの入出力を行う場合であっても実行コードを利用することが可能となる。例えば、入力ポート62aからのデータの入力を行う場合にロード命令を実行することで、複数のビットの配列を変更した後の状態のデータを読み込むといったことや、複数のビットに設定されているデータをそれぞれ反転させた後の状態のデータを読み込むといったことを行うことが可能となる。また、例えば、出力ポート62bへのデータの出力を行う場合にロード命令を実行することで、出力ポート62bに出力したデータをそのままCPUコア102側において保持するとともにそのデータを所定の順序でビットの配列を変更した後の状態のデータを出力ポート62bに出力するといったことを行うことが可能となる。
但し、ロード命令においては既に説明したとおり1番目のバイトに第1アドレスコードが設定されているとともに2番目のバイトに第2アドレスコードが設定されており、CPUコア102はロード命令を実行する場合、それがROM63又はRAM64にアクセスする場合、及び入力ポート62a又は出力ポート62bにアクセスする場合のいずれであっても、16個のアドレス端子A0〜A15の全てを利用してアドレス指定を行うことでメモリ空間106にアクセスしている状態となる。ROM63又はRAM64にアクセスする場合と、入力ポート62a又は出力ポート62bにアクセスする場合とで、CPUコア102におけるロード命令の扱いを異ならせようとすると、アクセス対象を識別するためのデータをアドレスコードとは別に設定する必要が生じてしまい、この場合、ロード命令を3バイト命令として設定することができなくなってしまうからである。また、上記構成であることにより、CPUコア102において入力ポート62a又は出力ポート62bにアクセスする場合、イン命令又はアウト命令を実行する場合(すなわちIO空間105にアクセスする場合)とロード命令を実行する場合(すなわちメモリ空間106にアクセスする場合)とで異なるアドレス指定を行うこととなる。
このようにCPUコア102においてロード命令を実行する場合、ROM63又はRAM64にアクセスする場合と入力ポート62a又は出力ポート62bにアクセスする場合とで異なるアドレスが設定されている必要がある。したがって、図13のメモリ空間106の説明図に示すように、メモリ空間106には、ROM63に対応するROM用空間106a及びRAM64に対応するRAM用空間106bだけではなく、入力ポート62aに対応する入力ポート用空間106c及び出力ポート62bに対応する出力ポート用空間106dが存在していることとなる。これらROM用空間106a、RAM用空間106b、入力ポート用空間106c及び出力ポート用空間106dのそれぞれに設定されているアドレスは相互に異なっている。
アドレス指定が必要なエリアの数はROM63が最も多く、RAM64が次に多く、出力ポート62bに対応する出力用ラッチ回路104が次に多く、入力ポート62aに対応する入力用ラッチ回路103が最も少ない。したがって、ROM用空間106aに設定されているアドレスの種類が最も多く、RAM用空間106bに設定されているアドレスの種類が次に多く、出力ポート用空間106dに設定されているアドレスの種類が次に多く、入力ポート用空間106cに設定されているアドレスの種類が最も少ない。
次に、CPUコア102がイン命令又はアウト命令を実行する場合、及びロード命令を実行する場合のいずであっても、入力ポート62aからのデータの入力又は出力ポート62bへのデータの出力を行うための構成について説明する。図14は、入力ポート62aからのデータの入力を行う入力用ラッチ回路103に対応するチップセレクト端子CS0からチップセレクト信号を出力するための電気的構成を示すブロック図である。なお、入力ポート62aからのデータの入力を行う入力用ラッチ回路103に対応する他のチップセレクト端子からチップセレクト信号を出力するための電気的構成、及び出力ポート62bへのデータの出力を行う出力用ラッチ回路104に対応するチップセレクト端子からチップセレクト信号を出力するための電気的構成は図14に示す電気的構成と同一である。
CPUコア102のRD端子及びWR端子はいずれも、CPU101に内蔵された動作選択回路111と電気的に接続されている。具体的には、動作選択回路111にはRD端子に対応させて入力端子が設けられており、これらRD端子と入力端子とを電気的に接続するようにして信号経路が形成されている。また、動作選択回路111にはWR端子に対応させて入力端子が設けられており、これらWR端子と入力端子とを電気的に接続するようにして信号経路が形成されている。
動作選択回路111は、動作選択端子111aからの動作選択信号の出力契機となる信号を、RD端子から出力されるRD信号及びWR端子から出力されるWR信号のうちいずれにするのかを選択するための回路である。動作選択回路111には、CPU101に内蔵された初期化回路112からCPU101への動作電力の供給が開始された場合に初期化信号が入力されるようになっており、初期化信号が入力されることで、動作選択信号の出力契機となる信号として、RD信号及びWR信号のうちパチンコ機10の設計段階において定められている側の信号を選択した状態となる。具体的には、動作選択回路111にはスイッチ回路111bが設けられており、初期化回路112から初期化信号が入力されることで、RD端子と動作選択端子111aとを導通させる状態、及びWR端子と動作選択端子111aとを導通させる状態のうち、パチンコ機10の設計段階において定められた側の状態とする。RD信号はLOWレベル信号であるため、スイッチ回路111bがRD端子と動作選択端子111aとを導通させる状態である場合、RD信号が出力されていない場合(すなわちRD端子からHIレベル信号が出力されている場合)には動作選択回路111の動作選択端子111aからは非動作選択信号としてHIレベル信号が出力され、RD信号が出力されている場合には動作選択回路111の動作選択端子111aからは動作選択信号としてLOWレベル信号が出力される。同様に、WR信号はLOWレベル信号であるため、スイッチ回路111bがWR端子と動作選択端子111aとを導通させる状態である場合、WR信号が出力されていない場合(すなわちWR端子からHIレベル信号が出力されている場合)には動作選択回路111の動作選択端子111aからは非動作選択信号としてHIレベル信号が出力され、WR信号が出力されている場合には動作選択回路111の動作選択端子111aからは動作選択信号としてLOWレベル信号が出力される。
図14は入力用ラッチ回路103にチップセレクト信号を出力するためのチップセレクト端子CS0であるため、動作選択回路111はRD端子と動作選択端子111aとを導通させる状態となる。これにより、CPUコア102のRD端子からRD信号が出力されることにより動作選択回路111は動作選択端子111aから動作選択信号を出力する。
なお、出力用ラッチ回路104にチップセレクト信号を出力するためのチップセレクト端子CS5〜CS12に対応する動作選択回路111である場合、初期化回路112から初期化信号が入力されることで、WR端子と動作選択端子111aとを導通させる状態となり、CPUコア102のWR端子からWR信号が出力されることにより動作選択回路111の動作選択端子111aから動作選択信号が出力されることとなる。詳細は後述するが、動作選択回路111から動作選択信号が出力されることが、チップセレクト端子CS0からチップセレクト信号が出力されるための必要条件である。
CPUコア102のIREQ端子及びMREQ端子はいずれも、CPU101に内蔵された対象選択回路113と電気的に接続されている。具体的には、対象選択回路113にはIREQ端子に対応させて入力端子が設けられており、これらIREQ端子と入力端子とを電気的に接続するようにして信号経路が形成されている。また、対象選択回路113にはMREQ端子に対応させて入力端子が設けられており、これらMREQ端子と入力端子とを電気的に接続するようにして信号経路が形成されている。
対象選択回路113には対象選択用論理回路113aが設けられている。IREQ端子から出力される信号及びMREQ端子から出力される信号のそれぞれが対象選択用論理回路113aにおける各NOT回路を通じて、対象選択用論理回路113aにおけるNOR回路に入力されるようになっている。IREQ信号がLOWレベル信号であるとともにMREQ信号がLOWレベル信号であるため、IREQ信号及びMREQ信号のいずれか一方が出力されている状況においては対象選択用論理回路113aからはLOWレベル信号が出力される。そして、対象選択用論理回路113aからLOWレベル信号が出力されている状況においては、対象選択回路113の対象選択端子113bから対象選択信号としてLOWレベル信号が出力されることとなる。つまり、IREQ端子からIREQ信号が出力される場合及びMREQ端子からMREQ信号が出力される場合のいずれであっても、対象選択回路113から対象選択信号が出力される。これにより、CPUコア102が入力ポート62a又は出力ポート62bにアクセスする場合として、イン命令又はアウト命令を実行する場合だけではなく、ロード命令を実行する場合が存在している構成において、いずれの場合であっても対象選択回路113から対象選択信号が出力されるようにすることが可能となる。詳細は後述するが、対象選択回路113から対象選択信号が出力されることが、チップセレクト端子CS0からチップセレクト信号が出力されるための必要条件である。なお、対象選択回路113はIREQ信号が出力されておらずさらにMREQ信号も出力されていない状況においては、非対象選択信号としてHIレベル信号を出力する。
CPUコア102のアドレス端子A0〜A15のうち第0番目のアドレス端子A0から下位に向けて連続する8個のアドレス端子A0〜A7はIO用アドレスデコーダ114と電気的に接続されている。具体的には、IO用アドレスデコーダ114には8個のアドレス端子A0〜A7に1対1で対応させて8個の入力端子が設けられており、対応するアドレス端子A0〜A7と入力端子とを電気的に接続するようにして信号経路が形成されている。また、16個の全てのアドレス端子A0〜A15はメモリ用アドレスデコーダ115と電気的に接続されている。具体的には、メモリ用アドレスデコーダ115には16個のアドレス端子A0〜A15に1対1で対応させて16個の入力端子が設けられており、対応するアドレス端子A0〜A15と入力端子とを電気的に接続するようにして信号経路が形成されている。なおアドレス端子A0〜A7からIO用アドレスデコーダ114の各入力端子に向けた信号経路は、アドレス端子A0〜A7とメモリ用アドレスデコーダ115の各入力端子とを電気的に接続する信号経路の途中位置から分岐させて設けられている。
IO用アドレスデコーダ114は、チップセレクト端子CS0に対応する1バイトのアドレスデータがCPUコア102から出力された場合にIOアドレス出力端子114aからIOアドレス信号としてLOWレベル信号を出力するように電気回路が形成されている。また、CPUコア102はチップセレクト端子CS0とは異なるチップセレクト端子CS1〜CS12からチップセレクト信号を出力させる場合にもアドレス端子A0〜A7からアドレスデータを出力することとなるが、チップセレクト端子CS0に対応させて設けられたIO用アドレスデコーダ114は自身に設けられている回路に対応するアドレスデータとは異なるアドレスデータが入力されたとしてもIOアドレス出力端子114aからIOアドレス信号を出力しない。つまり、IOアドレス出力端子114aから非IOアドレス信号としてHIレベル信号が出力される。
メモリ用アドレスデコーダ115は、チップセレクト端子CS0に対応する2バイトのアドレスデータがCPUコア102から出力された場合にメモリアドレス出力端子115aからメモリアドレス信号としてLOWレベル信号を出力するように電気回路が形成されている。また、CPUコア102はチップセレクト端子CS0とは異なるチップセレクト端子CS1〜CS12からチップセレクト信号を出力させる場合にもアドレス端子A0〜A15からアドレスデータを出力することとなるが、チップセレクト端子CS0に対応させて設けられたメモリ用アドレスデコーダ115は自身に設けられている回路に対応するアドレスデータとは異なるアドレスデータが入力されたとしてもメモリアドレス出力端子115aからメモリアドレス信号を出力しない。つまり、メモリアドレス出力端子115aから非メモリアドレス信号としてHIレベル信号が出力される。
詳細は後述するが、IO用アドレスデコーダ114又はメモリ用アドレスデコーダ115から対応するアドレス信号が出力されることが、チップセレクト端子CS0からチップセレクト信号が出力されるための必要条件である。
ここで、IO用アドレスデコーダ114からのIOアドレス信号の出力契機となる1バイトのアドレスデータと、メモリ用アドレスデコーダ115からのメモリアドレス信号の出力契機となる2バイトのアドレスデータのうち1番目のバイトに設定されている1バイトのアドレスデータとは、同一のデータとなっている。例えばIO用アドレスデコーダ114からのIOアドレス信号の出力契機となる1バイトのアドレスデータが16進数で「A5」に設定されているのに対して、メモリ用アドレスデコーダ115からのメモリアドレス信号の出力契機となる2バイトのアドレスデータのうち1番目のバイトのアドレスデータが16進数で「A5」に設定されているとともに2番目のバイトのアドレスデータが16進数で「00」に設定されている。
入力ポート62aからデータ入力を行う入力用ラッチ回路103及び出力ポート62bへのデータ出力を行う出力用ラッチ回路104に対してチップセレクト信号を出力するための電気回路においては、既に説明したとおり、IREQ信号及びMREQ信号のいずれが出力される場合であっても対象選択回路113から対象選択信号が出力されることとなる。そうすると、上位側のアドレス端子A0〜A7から出力される1バイトのアドレスデータがIO用アドレスデコーダ114からアドレス信号が出力されることに対応するアドレスデータである場合、下位側のアドレス端子A8〜A15から出力される1バイトのアドレスデータがいずれのデータであったとしても、当該IO用アドレスデコーダ114からIOアドレス信号が出力されることとなる。この場合、上位側のアドレス端子A0〜A7のアドレスデータが当該IO用アドレスデコーダ114に対応している2バイトのアドレスデータを、当該IO用アドレスデコーダ114に対応するチップセレクト端子とは異なるチップセレクト端子の電気回路におけるIO用アドレスデコーダ及びメモリ用アドレスデコーダに対応するアドレスデータとして利用することができない。このような事情において、メモリ用アドレスデコーダ115からメモリアドレス信号を出力するための2バイトのアドレスデータのうち1番目のバイトに設定されている1バイトのアドレスデータが、IO用アドレスデコーダ114からIOアドレス信号を出力するための1バイトのアドレスデータと一致していることにより、他のチップセレクト端子の電気回路として利用不可となるアドレスデータの種類の数を抑えることが可能となる。
IO用アドレスデコーダ114のIOアドレス出力端子114a及びメモリ用アドレスデコーダ115のメモリアドレス出力端子115aはいずれも、CPU101に内蔵されたアドレス用回路116と電気的に接続されている。具体的には、アドレス用回路116にはIOアドレス出力端子114aに対応させて入力端子が設けられており、これらIOアドレス出力端子114aと入力端子とを電気的に接続するようにして信号経路が形成されている。また、アドレス用回路116にはメモリアドレス出力端子115aに対応させて入力端子が設けられており、これらメモリアドレス出力端子115aと入力端子とを電気的に接続するようにして信号経路が形成されている。
アドレス用回路116にはアドレス用論理回路116aが設けられている。IOアドレス出力端子114aから出力される信号及びメモリアドレス出力端子115aから出力される信号のそれぞれがアドレス用論理回路116aにおける各NOT回路を通じて、アドレス用論理回路116aにおけるNOR回路に入力されるようになっている。IOアドレス信号がLOWレベル信号であるとともにメモリアドレス信号がLOWレベル信号であるため、少なくとも一方のアドレス信号が出力されている状況においてはアドレス用論理回路116aからはLOWレベル信号が出力される。そして、アドレス用論理回路116aからLOWレベル信号が出力されている状況においては、アドレス用回路116のアドレス出力端子116bから合成アドレス信号としてLOWレベル信号が出力されることとなる。つまり、IOアドレス出力端子114aからIOアドレス信号が出力される場合及びメモリアドレス出力端子115aからメモリアドレス信号が出力される場合のいずれであっても、アドレス用回路116から合成アドレス信号が出力される。詳細は後述するが、アドレス用回路116から合成アドレス信号が出力されることが、チップセレクト端子CS0からチップセレクト信号が出力されるための必要条件である。なお、アドレス用回路116はIOアドレス信号が出力されておらずさらにメモリアドレス信号が出力されていない状況においては、非合成アドレス信号としてHIレベル信号を出力する。
アドレス用回路116のアドレス出力端子116b、動作選択回路111の動作選択端子111a、及び対象選択回路113の対象選択端子113bはいずれも、CPU101に内蔵された合成回路117と電気的に接続されている。具体的には、合成回路117にはアドレス出力端子116bに対応させて入力端子が設けられており、これらアドレス出力端子116bと入力端子とを電気的に接続するようにして信号経路が形成されている。また、合成回路117には動作選択端子111aに対応させて入力端子が設けられており、これら動作選択端子111aと入力端子とを電気的に接続するようにして信号経路が形成されている。また、合成回路117には対象選択端子113bに対応させて入力端子が設けられており、これら対象選択端子113bと入力端子とを電気的に接続するようにして信号経路が形成されている。
合成回路117には合成用論理回路117aが設けられている。アドレス出力端子116bから出力される信号、動作選択端子111aから出力される信号及び対象選択端子113bから出力される信号のそれぞれが合成用論理回路117aにおける各NOT回路を通じて、合成用論理回路117aにおけるNAND回路に入力されるようになっている。合成アドレス信号、動作選択信号及び対象選択信号のいずれもがLOWレベル信号であるため、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている状況においては合成回路117からはLOWレベル信号が出力される。そして、合成用論理回路117aからLOWレベル信号が出力されている状況においては、チップセレクト端子CS0からチップセレクト信号としてLOWレベル信号が出力されることとなる。つまり、アドレス用回路116から合成アドレス信号が出力され、動作選択回路111から動作選択信号が出力され、さらに対象選択回路113から対象選択信号が出力されている場合に、チップセレクト端子CS0からチップセレクト信号が出力される。チップセレクト信号がチップセレクト端子CS0から出力されることにより、当該チップセレクト端子CS0に対応する入力用ラッチ回路103においてラッチされているデータがデータバスDBに供給されることとなる。
なお、合成回路117は、合成アドレス信号、動作選択信号及び対象選択信号のいずれか一つでも出力されていない状況においては、非チップセレクト信号としてHIレベル信号を出力する。この場合、チップセレクト端子CS0に対応する入力用ラッチ回路103においてラッチされているデータはデータバスDBに供給されない。
次に、チップセレクト端子CS0からチップセレクト信号が出力される様子について、図15のタイムチャートを参照しながら説明する。図15(a)はCPUコア102から1バイトのアドレスデータが出力される期間を示し、図15(b)はCPUコア102から2バイトのアドレスデータが出力される期間を示し、図15(c)はアドレス用回路116から合成アドレス信号が出力される期間を示し、図15(d)は動作選択回路111から動作選択信号が出力される期間を示し、図15(e)はCPUコア102からIREQ信号が出力される期間を示し、図15(f)はCPUコア102からMREQ信号が出力される期間を示し、図15(g)は対象選択回路113から対象選択信号が出力される期間を示し、図15(h)はチップセレクト端子CS0からチップセレクト信号が出力される期間を示す。
まずCPUコア102においてイン命令が実行される場合にチップセレクト端子CS0からチップセレクト信号が出力される場合について説明する。
t1のタイミングで、図15(a)に示すようにCPUコア102から1バイトのアドレスデータの出力が開始されるとともに、図15(e)に示すようにCPUコア102からIREQ信号の出力が開始される。なお、当該t1のタイミングでCPUコア102からRD信号の出力が開始される。また、t1のタイミングで出力されるアドレスデータはIO用アドレスデコーダ114に対応するアドレスデータである。
t1のタイミングで1バイトのアドレスデータの出力が開始されることにより、IO用アドレスデコーダ114からIOアドレス信号の出力が開始される。そして、IOアドレス信号の出力が開始されることで、t2のタイミングで図15(c)に示すように、アドレス用回路116からの合成アドレス信号の出力が開始される。
また、t1のタイミングでRD信号の出力が開始されることにより、t2のタイミングで図15(d)に示すように動作選択回路111からの動作選択信号の出力が開始される。また、t1のタイミングでIREQ信号の出力が開始されることにより、t2のタイミングで図15(g)に示すように、対象選択回路113からの対象選択信号の出力が開始される。
t2のタイミングで合成アドレス信号、動作選択信号及び対象選択信号の全ての出力が開始されることにより、t3のタイミングで図15(h)に示すようにチップセレクト端子CS0からのチップセレクト信号の出力が開始される。これにより、当該チップセレクト端子CS0に対応する入力用ラッチ回路103においてラッチされているデータがデータバスDBに供給されることとなる。
その後、t4のタイミングで、図15(a)に示すようにCPUコア102からの1バイトのアドレスデータの出力が停止されるとともに、図15(e)に示すようにCPUコア102からのIREQ信号の出力が停止される。なお、当該t4のタイミングでCPUコア102からのRD信号の出力も停止される。これにより、t5のタイミングで、図15(c)に示すように合成アドレス信号の出力が停止され、図15(d)に示すように動作選択信号の出力が停止され、図15(g)に示すように対象選択信号の出力が停止される。そして、これら信号の出力が停止されることにより、t6のタイミングで図15(h)に示すようにチップセレクト端子CS0からのチップセレクト信号の出力が停止される。チップセレクト信号の出力が停止されることにより、当該チップセレクト端子CS0に対応する入力用ラッチ回路103においてラッチされているデータのデータバスDBへの供給が停止されることとなる。
なお、上記の動作の流れは、出力用ラッチ回路104を利用することにより出力ポート62bへのデータ出力を行う場合にCPUコア102においてアウト命令が実行される場合においても同様である。
次に、CPUコア102においてロード命令が実行される場合にチップセレクト端子CS0からチップセレクト信号が出力される場合について説明する。
t7のタイミングで、図15(b)に示すようにCPUコア102から2バイトのアドレスデータの出力が開始されるとともに、図15(f)に示すようにCPUコア102からMREQ信号の出力が開始される。なお、当該t7のタイミングでCPUコア102からRD信号の出力が開始される。また、t7のタイミングで出力されるアドレスデータはメモリ用アドレスデコーダ115に対応するアドレスデータである。
t7のタイミングで2バイトのアドレスデータの出力が開始されることにより、メモリ用アドレスデコーダ115からメモリアドレス信号の出力が開始される。そして、メモリアドレス信号の出力が開始されることで、t8のタイミングで図15(c)に示すように、アドレス用回路116からの合成アドレス信号の出力が開始される。
また、t7のタイミングでRD信号の出力が開始されることにより、t8のタイミングで図15(d)に示すように動作選択回路111からの動作選択信号の出力が開始される。また、t7のタイミングでMREQ信号の出力が開始されることにより、t8のタイミングで図15(g)に示すように、対象選択回路113からの対象選択信号の出力が開始される。
t8のタイミングで合成アドレス信号、動作選択信号及び対象選択信号の全ての出力が開始されることにより、t9のタイミングで図15(h)に示すようにチップセレクト端子CS0からのチップセレクト信号の出力が開始される。これにより、当該チップセレクト端子CS0に対応する入力用ラッチ回路103においてラッチされているデータがデータバスDBに供給されることとなる。
その後、t10のタイミングで、図15(b)に示すようにCPUコア102からの2バイトのアドレスデータの出力が停止されるとともに、図15(f)に示すようにCPUコア102からのMREQ信号の出力が停止される。なお、当該t10のタイミングでCPUコア102からのRD信号の出力も停止される。これにより、t11のタイミングで、図15(c)に示すように合成アドレス信号の出力が停止され、図15(d)に示すように動作選択信号の出力が停止され、図15(g)に示すように対象選択信号の出力が停止される。そして、これら信号の出力が停止されることにより、t12のタイミングで図15(h)に示すようにチップセレクト端子CS0からのチップセレクト信号の出力が停止される。チップセレクト信号の出力が停止されることにより、当該チップセレクト端子CS0に対応する入力用ラッチ回路103においてラッチされているデータのデータバスDBへの供給が停止されることとなる。
以上のとおり、対象選択回路113にはCPUコア102のIREQ端子から出力される信号及びCPUコア102のMREQ端子から出力される信号のそれぞれを入力信号とした負論理のOR回路が設けられていることにより、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている状況であっても対象選択回路113から対象選択信号が出力される。この場合、チップセレクト端子CS0に対応する入力用ラッチ回路103を利用して入力ポート62aからのデータの入力を行う場合、CPUコア102にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちCPUコア102からIREQ信号及びMREQ信号のいずれが出力される状況であっても、対象選択回路113の状態を切り換えることなく当該対象選択回路113から対象選択信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子CS0からチップセレクト信号を出力することが可能となる。
また、チップセレクト端子CS0に対応する電気回路には、1バイトのアドレスデータに対応するIO用アドレスデコーダ114と2バイトのアドレスデータに対応するメモリ用アドレスデコーダ115とが設けられており、CPUコア102から1バイトのアドレスデータが出力される場合にはIO用アドレスデコーダ114からIOアドレス信号が出力され、CPUコア102から2バイトのアドレスデータが出力される場合にはメモリ用アドレスデコーダ115からメモリアドレス信号が出力される。そして、IOアドレス信号及びメモリアドレス信号の少なくとも一方が出力されている場合にはアドレス用回路116から合成アドレス信号が出力される。この場合、チップセレクト端子CS0に対応する入力用ラッチ回路103を利用して入力ポート62aからのデータの入力を行う場合、CPUコア102にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちCPUコア102から1バイトのアドレスデータ及び2バイトのアドレスデータのいずれが出力される状況であっても、アドレス信号の出力を行うための回路の状態を切り換えることなくアドレス用回路116から合成アドレス信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子CS0からチップセレクト信号を出力することが可能となる。
次に、CPUコア102にて短い周期で繰り返し実行される命令実行処理の内容について、図16のフローチャートを参照しながら説明する。なお、図16の処理がCPUコア102にて実行されることにより、結果的に主制御装置60のMPU62において既に説明したメイン処理(図6)やタイマ割込み処理(図7)などが実行される。
まずプログラムカウンタの今回の値において指定されているアドレスに対応するROM63のエリアから命令を読み出す(ステップS301)。その読み出した命令が2バイト命令である場合(ステップS302:YES)、当該命令にIO識別コードが設定されているか否かを判定する(ステップS303)。IO識別コードが設定されていない場合(ステップS303:NO)、今回の命令がイン命令及びアウト命令のいずれでもないことを意味するため、ステップS304のその他の処理にて今回の命令に対応する処理を実行する。
今回の命令にIO識別コードが設定されている場合(ステップS303:YES)、今回の命令がイン命令又はアウト命令であることを意味するため、ステップS305に進む。ステップS305では、今回読み出した命令の1番目のバイトに設定されているアドレスコードを上位側の8個のアドレス端子A0〜A7に対して設定することで、1バイトのアドレスデータの出力設定を行う。これにより、アドレス端子A0〜A7から1バイトのアドレスデータが出力される。なお、この場合、残りの8個のアドレス端子A8〜A15の出力状態は前回の出力状態が維持される。また、ステップS306にて、CPUコア102のIREQ端子からIREQ信号の出力を開始する。
その後、今回の命令におけるIO識別コードが入力ポート62aからのデータの入力に対応している場合(ステップS307:YES)、CPUコア102のRD端子からRD信号の出力を開始する(ステップS308)。一方、今回の命令におけるIO識別コードが出力ポート62bからのデータの出力に対応している場合(ステップS307:NO)、CPUコア102のWR端子からWR信号の出力を開始する(ステップS309)。その後、ステップS301にて参照したプログラムカウンタの次の値において指定されているアドレスに対応するROM63のエリアから1バイトの出力データを読み出し、その出力データをデータバスDBに対して設定する(ステップS310)。
今回の命令が2バイト命令ではない場合には(ステップS302:NO)、今回の命令が3バイト命令であるか否かを判定する(ステップS311)。3バイト命令ではない場合、今回の命令が1バイト命令又は4バイト以上の命令であることを意味するため、ステップS304のその他の処理にて今回の命令に対応する処理を実行する。3バイト命令である場合(ステップS311:YES)、3バイト命令用処理を実行する(ステップS312)。
図17は3バイト命令用処理を示すフローチャートである。
今回の3バイト命令が入力ポート62aに対する入力命令である場合(ステップS401:YES)、今回読み出した命令の1番目のバイトに設定されている第1アドレスコードを上位側の8個のアドレス端子A0〜A7に対して設定するとともに、今回読み出した命令の2番目のバイトに設定されている第2アドレスコードを下位側の8個のアドレス端子A8〜A15に対して設定することで、2バイトのアドレスデータの出力設定を行う。これにより、アドレス端子A0〜A15から2バイトのアドレスデータが出力される。
その後、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS403)、CPUコア102のRD端子からRD信号の出力を開始する(ステップS404)。その後、今回の入力命令に論理演算命令が含まれている場合には(ステップS405:YES)、入力ポート62aから今回入力したデータに対して、今回の命令において指定されている論理演算処理を実行する(ステップS406)。例えば、MPU62のレジスタに記憶保持されているデータと入力ポート62aから今回入力したデータとのAND処理を実行することが命令として指定されている場合には当該AND処理を実行する。
今回の3バイト命令が出力ポート62bに対する出力命令である場合(ステップS407:YES)、ステップS402と同様に、2バイトのアドレスデータの出力設定を行う(ステップS408)。これにより、アドレス端子A0〜A15から2バイトのアドレスデータが出力される。
その後、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS409)、CPUコア102のWR端子からWR信号の出力を開始する(ステップS410)。その後、今回の出力命令にシフト命令が含まれている場合には(ステップS411:YES)、出力ポート62bに今回出力する元となるデータのビットを所定の方向にずらす処理を実行する(ステップS412)。その後、今回の出力対象のデータをデータバスDBに対して設定する(ステップS413)。
今回の3バイト命令が読み出し命令である場合(ステップS414:YES)、ステップS402と同様に、2バイトのアドレスデータの出力設定を行う(ステップS415)。これにより、アドレス端子A0〜A15から2バイトのアドレスデータが出力される。その後、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS416)、CPUコア102のRD端子からRD信号の出力を開始する(ステップS417)。これにより、ROM63又はRAM64における今回のアドレスデータに対応するエリアからデータの読み出しが行われる。
今回の3バイト命令が書き込み命令である場合(ステップS418:YES)、ステップS402と同様に、2バイトのアドレスデータの出力設定を行う(ステップS419)。これにより、アドレス端子A0〜A15から2バイトのアドレスデータが出力される。その後、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS420)、CPUコア102のWR端子からWR信号の出力を開始する(ステップS421)。その後、今回の出力対象となるデータをデータバスDBに対して設定する(ステップS422)。
今回の3バイト命令が書き込み命令ではない場合(ステップS418:NO)、その他の処理を実行する(ステップS423)。その他の処理では、例えば算出演算命令やビット操作命令などを実行する。
以上詳述した本実施形態によれば、以下の優れた効果を奏する。
CPUコア102はロード命令を実行する場合にMREQ端子からMREQ信号を出力し、イン命令又はアウト命令を実行する場合にIREQ端子からIREQ信号を出力する。これにより、ロード命令、イン命令及びアウト命令のいずれも実行されていない状況においてデータの読み出し、データの書き込み及びデータの入出力が行われてしまうことを阻止することが可能となるとともに、ロード命令が実行されている場合とイン命令又はアウト命令が実行されている場合とで動作対象を区別させることが可能となる。この場合に、入力ポート62aに対応する入力用ラッチ回路103にチップセレクト信号を出力するための合成回路117からは、CPUコア102からMREQ信号及びIREQ信号のうちいずれが出力されている場合にもチップセレクト信号が出力される。これは出力ポート62bに対応する出力用ラッチ回路104にチップセレクト信号を出力するための構成についても同様である。これにより、イン命令又はアウト命令が実行される場合だけではなく、ロード命令が実行される状況であっても、入力ポート62aからのデータの受信又は出力ポート62bへのデータの設定を行うことが可能となる。よって、入力ポート62aからのデータの受信又は出力ポート62bへのデータの設定を行う場合に実行される命令の種類の幅を広げることが可能となる。
対象選択回路113から対象選択信号が出力されていることを一の条件として合成回路117からチップセレクト信号が出力される構成において、対象選択回路113はIREQ信号又はMREQ信号が出力されている場合に対象選択信号を出力する構成であるため、対象選択回路113以外の構成をそのまま流用しながら上記のような優れた効果を奏することが可能となる。
対象選択回路113にはCPUコア102のIREQ端子から出力される信号及びCPUコア102のMREQ端子から出力される信号のそれぞれを入力信号とした負論理のOR回路が設けられていることにより、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている状況であっても対象選択回路113から対象選択信号が出力される。この場合、チップセレクト端子CS0に対応する入力用ラッチ回路103を利用して入力ポート62aからのデータの入力を行う場合、CPUコア102にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちCPUコア102からIREQ信号及びMREQ信号のいずれが出力される状況であっても、対象選択回路113の状態を切り換えることなく当該対象選択回路113から対象選択信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子CS0からチップセレクト信号を出力することが可能となる。
イン命令又はアウト命令を実行する場合には1バイトのアドレスデータがCPUコア102から出力されるとともにロード命令を実行する場合には2バイトのアドレスデータがCPUコア102から出力される。これにより、イン命令又はアウト命令を実行する場合とロード命令を実行する場合とのそれぞれに対応する態様でアドレスデータの出力を行うことが可能となる。また、このようにイン命令又はアウト命令を実行する場合には1バイトのアドレスデータが出力され、ロード命令を実行する場合には2バイトのアドレスデータが出力される構成であっても、1バイトのアドレスデータが出力されている場合及び2バイトのアドレスデータが出力されている場合のいずれであっても、合成回路117からチップセレクト信号が出力される。これにより、イン命令又はアウト命令が実行される場合だけではなく、ロード命令が実行される状況であっても、入力ポート62aからのデータの受信又は出力ポート62bへのデータの設定を行うことが可能となる。
チップセレクト端子CS0に対応する電気回路には、1バイトのアドレスデータに対応するIO用アドレスデコーダ114と2バイトのアドレスデータに対応するメモリ用アドレスデコーダ115とが設けられており、CPUコア102から1バイトのアドレスデータが出力される場合にはIO用アドレスデコーダ114からIOアドレス信号が出力され、CPUコア102から2バイトのアドレスデータが出力される場合にはメモリ用アドレスデコーダ115からメモリアドレス信号が出力される。そして、IOアドレス信号及びメモリアドレス信号の少なくとも一方が出力されている場合にはアドレス用回路116から合成アドレス信号が出力される。この場合、チップセレクト端子CS0に対応する入力用ラッチ回路103を利用して入力ポート62aからのデータの入力を行う場合、CPUコア102にてイン命令及びロード命令のいずれが実行される状況であっても、すなわちCPUコア102から1バイトのアドレスデータ及び2バイトのアドレスデータのいずれが出力される状況であっても、アドレス信号の出力を行うための回路の状態を切り換えることなくアドレス用回路116から合成アドレス信号を出力することが可能となる。これにより、処理構成の簡素化を図りながら、イン命令及びロード命令のいずれが実行される状況であってもチップセレクト端子CS0からチップセレクト信号を出力することが可能となる。
<第2の実施形態>
本実施形態は、CPUコア102において出力データの別保存を行うための処理を実行しなくても、既に出力したデータを加工してその加工後のデータの出力を行うことを可能とする電気的構成となっている点で上記第1の実施形態と相違している。当該相違する構成について以下に説明する。なお、上記第1の実施形態と同一の構成については基本的にその説明を省略する。
図18は本実施形態におけるCPU101の電気的構成を説明するための説明図である。
CPU101は上記第1の実施形態と同様にチップセレクト端子CS0〜CS12を備えている。但し、本実施形態では、チップセレクト端子CS0、チップセレクト端子CS2、チップセレクト端子CS4及びチップセレクト端子CS6が出力用ラッチ回路121a〜121dに対してチップセレクト信号を出力するためのものであり、それ以外のチップセレクト端子CS1,CS3,CS5,CS7〜CS12が入力用ラッチ回路122a〜122iに対してチップセレクト信号を出力するためのものである。
出力用ラッチ回路121a〜121dに対応するチップセレクト端子CS0,CS2,CS4,CS6は対応する出力用ラッチ回路121a〜121dとの間で信号経路が形成されており、入力用ラッチ回路122a〜122iに対応するチップセレクト端子CS1,CS3,CS5,CS7〜CS12は対応する入力用ラッチ回路122a〜122iとの間で信号経路が形成されている。また、各出力用ラッチ回路121a〜121dはそれぞれ、CPU101のデータ端子D10〜D17と電気的に接続されたデータバスDBとの間で信号経路が形成されており、データ端子D10〜D17からデータバスDBに供給されたデータを出力用ラッチ回路121a〜121dにおいてラッチすることが可能である。また、各入力用ラッチ回路122a〜122iはそれぞれデータバスDBとの間で信号経路が形成されており、それぞれに対応するデータの出力元から供給されたデータを一旦記憶保持し、その記憶保持しているデータを必要に応じてデータバスDBに供給することが可能である。
出力用ラッチ回路121a〜121dに対応するチップセレクト端子CS0,CS2,CS4,CS6のうち一部であって複数(具体的には3個)のチップセレクト端子CS0,CS2,CS4は出力ポート62bへのデータ出力を行うための出力用ラッチ回路121a〜121cにチップセレクト信号を出力するためのものであり、残りのチップセレクト端子CS6はRAM64へのデータ出力を行うための出力用ラッチ回路121dにチップセレクト信号を出力するためのものである。この場合に、出力ポート62bへのデータ出力を行うための出力用ラッチ回路121a〜121cに1対1で対応させて入力用ラッチ回路122a〜122cが設けられており、これら出力用ラッチ回路121a〜121cから出力ポート62bに出力されるデータはその出力元の出力用ラッチ回路121a〜121cに対応する入力用ラッチ回路122a〜122cにおいてラッチされる構成となっている。詳細には、出力用ラッチ回路121a〜121cと出力ポート62bとを電気的に接続するデータ用経路L1〜L3はそれぞれ途中で分岐しており、その分岐経路L4〜L6が対応する入力用ラッチ回路122a〜122cと電気的に接続されている。そして、当該入力用ラッチ回路122a〜122cにおいてラッチされたデータは、それら入力用ラッチ回路122a〜122cに1対1で対応させて設けられたチップセレクト端子CS1,CS3,CS5からチップセレクト信号が出力されることにより、データバスDBに供給されてCPU101のデータ端子D10〜D17に入力される。これにより、出力ポート62bに対してデータ出力を行う場合に、その出力対象のデータをCPUコア102のレジスタやRAM64に別保存するための処理を実行することなくCPUコア102において読み出して加工してその加工後のデータを出力ポート62bに対して出力することが可能となる。
次に、CPUコア102において出力ポート62bに出力済みのデータを加工してその加工後のデータを出力ポート62bに出力するための構成について詳細に説明する。図19は、CPU101において出力用ラッチ回路121aにチップセレクト信号を出力するための出力用回路131、及びCPU101において入力用ラッチ回路122aにチップセレクト信号を出力するための入力用回路141を示すブロック図である。なお、出力ポート62bへの出力データを循環させるための他の出力用ラッチ回路121b,121cと入力用ラッチ回路122b,122cとの組合せにチップセレクト信号を出力するための電気的構成は図19に示す電気的構成と同一である。
出力用回路131は、上記第1の実施形態における図14に示す電気的構成と同様に、RD端子及びWR端子と電気的に接続された動作選択回路132と、IREQ端子及びMREQ端子と電気的に接続された対象選択回路133と、CPUコア102においてアウト命令が実行される場合に1バイトのアドレスデータが入力されるIO用アドレスデコーダ134と、CPUコア102においてロード命令が実行される場合に2バイトのアドレスデータが入力されるメモリ用アドレスデコーダ135と、IO用アドレスデコーダ134及びメモリ用アドレスデコーダ135と電気的に接続されたアドレス用回路136と、アドレス用回路136、動作選択回路132及び対象選択回路133と電気的に接続された合成回路137と、を備えている。これら動作選択回路132、対象選択回路133、IO用アドレスデコーダ134、メモリ用アドレスデコーダ135、アドレス用回路136及び合成回路137の具体的な構成は上記第1の実施形態と同様である。
動作選択回路132に設けられたスイッチ回路132aは、CPU101への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がRD端子からのRD信号及びWR端子からのWR信号のうちWR信号となるように設定されている。したがって、CPUコア102からWR信号が出力されている場合に動作選択回路132から動作選択信号が出力される。
対象選択回路133は、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている状況であっても対象選択信号を出力する。IO用アドレスデコーダ134は、当該IO用アドレスデコーダ134に対応する1バイトのアドレスデータがCPUコア102から出力されている場合にIOアドレス信号を出力する。メモリ用アドレスデコーダ135は、当該メモリ用アドレスデコーダ135に対応する2バイトのアドレスデータがCPUコア102から出力されている場合にメモリアドレス信号を出力する。アドレス用回路136は、IOアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路137は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子CS0から出力用ラッチ回路121aにチップセレクト信号を出力する。これにより、CPUコア102のデータ端子D0〜D7に設定されているデータが出力用ラッチ回路121aにラッチされ、当該出力用ラッチ回路121aに対応する出力ポート62bの各エリアに対してそのラッチされたデータが出力される。また、この出力データは、データ用経路L1及び分岐経路L4を通じて入力用ラッチ回路122aにラッチされる。
入力用回路141は、上記第1の実施形態における図14に示す電気的構成と同様に、RD端子及びWR端子と電気的に接続された動作選択回路142と、IREQ端子及びMREQ端子と電気的に接続された対象選択回路143と、CPUコア102においてアウト命令が実行される場合に1バイトのアドレスデータが入力されるIO用アドレスデコーダ144と、CPUコア102においてロード命令が実行される場合に2バイトのアドレスデータが入力されるメモリ用アドレスデコーダ145と、IO用アドレスデコーダ144及びメモリ用アドレスデコーダ145と電気的に接続されたアドレス用回路146と、アドレス用回路146、動作選択回路142及び対象選択回路143と電気的に接続された合成回路147と、を備えている。これら動作選択回路142、対象選択回路143、IO用アドレスデコーダ144、メモリ用アドレスデコーダ145、アドレス用回路146及び合成回路147の具体的な構成は上記第1の実施形態と同様である。
なお、図19においては、CPUコア102に、アドレス端子A0〜A15、RD端子、WR端子、IREQ端子及びMREQ端子のそれぞれが2個ずつ設けられているように示されているが、実際にはそれら各端子はそれぞれ1個のみ設けられており、各端子から延びる信号経路を分岐させることによって、各端子からの信号が出力用回路131及び入力用回路141のそれぞれに供給される構成となっている。
動作選択回路142に設けられたスイッチ回路142aは、CPU101への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がRD端子からのRD信号及びWR端子からのWR信号のうちRD信号となるように設定されている。したがって、CPUコア102からRD信号が出力されている場合に動作選択回路142から動作選択信号が出力される。
対象選択回路143は、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている状況であっても対象選択信号を出力する。IO用アドレスデコーダ144は、当該IO用アドレスデコーダ144に対応する1バイトのアドレスデータがCPUコア102から出力されている場合にIOアドレス信号を出力する。メモリ用アドレスデコーダ145は、当該メモリ用アドレスデコーダ145に対応する2バイトのアドレスデータがCPUコア102から出力されている場合にメモリアドレス信号を出力する。アドレス用回路146は、IOアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路147は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子CS1から入力用ラッチ回路122aにチップセレクト信号を出力する。これにより、入力用ラッチ回路122aにラッチされているデータがデータバスDBに供給され、その供給されたデータがCPUコア102において取得される。この取得されたデータは、出力用ラッチ回路121aを利用して出力ポート62bの対応するエリアに前回出力したデータである。
ここで、入力用回路141のIO用アドレスデコーダ144からIOアドレス信号を出力する契機となる1バイトのアドレスデータは、出力用回路131のIO用アドレスデコーダ134からIOアドレス信号を出力する契機となる1バイトのアドレスデータと同一となっている。また、入力用回路141のメモリ用アドレスデコーダ145からメモリアドレス信号を出力する契機となる2バイトのアドレスデータは、出力用回路131のメモリ用アドレスデコーダ135からメモリアドレス信号を出力する契機となる2バイトのアドレスデータと同一となっている。これにより、出力用回路131から出力用ラッチ回路121aにチップセレクト信号を出力するためのアドレスデータと、入力用回路141から入力用ラッチ回路122aにチップセレクト信号を出力するためのアドレスデータとを同一のデータとすることが可能となる。よって、CPUコア102において出力ポート62bに出力済みのデータを加工してその加工後のデータを出力ポート62bに出力する処理を、一のアドレスデータの指定によって行うことが可能となる。
また、一のアドレスデータの指定によって出力用ラッチ回路121aへのチップセレクト信号の出力及び入力用ラッチ回路122aへのチップセレクト信号の出力を行う構成であっても、出力用ラッチ回路121aへのチップセレクト信号の出力はCPUコア102からWR信号が出力されている場合に行われ、入力用ラッチ回路122aへのチップセレクト信号の出力はCPUコア102からRD信号が出力されている場合に行われる。したがって、出力用ラッチ回路121aを利用したデータの出力タイミングと、入力用ラッチ回路122aを利用したデータの入力タイミングとを異ならせることが可能である。
次に、CPUコア102において出力ポート62bに出力済みのデータを加工してその加工後のデータを出力ポート62bに出力することで行われる処理を、特図表示部37aにおける表示制御に利用する場合について説明する。
図20(a)は特図表示部37aの正面図である。特図表示部37aには、8個の発光部151〜158が設けられている。各発光部151〜158は、LEDからなる個別の光源を有しており、これら個別の光源がオンオフ制御されることで、任意の1個の発光部151〜158のみを点灯させることができるとともに、任意の組合せの発光部151〜158を点灯させることができる。上記個別の光源はいずれも同一色の光を照射するものであるため、各発光部151〜158においてはいずれも同一の色が表示されることとなるが、これに限定されることはなく、各発光部151〜158において異なる色が表示される構成としてもよい。発光部151〜158のうち7個の第1〜第7発光部151〜158はいずれも直線状の表示用セグメントであり、所謂7セグメント表示器となるように第1〜第7発光部151〜158が配列されている。また、残りの1個の第8発光部158は円形状の発光部であり、第1〜第7発光部151〜158に対して隣接した位置に設けられている。
図20(b)は出力ポート62bにおいて第1〜第8発光部151〜158へのデータ出力の内容を定めるデータが設定される出力エリア159を説明するための説明図である。
出力エリア159は1バイトのデータ構成となっており、各ビットは第1〜第8発光部151〜158に1対1で対応している。具体的には、出力エリア159には第1発光部151に対応する第1ビット159aと、第2発光部152に対応する第2ビット159bと、第3発光部153に対応する第3ビット159cと、第4発光部154に対応する第4ビット159dと、第5発光部155に対応する第5ビット159eと、第6発光部156に対応する第6ビット159fと、第7発光部157に対応する第7ビット159gと、第8発光部158に対応する第8ビット159hと、が設けられている。主制御基板61には出力エリア159に設定されているデータに基づいて、第1〜第8発光部151〜158に駆動信号を出力するための駆動回路が設けられている。当該駆動回路は、第1〜第8ビット159a〜159hのうち発光対応データに対応する「1」のデータが設定されているビット159a〜159hに対応する発光部151〜158が発光状態となり、消灯対応データに対応する「0」のデータが設定されているビット159a〜159hに対応する発光部151〜158が消灯状態となるように第1〜第8発光部151〜158に対する発光制御を実行する。
図21は、出力エリア159に設定されている内容と第1〜第8発光部151〜158の発光態様との関係を説明するための説明図である。図21(a1)〜図21(a8)は出力エリア159に設定されているデータの内容を説明するための説明図であり、図21(b1)〜図21(b8)は第1〜第8発光部151〜158の発光態様を説明するための説明図である。
図21(a1)に示すように出力エリア159の第1ビット159aにのみ「1」が設定されている場合には、図21(b1)に示すように第1〜第8発光部151〜158のうち第1発光部151のみが点灯状態となり残りが消灯状態となる。この状態から、図21(a2)〜図21(a8)に示すように、「1」が設定されているビット159a〜159hが第1ビット159a→第2ビット159b→第3ビット159c→第4ビット159d→第5ビット159e→第6ビット159f→第7ビット159g→第8ビット159hの順序でシフトすることにより、図21(b2)〜図21(b8)に示すように、発光状態となる発光部151〜158が第1発光部151→第2発光部152→第3発光部153→第4発光部154→第5発光部155→第6発光部156→第7発光部157→第8発光部158の順序で変化する。これにより、出力エリア159において「1」を設定するビットを変化させるだけで、特図表示部37aの表示内容を変化させることが可能となる。
次に、主制御装置60のMPU62にて実行される特図表示部の制御処理について、図22のフローチャートを参照しながら説明する。特図表示部の制御処理は、タイマ割込み処理(図7)における表示制御処理(ステップS215)にて実行される。
特図表示部37aの変動表示中ではない場合であって特図表示部37aの変動開始条件が成立した場合(ステップS501:NO、ステップS502:YES)、3バイト命令である変動開始用の駆動命令をROM63から読み出す(ステップS503)。そして、その読み出した命令の1番目のバイトに設定されている第1アドレスコードをCPUコア102における上位側の8個のアドレス端子A0〜A7に対して設定するとともに、その読み出した命令の2番目のバイトに設定されている第2アドレスコードをCPUコア102における下位側の8個のアドレス端子A8〜A15に対して設定することで、2バイトのアドレスデータの出力設定を行う(ステップS504)。これにより、アドレス端子A0〜A15から2バイトの共通アドレスデータが出力される。
その後、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS505)、CPUコア102のWR端子からWR信号の出力を開始する(ステップS506)。その後、ステップS503にて読み出した命令に対応するプログラムカウンタの値に対して次の値に対応するROM63のエリアから変動開始時の駆動データを読み出し、今回の出力対象のデータとしてデータバスDBに対して設定する(ステップS507)。変動開始時の駆動データは、出力エリア159の第1〜第8ビット159a〜159hのうち第1ビット159aにのみ「1」が設定され、残りのビット159a〜159hに「0」が設定されるようにするための駆動データである。ステップS507の処理が実行されることにより、出力用ラッチ回路121aにおいて変動開始時の駆動データがラッチされ、当該変動開始時の駆動データに対応するデータが出力エリア159の第1〜第8ビット159a〜159hに設定される。これにより、特図表示部37aにおいて絵柄の変動表示が開始される。また、出力用ラッチ回路121aから出力エリア159に出力されたデータは入力用ラッチ回路122aにラッチされる。
特図表示部37aの変動表示中である場合(ステップS501:YES)、今回の変動表示の終了タイミングではない場合であって(ステップS508:NO)、表示内容の更新タイミングである場合(ステップS509:YES)、3バイト命令である更新用の駆動命令をROM63から読み出す(ステップS510)。そして、その読み出した命令の1番目のバイトに設定されている第1アドレスコードをCPUコア102における上位側の8個のアドレス端子A0〜A7に対して設定するとともに、その読み出した命令の2番目のバイトに設定されている第2アドレスコードをCPUコア102における下位側の8個のアドレス端子A8〜A15に対して設定することで、2バイトのアドレスデータの出力設定を行う(ステップS511)。これにより、アドレス端子A0〜A15から2バイトの共通アドレスデータが出力される。
その後、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS512)、CPUコア102のRD端子からRD信号の出力を開始する(ステップS513)。これにより、入力用ラッチ回路122aにラッチされている駆動データがデータバスDBに提供され、当該駆動データがCPUコア102に読み出される。この駆動データは、出力エリア159に現状設定されている駆動データである。
その後、ステップS510にて読み出した命令に従って、駆動データのローテート処理を実行する(ステップS514)。具体的には、入力用ラッチ回路122aから取得した駆動データの各ビットが所定の方向に周回するようにローテート処理を実行する。これにより、図21(a1)〜図21(a8)に示すように駆動データにおいて「1」がセットされるビットが所定の方向に周回するようにずれる。
その後、ステップS510にて読み出した命令に従って、ステップS511と同様に共通アドレスデータの出力設定を行う(ステップS515)。そして、CPUコア102のMREQ端子からMREQ信号の出力を開始するとともに(ステップS516)、CPUコア102のWR端子からWR信号の出力を開始し(ステップS517)、さらにステップS514にてローテート処理を実行した後の駆動データを今回の出力対象のデータとしてデータバスDBに対して設定する(ステップS518)。これにより、出力用ラッチ回路121aにおいて今回の駆動データがラッチされ、当該駆動データに対応するデータが出力エリア159の第1〜第8ビット159a〜159hに設定される。これにより、特図表示部37aにおける表示内容が変更される。また、出力用ラッチ回路121aから出力ポート62bに出力されたデータは入力用ラッチ回路122aにラッチされる。
ステップS510〜ステップS518の処理内容は、変動表示の終了タイミングとなる前において表示内容の更新タイミングとなる度に実行される。この場合に読み出される更新用の駆動命令データは常に同一の命令である。これにより、ROM63に予め記憶しておく命令の種類数を抑えながら、特図表示部37aの表示制御を実行することが可能となる。
変動表示の終了タイミングである場合(ステップS508:YES)、変動表示終了用処理を実行する(ステップS519)。これにより、今回の遊技回の当否判定結果及び振分判定結果に対応する駆動データが出力エリア159に設定され、これら当否判定結果及び振分判定結果に対応する表示内容となるように特図表示部37aが表示制御される。
以上詳述した本実施形態によれば、上記第1の実施形態における効果に加え、以下の優れた効果を奏する。
出力ポート62bへのデータ出力を行うための出力用ラッチ回路121a〜121cに1対1で対応させて入力用ラッチ回路122a〜122cが設けられており、これら出力用ラッチ回路121a〜121cから出力ポート62bに出力されるデータはその出力元の出力用ラッチ回路121a〜121cに対応する入力用ラッチ回路122a〜122cにおいてラッチされる構成となっている。そして、当該入力用ラッチ回路122a〜122cにおいてラッチされたデータは、それら入力用ラッチ回路122a〜122cに1対1で対応させて設けられたチップセレクト端子CS1,CS3,CS5からチップセレクト信号が出力されることにより、データバスDBに供給されてCPU101のデータ端子D10〜D17に入力される。これにより、出力ポート62bに対してデータ出力を行う場合に、その出力対象のデータをCPUコア102のレジスタやRAM64に別保存するための処理を実行することなくCPUコア102において読み出して加工してその加工後のデータを出力ポート62bに対して出力することが可能となる。
入力用ラッチ回路122a〜122cは取得した出力データをデータバスDBに供給する。これにより、既存の伝送経路の構成を利用して、出力データをCPUコア102に供給することが可能となる。
チップセレクト端子CS1,CS3,CS5からチップセレクト信号が出力されることにより、入力用ラッチ回路122a〜122cにおいてラッチされたデータがデータバスDBに供給されてCPU101のデータ端子D10〜D17に入力される構成であることにより、CPU101における制御において好ましいタイミングで入力用ラッチ回路122a〜122cからデータを取得することが可能となる。
出力用ラッチ回路121a〜121cと出力ポート62bとを電気的に接続するデータ用経路L1〜L3はそれぞれ途中で分岐しており、その分岐経路L4〜L6が対応する入力用ラッチ回路122a〜122cと電気的に接続されている。これにより、CPU101内に入力用ラッチ回路122a〜122cを内蔵させることなく、CPUコア102における出力データの再取得を行うことが可能となる。
入力用回路141のIO用アドレスデコーダ144からIOアドレス信号を出力する契機となる1バイトのアドレスデータは、出力用回路131のIO用アドレスデコーダ134からIOアドレス信号を出力する契機となる1バイトのアドレスデータと同一となっている。また、入力用回路141のメモリ用アドレスデコーダ145からメモリアドレス信号を出力する契機となる2バイトのアドレスデータは、出力用回路131のメモリ用アドレスデコーダ135からメモリアドレス信号を出力する契機となる2バイトのアドレスデータと同一となっている。これにより、出力用回路131から出力用ラッチ回路121aにチップセレクト信号を出力するためのアドレスデータと、入力用回路141から入力用ラッチ回路122aにチップセレクト信号を出力するためのアドレスデータとを同一のデータとすることが可能となる。よって、CPUコア102において出力ポート62bに出力済みのデータを加工してその加工後のデータを出力ポート62bに出力する処理を、一のアドレスデータの指定によって行うことが可能となる。
一のアドレスデータの指定によって出力用ラッチ回路121aへのチップセレクト信号の出力及び入力用ラッチ回路122aへのチップセレクト信号の出力を行う構成であっても、出力用ラッチ回路121aへのチップセレクト信号の出力はCPUコア102からWR信号が出力されている場合に行われ、入力用ラッチ回路122aへのチップセレクト信号の出力はCPUコア102からRD信号が出力されている場合に行われる。したがって、出力用ラッチ回路121aを利用したデータの出力タイミングと、入力用ラッチ回路122aを利用したデータの入力タイミングとを異ならせることが可能である。
<第3の実施形態>
本実施形態は、CPUコア102において出力ポート62bに出力済みのデータを加工してその加工後のデータを出力ポート62bに出力する場合に利用される出力用ラッチ回路162及び入力用ラッチ回路163がCPU101の外部に設けられているのではなく当該CPU101に内蔵されている点で上記第2の実施形態と相違している。当該相違する構成について以下に説明する。なお、上記第2の実施形態と同一の構成については基本的にその説明を省略する。
図23はCPU101の電気的構成を示すブロック図である。
CPU101には、CPU101の外部に設けられた外部出力用ラッチ回路161、及びCPU101の内部に設けられた内部出力用ラッチ回路162のそれぞれに同時にチップセレクト信号を出力するための出力用回路171と、CPU101の内部に設けられた内部入力用ラッチ回路163のみにチップセレクト信号を出力するための入力用回路181とが設けられている。
出力用回路171は、上記第1の実施形態における図14に示す電気的構成と同様に、RD端子及びWR端子と電気的に接続された動作選択回路172と、IREQ端子及びMREQ端子と電気的に接続された対象選択回路173と、CPUコア102においてアウト命令が実行される場合に1バイトのアドレスデータが入力されるIO用アドレスデコーダ174と、CPUコア102においてロード命令が実行される場合に2バイトのアドレスデータが入力されるメモリ用アドレスデコーダ175と、IO用アドレスデコーダ174及びメモリ用アドレスデコーダ175と電気的に接続されたアドレス用回路176と、アドレス用回路176、動作選択回路172及び対象選択回路173と電気的に接続された合成回路177と、を備えている。これら動作選択回路172、対象選択回路173、IO用アドレスデコーダ174、メモリ用アドレスデコーダ175、アドレス用回路176及び合成回路177の具体的な構成は上記第1の実施形態と同様である。
動作選択回路172に設けられたスイッチ回路172aは、CPU101への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がRD端子からのRD信号及びWR端子からのWR信号のうちWR信号となるように設定されている。したがって、CPUコア102からWR信号が出力されている場合に動作選択回路172から動作選択信号が出力される。
対象選択回路173は、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている状況であっても対象選択信号を出力する。IO用アドレスデコーダ174は、当該IO用アドレスデコーダ174に対応する1バイトのアドレスデータがCPUコア102から出力されている場合にIOアドレス信号を出力する。メモリ用アドレスデコーダ175は、当該メモリ用アドレスデコーダ175に対応する2バイトのアドレスデータがCPUコア102から出力されている場合にメモリアドレス信号を出力する。アドレス用回路176は、IOアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路177は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子CS0から外部出力用ラッチ回路161にチップセレクト信号を出力する。これにより、CPUコア102のデータ端子D0〜D7に設定されているデータが外部出力用ラッチ回路161にラッチされ、当該外部出力用ラッチ回路161に対応する出力ポート62bの各エリアに対してそのラッチされたデータが出力される。
また、合成回路177に設けられた合成用論理回路177aの出力端子とチップセレクト端子CS0とを電気的に接続する信号経路L7は、その途中位置で分岐しており、その分岐経路L8は内部出力用ラッチ回路162に対して電気的に接続されている。これにより、チップセレクト端子CS0から外部出力用ラッチ回路161にチップセレクト信号が出力される場合には、内部出力用ラッチ回路162にもチップセレクト信号が出力される。そして、内部出力用ラッチ回路162はチップセレクト信号が入力されることにより、CPUコア102のデータ端子D0〜D7に設定されているデータ、すなわち外部出力用ラッチ回路161にラッチされるデータと同一のデータをラッチする。
内部出力用ラッチ回路162は、データ用経路L9を通じて内部入力用ラッチ回路163に対して電気的に接続されている。したがって、内部出力用ラッチ回路162においてラッチされたデータは当該データ用経路L9を通じて内部入力用ラッチ回路163に供給される。
入力用回路181は、上記第1の実施形態における図14に示す電気的構成と同様に、RD端子及びWR端子と電気的に接続された動作選択回路182と、IREQ端子及びMREQ端子と電気的に接続された対象選択回路183と、CPUコア102においてアウト命令が実行される場合に1バイトのアドレスデータが入力されるIO用アドレスデコーダ184と、CPUコア102においてロード命令が実行される場合に2バイトのアドレスデータが入力されるメモリ用アドレスデコーダ185と、IO用アドレスデコーダ184及びメモリ用アドレスデコーダ185と電気的に接続されたアドレス用回路186と、アドレス用回路186、動作選択回路182及び対象選択回路183と電気的に接続された合成回路187と、を備えている。これら動作選択回路182、対象選択回路183、IO用アドレスデコーダ184、メモリ用アドレスデコーダ185、アドレス用回路186及び合成回路187の具体的な構成は上記第1の実施形態と同様である。
なお、図23においては、CPUコア102に、アドレス端子A0〜A15、RD端子、WR端子、IREQ端子及びMREQ端子のそれぞれが2個ずつ設けられているように示されているが、実際にはそれら各端子はそれぞれ1個のみ設けられており、各端子から延びる信号経路を分岐させることによって、各端子からの信号が出力用回路171及び入力用回路181のそれぞれに供給される構成となっている。
動作選択回路182に設けられたスイッチ回路182aは、CPU101への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がRD端子からのRD信号及びWR端子からのWR信号のうちRD信号となるように設定されている。したがって、CPUコア102からRD信号が出力されている場合に動作選択回路182から動作選択信号が出力される。
対象選択回路183は、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている状況であっても対象選択信号を出力する。IO用アドレスデコーダ184は、当該IO用アドレスデコーダ184に対応する1バイトのアドレスデータがCPUコア102から出力されている場合にIOアドレス信号を出力する。メモリ用アドレスデコーダ185は、当該メモリ用アドレスデコーダ185に対応する2バイトのアドレスデータがCPUコア102から出力されている場合にメモリアドレス信号を出力する。アドレス用回路186は、IOアドレス信号及びメモリアドレス信号のいずれかが出力されている場合に合成アドレス信号を出力する。合成回路187は、合成アドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合、当該合成回路187の出力端子187aと内部入力用ラッチ回路163とを電気的に接続するようにCPU101内に設けられた信号経路L10を通じて、内部入力用ラッチ回路163にチップセレクト信号を出力する。これにより、内部入力用ラッチ回路163にラッチされているデータがデータバスDBに供給され、その供給されたデータがCPUコア102において取得される。この取得されたデータは、外部出力用ラッチ回路161を利用して出力ポート62bの対応するエリアに前回出力したデータである。
ここで、入力用回路181のIO用アドレスデコーダ184からIOアドレス信号を出力する契機となる1バイトのアドレスデータは、出力用回路171のIO用アドレスデコーダ174からIOアドレス信号を出力する契機となる1バイトのアドレスデータと同一となっている。また、入力用回路181のメモリ用アドレスデコーダ185からメモリアドレス信号を出力する契機となる2バイトのアドレスデータは、出力用回路171のメモリ用アドレスデコーダ175からメモリアドレス信号を出力する契機となる2バイトのアドレスデータと同一となっている。これにより、出力用回路171から外部出力用ラッチ回路161及び内部出力用ラッチ回路162にチップセレクト信号を出力するためのアドレスデータと、入力用回路181から内部入力用ラッチ回路163にチップセレクト信号を出力するためのアドレスデータとを同一のデータとすることが可能となる。よって、CPUコア102において出力ポート62bに出力済みのデータを加工してその加工後のデータを出力ポート62bに出力する処理を、一のアドレスデータの指定によって行うことが可能となる。
また、一のアドレスデータの指定によって各出力用ラッチ回路161,162へのチップセレクト信号の出力及び内部入力用ラッチ回路163へのチップセレクト信号の出力を行う構成であっても、各出力用ラッチ回路161,162へのチップセレクト信号の出力はCPUコア102からWR信号が出力されている場合に行われ、内部入力用ラッチ回路163へのチップセレクト信号の出力はCPUコア102からRD信号が出力されている場合に行われる。したがって、各出力用ラッチ回路161,162を利用したデータの出力タイミングと、内部入力用ラッチ回路163を利用したデータの入力タイミングとを異ならせることが可能である。
以上詳述した本実施形態によれば、上記第2の実施形態における効果に加え、以下の優れた効果を奏する。
出力データをCPUコア102に再度供給するための内部入力用ラッチ回路163がCPU101に内蔵されている。これにより、内部入力用ラッチ回路163からデータバスDBにデータを供給させるチップセレクト信号を出力するための端子をCPU101に設ける必要が生じない。よって、CPU101の端子数の増加を抑えながら、出力データをCPUコア102に再度供給することが可能となる。
<各実施形態において共通の構成>
各実施形態においてROM63又はRAM64にアクセスするための構成について説明する。図24は、RAM64からデータを読み出す場合に、対応する入力用ラッチ回路にチップセレクト信号を出力するための電気的構成を示すブロック図である。なお、ROM63から命令又はデータを読み出す場合に、対応する入力用ラッチ回路にチップセレクト信号を出力するための電気的構成は図24に示す電気的構成と同一である。また、RAM64にデータを書き込む場合に、対応する出力用ラッチ回路にチップセレクト信号を出力するための電気的構成は、動作選択回路191から動作選択信号が出力される契機となる信号がRD信号ではなくWR信号である点で相違するもののその他の点は図24に示す電気的構成と同一である。
RAM64からデータを読み出す契機となるチップセレクト信号を出力するための回路は、RD端子及びWR端子と電気的に接続された動作選択回路191と、IREQ端子及びMREQ端子と電気的に接続された対象選択回路192と、これら動作選択回路191及び対象選択回路192に初期化信号を出力するための初期化回路193と、CPUコア102においてロード命令が実行される場合に2バイトのアドレスデータが入力されるメモリ用アドレスデコーダ194と、動作選択回路191、対象選択回路192及びメモリ用アドレスデコーダ194と電気的に接続された合成回路195と、を備えている。
動作選択回路191に設けられたスイッチ回路191aは、CPU101への動作電力の供給が開始された場合に初期化信号が入力されることで、動作選択信号の出力契機となる信号がRD端子からのRD信号及びWR端子からのWR信号のうちRD信号となるように設定されている。したがって、CPUコア102からRD信号が出力されている場合に動作選択回路191から動作選択信号が出力される。
対象選択回路192に設けられたスイッチ回路192aは、CPU101への動作電力の供給が開始された場合に初期化信号が入力されることで、対象選択信号の出力契機となる信号がIREQ端子からのIREQ信号及びMREQ端子からのMREQ信号のうちMREQ信号となるように設定されている。したがって、CPUコア102からMREQ信号が出力されている場合に対象選択回路192から対象選択信号が出力される。
メモリ用アドレスデコーダ194は、当該メモリ用アドレスデコーダ194に対応する2バイトのアドレスデータ、換言すればRAM64からのデータ読み出しに対応する2バイトのアドレスデータがCPUコア102から出力されている場合にメモリアドレス信号を出力する。合成回路195は、メモリアドレス信号、動作選択信号及び対象選択信号の全てが出力されている場合に、チップセレクト端子CS20から入力用ラッチ回路にチップセレクト信号を出力する。これにより、RAM64において今回のアドレス指定に対応するエリアに書き込まれているデータがデータバスDBに供給され、当該データがデータ端子D0〜D7を通じてCPUコア102に供給される。
<他の実施形態>
なお、上述した実施形態の記載内容に限定されず、本発明の趣旨を逸脱しない範囲内で種々の変形改良が可能である。例えば以下のように変更してもよい。ちなみに、以下の別形態の構成を、上記実施形態の構成に対して、個別に適用してもよく、組合せて適用してもよい。
(1)上記第1の実施形態では、1個のチップセレクト端子CS0に対応する回路に、IO用アドレスデコーダ114とメモリ用アドレスデコーダ115とが個別に設けられている構成としたが、メモリ用アドレスデコーダ115と同様にアドレス端子A0〜A15と1対1で対応する入力端子が設けられた1個のアドレスデコーダが設けられている構成としてもよい。この場合、当該アドレスデコーダを、上位側の8個のアドレス端子A0〜A7から所定の1バイトのアドレスデータが出力されている場合には下位側の8個のアドレス端子A8〜A15から出力されているアドレスデータの内容に関係なく、合成回路117に対してアドレス信号(上記第1の実施形態における合成アドレス信号に相当)を出力する構成とする。当該構成であっても、CPUコア102からのRD信号の出力、CPUコア102からのIREQ信号及びMREQ信号のいずれかの出力、及びCPUコア102からの所定の2バイトのアドレスデータの出力が行われている場合に、チップセレクト端子CS0からチップセレクト信号が出力されるようにすることが可能となる。また、当該構成の場合、アドレスデコーダを1個のみ設ければよい点で、上記第1の実施形態よりも構成を簡素化させることが可能となる。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第2の実施形態又は上記第3の実施形態に適用してもよい。
(2)上記(1)の構成において、IO空間105にアクセスする場合には上位側の8個のアドレス端子A0〜A7から所定の1バイトのアドレスデータが出力されるとともに下位側の8個のアドレス端子A8〜A15からはオール「0」又はオール「1」のデータが出力されるようにCPUコア102の制御内容を設定し、さらにメモリ空間106にアクセスする場合にはロード命令において設定されている2バイトのアドレスデータがアドレス端子A0〜A15から出力される構成としてもよい。この場合、上位側の8個のアドレス端子A0〜A7から所定の1バイトのアドレスデータが出力される場合であったとしても、下位側の8個のアドレス端子A8〜A15から出力される1バイトのアドレスデータが特定のデータである場合にはチップセレクト端子CS0からチップセレクト信号が出力されないこととなる。これにより、上位側の1バイトのアドレスデータが所定のデータであったとしても、下位側の1バイトのアドレスデータが特定のデータであれば、チップセレクト端子CS0とは異なるチップセレクト端子からのチップセレクト信号の出力契機となるアドレスとして利用することが可能となる。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第2の実施形態又は上記第3の実施形態に適用してもよい。
(3)上記第1の実施形態では、1個のチップセレクト端子CS0に対応する回路に、IO用アドレスデコーダ114とメモリ用アドレスデコーダ115とが個別に設けられている構成としたが、IO用アドレスデコーダ114と同様にアドレス端子A0〜A7と1対1で対応する入力端子が設けられた1個のアドレスデコーダが設けられている構成としてもよい。この場合、当該アドレスデコーダを、上位側の8個のアドレス端子A0〜A7から所定の1バイトのアドレスデータが入力されている場合には、合成回路117に対してアドレス信号(上記第1の実施形態における合成アドレス信号に相当)を出力する構成とする。当該構成であっても、CPUコア102からのRD信号の出力、CPUコア102からのIREQ信号及びMREQ信号のいずれかの出力、及びCPUコア102からの所定の2バイトのアドレスデータの出力が行われている場合に、チップセレクト端子CS0からチップセレクト信号が出力されるようにすることが可能となる。また、当該構成の場合、アドレスデコーダを1個のみ設ければよい点で、上記第1の実施形態よりも構成を簡素化させることが可能となる。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第2の実施形態又は上記第3の実施形態に適用してもよい。
(4)上記第1の実施形態において、対象選択回路113を不具備とし、アドレス用回路116から合成アドレス信号が出力されているとともに動作選択回路111から動作選択信号が出力されている場合に合成回路117からチップセレクト信号が出力される構成としてもよい。この場合、CPUコア102からIREQ信号及びMREQ信号の両方が出力されていない状況であってもチップセレクト信号が出力され得ることとなるが、チップセレクト信号が出力されるためにはCPUコア102からRD信号及びWR信号のいずれかが出力されているとともに所定のアドレスデータが出力されている必要がある。なお、当該構成を、出力用ラッチ回路にチップセレクト信号を出力するための回路構成として適用してもよく、上記第2の実施形態又は上記第3の実施形態に適用してもよい。
(5)上記各実施形態において、入力ポート62aからのデータ入力を行う入力用ラッチ回路にチップセレクト信号を出力するための回路、及び出力ポート62bへのデータ衆力を行う出力用ラッチ回路にチップセレクト信号を出力するための回路の全てが、CPUコア102からIREQ信号及びMREQ信号のいずれが出力されている場合であってもチップセレクト信号を出力する構成に限定されることはなく、それら回路のうち一部はCPUコア102からIREQ信号が出力されている場合にはチップセレクト信号を出力するがMREQ信号が出力されている場合にはチップセレクト信号を出力しない構成としてもよい。この場合、当該一部の回路の対象選択回路は、IREQ信号が出力されている場合にのみ対象選択信号を出力する構成となる。また、当該一部の回路は、IO用アドレスデコーダを備える一方、メモリ用アドレスデコーダ及びアドレス用回路を備えない構成となる。当該構成においては、その一部の回路に搭載された合成回路は、IO用アドレスデコーダからのIOアドレス信号、動作選択回路からの動作選択信号及び対象選択回路からの対象選択信号を入力している場合にチップセレクト信号を出力することとなる。
(6)上記第3の実施形態において内部出力用ラッチ回路162が設けられていない構成としてもよい。この場合、外部出力用ラッチ回路161から出力ポート62bへのデータの伝送経路を分岐させるとともにその分岐経路を内部入力用ラッチ回路163と電気的に接続することで、外部出力用ラッチ回路161から出力ポート62bに設定されるデータが内部入力用ラッチ回路163においてラッチされるようにすることが可能となる。
(7)上記第3の実施形態において内部入力用ラッチ回路163を不具備とし、代わりに内部入力用ラッチ回路163の機能をRAM64又はCPU101のレジスタに担わせる構成としてもよい。この場合、内部入力用ラッチ回路163を設ける必要がない点で、上記第3の実施形態よりも構成を簡素化させることが可能となる。
(8)MPU62の入力ポート62aに1バイト分よりも多い数の接続端子が設けられている構成に代えて、1バイト分の接続端子が設けられている構成としてもよい。当該構成においては、主制御基板61に入力用ラッチ回路を複数設けるとともに、それら入力用ラッチ回路に1対1で対応する数のチップセレクト端子をMPU62に設け、チップセレクト信号の出力対象となっている入力用ラッチ回路から入力ポート62aにデータが入力され、入力ポート62aに入力されたデータがCPU101に供給される構成としてもよい。
また、MPU62の出力ポート62bに1バイト分よりも多い数の接続端子が設けられている構成に代えて、1バイト分の接続端子が設けられている構成としてもよい。当該構成においては、主制御基板61に出力用ラッチ回路を複数設けるとともに、それら出力用ラッチ回路に1対1で対応する数のチップセレクト端子をMPU62に設け、チップセレクト信号の出力対象となっている出力用ラッチ回路に出力ポート62bからデータが出力される構成としてもよい。
(9)主制御装置60から送信されるコマンドに基づいて、音声発光制御装置80により表示制御装置90が制御される構成に代えて、主制御装置60から送信されるコマンドに基づいて、表示制御装置90が音声発光制御装置80を制御する構成としてもよい。また、音声発光制御装置80と表示制御装置90とが別々に設けられた構成に代えて、両制御装置が一の制御装置として設けられた構成としてもよく、それら両制御装置のうち一方の機能が主制御装置60に集約されていてもよく、それら両制御装置の両機能が主制御装置60に集約されていてもよい。また、主制御装置60から音声発光制御装置80に送信されるコマンドの構成や、音声発光制御装置80から表示制御装置90に送信されるコマンドの構成も任意である。
(10)上記各実施形態とは異なる他のタイプのパチンコ機等、例えば特別装置の特定領域に遊技球が入ると電動役物が所定回数開放するパチンコ機や、特別装置の特定領域に遊技球が入ると権利が発生して大当たりとなるパチンコ機、他の役物を備えたパチンコ機、アレンジボール機、雀球等の遊技機にも、本発明を適用できる。
また、弾球式でない遊技機、例えば、複数種の図柄が周方向に付された複数のリールを備え、メダルの投入及びスタートレバーの操作によりリールの回転を開始し、ストップスイッチが操作されるか所定時間が経過することでリールが停止した後に、表示窓から視認できる有効ライン上に特定図柄又は特定図柄の組合せが成立していた場合にはメダルの払い出し等といった特典を遊技者に付与するスロットマシンにも本発明を適用できる。
また、外枠に開閉可能に支持された遊技機本体に貯留部及び取込装置を備え、貯留部に貯留されている所定数の遊技球が取込装置により取り込まれた後にスタートレバーが操作されることによりリールの回転を開始する、遊技媒体として遊技球を利用してスロットマシンと同様の遊技を行う遊技機にも、本発明を適用できる。
<上記各実施形態から抽出される発明群について>
以下、上述した各実施形態から抽出される発明群の特徴について、必要に応じて効果等を示しつつ説明する。なお以下においては、理解の容易のため、上記各実施形態において対応する構成を括弧書き等で適宜示すが、この括弧書き等で示した具体的構成に限定されるものではない。
<特徴A群>
特徴A1.命令を予め記憶する記憶手段(ROM63)と、
当該記憶手段から読み出した前記命令を実行する制御実行手段(CPUコア102)と、
を備えた遊技機において、
前記制御実行手段は、
第1命令を実行する場合に第1命令対応信号(MREQ信号)を出力するための第1信号出力手段(MREQ端子)と、
前記第1命令とは情報量が異なる第2命令を実行する場合に第2命令対応信号(IREQ信号)を出力するための第2信号出力手段(IREQ端子)と、
を備え、
当該遊技機は、
少なくとも前記第1命令対応信号が出力されている場合及び前記第2命令対応信号が出力されている場合のいずれであっても、特定信号(チップセレクト信号)を出力する特定出力手段(第1の実施形態では合成回路117、第2の実施形態では合成回路137、第3の実施形態では合成回路177)と、
前記特定信号が出力されている場合に、情報の入力及び出力のうち少なくとも一方である特定の動作状態となる動作手段(第1の実施形態では入力用ラッチ回路103又は出力用ラッチ回路104、第2の実施形態では出力用ラッチ回路121a、第3の実施形態では外部出力用ラッチ回路161)と、
を備えていることを特徴とする遊技機。
特徴A1によれば、第1命令を実行する場合に第1信号出力手段から第1命令対応信号が出力され、第2命令を実行する場合に第2信号出力手段から第2命令対応信号が出力されるため、第1命令及び第2命令のいずれも実行していない状況において所定の動作が実行されてしまうことを阻止することが可能となるとともに、第1命令が実行されている場合と第2命令が実行されている場合とで動作対象を区別させることが可能となる。
この場合に、動作手段を特定の動作状態とするために出力される特定信号は、制御実行手段から第1命令対応信号及び第2命令対応信号のうちいずれが出力されている場合にも出力される。これにより、第1命令及び第2命令のいずれが実行される状況であっても、動作手段を特定の動作状態にさせることが可能となる。よって、動作手段を特定の動作状態とする場合における命令の種類の幅を広げることが可能となる。
なお、「第1信号出力手段」としては「第1信号出力部」又は「第1信号出力端子」が挙げられ、「第2信号出力手段」としては「第2信号出力部」又は「第2信号出力端子」が挙げられる。
特徴A2.前記第1命令対応信号又は前記第2命令対応信号が出力されている場合に所定信号を出力する所定出力手段(第1の実施形態では対象選択回路113、第2の実施形態では対象選択回路133、第3の実施形態では対象選択回路173)を備え、
前記特定出力手段は、前記所定信号が出力されている場合に前記特定信号を出力することを特徴とする特徴A1に記載の遊技機。
特徴A2によれば、所定出力手段から所定信号が出力されていることを少なくとも一の条件として特定出力手段から特定信号が出力される構成において、所定出力手段は第1命令対応信号又は第2命令対応信号が出力されている場合に所定信号を出力する構成であるため、所定出力手段以外の構成をそのまま流用しながら上記のような優れた効果を奏することが可能となる。
特徴A3.前記所定出力手段は、前記第1信号出力手段と電気的に接続される入力手段及び前記第2信号出力手段と電気的に接続される入力手段を有し前記第1命令対応信号及び前記第2命令対応信号のいずれかが入力されている場合に前記所定信号を出力する論理回路(対象選択用論理回路113a)を備えていることを特徴とする特徴A2に記載の遊技機。
特徴A3によれば、第1命令対応信号又は第2命令対応信号が出力されている場合に所定出力手段は自ずと所定信号を出力する構成であるため、第1命令対応信号が出力される場合と第2命令対応信号が出力される場合とで所定出力手段の状態を切り換える必要がない。よって、所定出力手段の構成の簡素化を図りながら、既に説明したような優れた効果を奏することが可能となる。
特徴A4.前記第1命令はロード命令であり、前記第2命令はイン命令及びアウト命令のいずれかであることを特徴とする特徴A1乃至A3のいずれか1に記載の遊技機。
特徴A4によれば、情報の入力及び出力のうち少なくとも一方である特定の動作状態となるように動作手段を制御する場合において、イン命令及びアウト命令のいずれかだけでなくロード命令を実行することが可能となる。
特徴A5.前記制御実行手段は、
動作対象を指定する指定情報を出力するための指定情報出力手段(アドレス端子A0〜A15)と、
前記第1命令を実行することで前記動作手段を前記特定の動作状態とする場合に第1指定情報を前記指定情報出力手段から出力し、前記第2命令を実行することで前記動作手段を前記特定の動作状態とする場合に第2指定情報を前記指定情報出力手段から出力する指定情報出力手段(CPUコア102におけるステップS305、ステップS402、ステップS408、ステップS415及びステップS419の処理を実行する機能)と、
を備え、
前記特定出力手段は、前記第1指定情報が出力されている場合及び前記第2指定情報が出力されている場合のいずれであっても前記特定信号を出力することを特徴とする特徴A1乃至A4のいずれか1に記載の遊技機。
特徴A5によれば、動作手段を特定の動作状態とする場合に第1命令及び第2命令のいずれも実行可能とした構成において、第1命令を実行する場合には第1指定情報が出力されるとともに第2命令を実行する場合には第2指定情報が出力される。これにより、第1命令を実行する場合及び第2命令を実行する場合のそれぞれに対応する態様で指定情報の出力を行うことが可能となる。また、第1命令を実行する場合には第1指定情報が出力され、第2命令を実行する場合には第2指定情報が出力される構成であっても、第1指定情報が出力されている場合及び第2指定情報が出力されている場合のいずれであっても特定出力手段から特定信号が出力されるため、第1命令及び第2命令のいずれが実行される状況であっても、動作手段を特定の動作状態にさせることが可能となる。
なお、「指定情報出力手段」としては「指定情報出力部」又は「指定情報出力端子」が挙げられる。
特徴A6.前記第1指定情報と前記第2指定情報とは情報量が異なることを特徴とする特徴A5に記載の遊技機。
特徴A6によれば、第1命令を実行する場合には当該第1命令に対応する情報量で指定情報の出力が行われ、第2命令を実行する場合には当該第2命令に対応する情報量で指定情報の出力が行われる。この場合に、上記特徴A5の構成を備え、第1指定情報が出力されている場合及び第2指定情報が出力されている場合のいずれであっても特定出力手段から特定信号が出力されるため、第1命令及び第2命令のいずれが実行される状況であっても、動作手段を特定の動作状態にさせることが可能となる。
特徴A7.前記第1指定情報又は前記第2指定情報が出力されている場合に指定対応信号を出力する指定対応手段(第1の実施形態ではIO用アドレスデコーダ114、メモリ用アドレスデコーダ115及びアドレス用回路116、第2の実施形態ではIO用アドレスデコーダ134、メモリ用アドレスデコーダ135及びアドレス用回路136、第3の実施形態ではIO用アドレスデコーダ174、メモリ用アドレスデコーダ175及びアドレス用回路176)を備え、
前記特定出力手段は、前記指定対応信号が出力されている場合に前記特定信号を出力することを特徴とする特徴A5又はA6に記載の遊技機。
特徴A7によれば、指定対応手段は第1指定情報又は第2指定情報が出力されている場合に指定対応信号を出力し、指定対応手段から指定対応信号が出力されていることを少なくとも一の条件として特定出力手段から特定信号が出力される構成であるため、特定出力手段において第1指定情報及び第2指定情報のそれぞれに対応した動作を実行する必要が生じない。これにより、特定出力手段の構成の簡素化を図りながら、既に説明したような優れた効果を奏することが可能となる。
特徴A8.前記指定対応手段は、
前記第1指定情報が出力されている場合に第1対応信号を出力する手段(第1の実施形態ではメモリ用アドレスデコーダ115、第2の実施形態ではメモリ用アドレスデコーダ135、第3の実施形態ではメモリ用アドレスデコーダ175)と、
前記第2指定情報が出力されている場合に第2対応信号を出力する手段(第1の実施形態ではIO用アドレスデコーダ114、第2の実施形態ではIO用アドレスデコーダ134、第3の実施形態ではIO用アドレスデコーダ174)と、
前記第1対応信号又は前記第2対応信号が出力されている場合に前記指定対応信号を出力する手段(第1の実施形態ではアドレス用回路116、第2の実施形態ではアドレス用回路136、第3の実施形態ではアドレス用回路176)と、
を備えていることを特徴とする特徴A7に記載の遊技機。
特徴A8によれば、第1指定情報が出力されている場合にそれに対応させて第1対応信号を出力する手段と、第2指定情報が出力されている場合にそれに対応させて第2対応信号を出力する手段とが個別に設けられていることにより、第1指定情報及び第2指定情報のそれぞれに対応する信号の出力を比較的簡素な構成により行うことが可能となる。また、第1対応信号又は第2対応信号が出力されている場合に指定対応信号が出力される構成であるため、特定出力手段に出力される信号の種類を抑えることが可能となる。
なお、特徴A1〜A8の構成に対して、特徴A1〜A8、特徴B1〜B6、特徴C1〜C6のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。
<特徴B群>
特徴B1.出力手段(出力ポート62b)に対して所定情報が設定されるようにする制御実行手段(CPUコア102)と、
前記出力手段に設定された前記所定情報に対応する動作を実行する動作実行手段(特電用の駆動部32b、普電用の駆動部34b、特図表示部37a、特図保留表示部37b、普図表示部38a、普図保留表示部38bなど)と、
前記出力手段に設定される前記所定情報を当該所定情報が伝送される伝送経路から取得し、その取得した前記所定情報を前記制御実行手段に供給する供給手段(第2の実施形態では入力用ラッチ回路122a〜122c、第3の実施形態では内部出力用ラッチ回路162及び内部入力用ラッチ回路163)と、
を備えていることを特徴とする遊技機。
特徴B1によれば、出力手段に設定された所定情報が伝送経路を介して制御実行手段に供給される。これにより、出力手段に設定する所定情報を別保存したり、再度読み出したりしなくても、その所定情報を制御実行手段において再度読み出して利用することが可能となる。
特徴B2.前記供給手段は、前記制御実行手段の制御に基づき前記供給手段に入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給することを特徴とする特徴B1に記載の遊技機。
特徴B2によれば、制御実行手段において好ましいタイミングで供給手段から制御実行手段に所定情報が供給されるようにすることが可能となる。
特徴B3.前記制御実行手段への情報の伝送及び前記制御実行手段からの情報の伝送を可能とする第1伝送経路(データバスDB)と、
前記第1伝送経路から取得した前記所定情報を前記出力手段に設定する出力用設定手段(第2の実施形態では出力用ラッチ回路121a〜121c、第3の実施形態では外部出力用ラッチ回路161)と、
を備え、
前記供給手段は、前記第1伝送経路及び前記出力用設定手段から前記出力手段への情報の第2伝送経路(データ用経路L1〜L3)のうちいずれかである対象経路と電気的に接続され、当該対象経路から取得した前記所定情報を前記制御実行手段に供給すべく前記第1伝送経路に供給することを特徴とする特徴B1又はB2に記載の遊技機。
特徴B3によれば、出力手段に所定情報を設定するための伝送経路を利用して制御実行手段に所定情報を供給することが可能となる。
特徴B4.前記出力用設定手段は、出力用取得信号が入力されている場合に、前記第1伝送経路から取得した前記所定情報を前記出力手段に設定し、
前記供給手段は、入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給すべく前記第1伝送経路に供給し、
前記制御実行手段から所定指定情報(アドレスデータ)が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力する第1出力対応手段(第2の実施形態では合成回路137、第3の実施形態では合成回路177)と、
前記制御実行手段から前記所定指定情報が出力されている場合に、前記供給手段に前記入力用取得信号を出力する第2出力対応手段(第2の実施形態では合成回路147、第3の実施形態では合成回路187)と、
を備えていることを特徴とする特徴B3に記載の遊技機。
特徴B4によれば、出力用設定手段は出力用取得信号が入力されている場合に出力手段に対して所定情報を設定し、供給手段は入力用取得信号が入力されている場合に所定情報を制御実行手段に供給するため、所定情報の出力手段への設定タイミングと所定情報の制御実行手段への供給タイミングとを好ましいものとすることが可能となる。この場合に、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である。これにより、出力手段に所定情報を設定するために使用される所定指定情報を利用して、当該所定情報を制御実行手段に供給させることが可能となる。
特徴B5.前記制御実行手段は、
前記出力用設定手段による前記所定情報の設定を行わせる場合に第1信号を出力するための第1対応手段(WR端子)と、
前記供給手段による前記所定情報の供給を行わせる場合に第2信号を出力するための第2対応手段(RD端子)と、
を備え、
前記第1出力対応手段は前記第1信号が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力し、
前記第2出力対応手段は前記第2信号が出力されている場合に、前記供給手段に前記入力用取得信号を出力することを特徴とする特徴B4に記載の遊技機。
特徴B5によれば、制御実行手段から第1信号が出力されている場合に出力用取得信号が出力される一方、制御実行手段から第2信号が出力されている場合に入力用取得信号が出力される。これにより、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である構成であっても、出力用設定手段による所定情報の設定が行われるタイミングと、供給手段による所定情報の供給が行われるタイミングとを異ならせることが可能となる。
なお、「第1対応手段」としては「第1対応部」又は「第1対応端子」が挙げられ、「第2対応手段」としては「第2対応部」又は「第2対応端子」が挙げられる。
特徴B6.前記制御実行手段は、
前記供給手段により供給された前記所定情報に対して所定処理を実行することで異なる情報を生成する生成手段(CPUコア102におけるステップS514の処理を実行する機能)と、
当該生成手段により生成された前記異なる情報が前記出力手段に対して設定されるようにする手段(CPUコア102におけるステップS518の処理を実行する機能)と、
を備えていることを特徴とする特徴B1乃至B5のいずれか1に記載の遊技機。
特徴B6によれば、制御実行手段は既に出力手段に設定した所定情報を加工することにより異なる情報を生成し、その異なる情報を出力手段に設定することが可能となる。
なお、特徴B1〜B6の構成に対して、特徴A1〜A8、特徴B1〜B6、特徴C1〜C6のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。
<特徴C群>
特徴C1.所定伝送経路(データバスDB)を利用して情報の入力及び出力を行う制御手段(CPU101)と、
当該制御手段に設けられた選択信号用手段(チップセレクト端子CS0)から選択信号(チップセレクト信号)が出力されている場合に、前記所定伝送経路から取得した所定情報を出力手段(出力ポート62b)に設定する出力用設定手段(外部出力用ラッチ回路161)と、
前記出力手段に設定された前記所定情報に対応する動作を実行する動作実行手段(特電用の駆動部32b、普電用の駆動部34b、特図表示部37a、特図保留表示部37b、普図表示部38a、普図保留表示部38bなど)と、
を備えた遊技機において、
前記制御手段は、
前記所定情報の前記出力手段への出力を可能とする情報出力手段を有する制御実行手段(CPUコア102)と、
前記情報出力手段から出力された前記所定情報を取得し、その取得した前記所定情報を前記制御実行手段に供給する供給手段(内部出力用ラッチ回路162及び内部入力用ラッチ回路163)と、
を備えていることを特徴とする遊技機。
特徴C1によれば、出力手段に設定された所定情報が制御実行手段に供給される。これにより、出力手段に設定する所定情報を別保存したり、再度読み出したりしなくても、その所定情報を制御実行手段において再度読み出して利用することが可能となる。また、供給手段は制御手段に内蔵されているため、供給手段を動作させるための手段を制御手段において用意する必要が生じない。よって、制御手段の端子などの数の増加を抑えながら、所定情報を制御実行手段において再度読み出して利用することが可能となる。
なお、「選択信号用手段」としては「選択部」又は「選択端子」が挙げられる。
特徴C2.前記供給手段は、前記制御実行手段の制御に基づき前記供給手段に入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給することを特徴とする特徴C1に記載の遊技機。
特徴C2によれば、制御実行手段において好ましいタイミングで供給手段から制御実行手段に所定情報が供給されるようにすることが可能となる。
特徴C3.前記所定伝送経路は、前記制御実行手段への情報の伝送及び前記制御実行手段からの情報の伝送を可能とするものであり、
前記供給手段は、前記所定伝送経路から取得した前記所定情報を前記制御実行手段に供給すべく前記所定伝送経路に供給することを特徴とする特徴C1又はC2に記載の遊技機。
特徴C3によれば、出力手段に所定情報を設定するための所定伝送経路を利用して所定情報を制御実行手段に供給することが可能となる。
特徴C4.前記出力用設定手段は、出力用取得信号が入力されている場合に、前記所定伝送経路から取得した前記所定情報を前記出力手段に設定し、
前記供給手段は、入力用取得信号が入力されている場合に前記所定情報を前記制御実行手段に供給すべく前記所定伝送経路に供給し、
前記制御実行手段から所定指定情報(アドレスデータ)が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力する第1出力対応手段(合成回路177)と、
前記制御実行手段から前記所定指定情報が出力されている場合に、前記供給手段に前記入力用取得信号を出力する第2出力対応手段(合成回路187)と、
を備えていることを特徴とする特徴C3に記載の遊技機。
特徴C4によれば、出力用設定手段は出力用取得信号が入力されている場合に出力手段に対して所定情報を設定し、供給手段は入力用取得信号が入力されている場合に制御実行手段に所定情報を供給するため、所定情報の出力手段への設定タイミングと所定情報の制御実行手段への供給タイミングとを好ましいものとすることが可能となる。この場合に、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である。これにより、出力手段に所定情報を設定するために使用される所定指定情報を利用して、当該所定情報を制御実行手段に供給させることが可能となる。
特徴C5.前記制御実行手段は、
前記出力用設定手段による前記所定情報の設定を行わせる場合に第1信号を出力するための第1対応手段(WR端子)と、
前記供給手段による前記所定情報の供給を行わせる場合に第2信号を出力するための第2対応手段(RD端子)と、
を備え、
前記第1出力対応手段は前記第1信号が出力されている場合に、前記出力用設定手段に前記出力用取得信号を出力し、
前記第2出力対応手段は前記第2信号が出力されている場合に、前記供給手段に前記入力用取得信号を出力することを特徴とする特徴C4に記載の遊技機。
特徴C5によれば、制御実行手段から第1信号が出力されている場合に出力用取得信号が出力される一方、制御実行手段から第2信号が出力されている場合に入力用取得信号が出力される。これにより、出力用設定手段に出力用取得信号を出力させるために制御実行手段から出力される所定指定情報と、供給手段に入力用取得信号を出力させるために制御実行手段から出力される所定指定情報とが同一である構成であっても、出力用設定手段による所定情報の設定が行われるタイミングと、供給手段による所定情報の供給が行われるタイミングとを異ならせることが可能となる。
なお、「第1対応手段」としては「第1対応部」又は「第1対応端子」が挙げられ、「第2対応手段」としては「第2対応部」又は「第2対応端子」が挙げられる。
特徴C6.前記制御実行手段は、
前記供給手段により供給された前記所定情報に対して所定処理を実行することで異なる情報を生成する生成手段(CPUコア102におけるステップS514の処理を実行する機能)と、
当該生成手段により生成された前記異なる情報が前記出力手段に対して設定されるようにする手段(CPUコア102におけるステップS518の処理を実行する機能)と、
を備えていることを特徴とする特徴C1乃至C5のいずれか1に記載の遊技機。
特徴C6によれば、制御実行手段は既に出力手段に設定した所定情報を加工することにより異なる情報を生成し、その異なる情報を出力手段に設定することが可能となる。
なお、特徴C1〜C6の構成に対して、特徴A1〜A8、特徴B1〜B6、特徴C1〜C6のうちいずれか1又は複数の構成を適用してもよい。これにより、その組み合わせた構成による相乗的な効果を奏することが可能となる。
上記特徴A群、上記特徴B群及び上記特徴C群に係る発明によれば、以下の課題を解決することが可能である。
遊技機の一種として、パチンコ遊技機やスロットマシン等が知られている。これらの遊技機は、CPUなどの制御素子、ROMなどの読み出し専用の記憶素子及びRAMなどの読み書き両用の記憶素子などを備えている。制御素子は、読み書き両用の記憶素子への情報の書き込み及び当該記憶素子からの情報の読み出しを行いながら、読み出し専用の記憶素子から読み出したプログラムに従って処理を実行する。この処理の実行に際しては、制御素子に対してセンサなどからの情報の入力が行われるとともに、電動アクチュエータや発光素子などに対する制御素子からの情報の出力が行われる。なお、制御素子、読み出し専用の記憶素子及び読み書き両用の記憶素子などが1チップ化されたものも知られている。
ここで、上記例示等のような遊技機においては、制御を好適に行うことが可能な構成が求められており、この点について未だ改良の余地がある。
以下に、以上の各特徴を適用し得る又は各特徴に適用される遊技機の基本構成を示す。
パチンコ遊技機:遊技者が操作する操作手段と、その操作手段の操作に基づいて遊技球を発射する遊技球発射手段と、その発射された遊技球を所定の遊技領域に導く球通路と、遊技領域内に配置された各遊技部品とを備え、それら各遊技部品のうち所定の通過部を遊技球が通過した場合に遊技者に特典を付与する遊技機。
スロットマシン等の回胴式遊技機:複数の絵柄を可変表示させる絵柄表示装置を備え、始動操作手段の操作に起因して前記複数の絵柄の可変表示が開始され、停止操作手段の操作に起因して又は所定時間経過することにより前記複数の絵柄の可変表示が停止され、その停止後の絵柄に応じて遊技者に特典を付与する遊技機。