JPS58213342A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複数桁の２つの数を加算する加算回路に関し、
特に０ＭＯ８）ランジスタ（相補型絶縁ゲート電界効果
トランジスタ）を用いて構成する゛のに最適な加算回路
に関するものである。

１・であり、第１桁１′１の加算数ムｉ　、第１桁目へ
の被加算数Ｂｉ、第ｉ桁目への桁１−げ信号ｑを入力し
て、第１桁目の和Ｓｉ、第ｉ＋１桁目への桁上げ信号Ｃ
１＋１を出力する機能のものである。ちなみに、Ｓｉと
Ｃｉ＋−１は１ Ｓｉ−ムｌ■Ｂｉ■ジ Ｃ工＋、＝ムｉＢｉ　＋　Ｃｉ　（ム、■Ｂｉ）で示さ
れる。第２図は、第１図の全加算を用いて加算数ム、被
加算数Ｂが共に４ビツトの場合の加算回路を示す。第１
図と同一記号は同一部分を清書 し、Ｌｌ　　〜Ｌ４　は全加算器である。加算数（ム、
４ム３　ム２　ム１　）と被加算数（Ｂ４　　Ｂ３　Ｂ
２　Ｂ１）と第１桁日への桁上げ信号Ｃ１を人力して、
４ビツトの和（８４８３８２８１）と第４桁目の？加算
器Ｌ４からの桁上げ信号Ｃ５を出力する回路である。

加算数ムｉ　、　肢、加算数Ｂｉ２桁」−げ信号Ｃ１が
同時に人力されたとすれば、和Ｓ１　　はＸＸＯＲゲー
ト（排他的論理和ゲート）２段、Ｃ２はＥＸＯＲゲート
１段とＮＡＮＤゲート２段の遅延時間が必要で、ＸＸＯ
ＲゲートをＣＭＯ８＋−＝ンンシスタで構成したとき、
ＨＡＮＤ又はＮＯＲゲーＦ２段相当の遅延時間とみなせ
るから、和Ｓ１　はゲート４段分の遅延、最終の桁上げ
信号Ｃ５はゲー　１１０段分の遅延時間を待って得られ
る。一般に、ｎビット数同志の加算の場合、クリティカ
ルバス４　である桁上げ信号０ｎ−１−１を得るために
は、ゲート２ｎ＋２段分の遅延時間が必要となる。

本発明は、従来の加算回路の長いクリティカルバスを大
幅に短縮し、高速に加算することのできる加算回路を提
供しようとするものである。

以下図面を参照して本発明の詳細な説明する。

第３図は本発明の加算回路に用いる全加算器の一実施例
である。同図ａはタイプ１の全加算器であυ、第１桁日
の加算数ムｉ　、第１桁目の被加算数Ｂよ　、第１桁目
への桁上げ信号Ｃｉ　を入力し、第１桁目の和Ｓｉ　と
第ｉ＋１桁目への桁上げ信号９を出力する機能を有する
ものである反、同図すはタイプ２の全加算器であシ、加
算数ムｉ。

被加算数”１ｍ桁上げ信号ｃｉを入力し、和Ｓｉと第ｉ
＋１桁日ぺの桁上げ信号Ｃｉ＋１を出力する機能を有す
るものである。同図中、１，８はＲＸＯＲ（排他的論理
和）ゲート、２，３，９．１１はインバータであり、４
〜７，１２〜１６は第４図に示すようなトライステート
・インバータである。尚、同図ａは概略図、同図すはＬ
ｔ体回路図を′　示す。

第４図において、イネーブル制御信号Ｅを７−イレベ／
Ｌ／（高論理レベ）ｖ）、Ｅをローレベル（低論理レベ
／Ｌ／）にしたとき、入力信号ＩＮが反転されて低イン
ピーダンスで出力ＯＵＴに伝達され、イネーブル制御硬
りをローレベル、Ｅを／１イレベルにしたとき、出力Ｏ
ＵＴは高インピーダンヌとなる。さて、第３図ａのタイ
プ１全加算器、ｂのタイプ２全加算器の真理値表をそれ
ぞれ第１表、第２表に示す。

第１表 第２表 第３図ａから、ムｉとＢｉの排他的論理和ム１■Ｂ、ｉ
　＝　Ｏのとき、ｓｉ＝　Ｃｉ　ｐζ；−５（又はＢｉ
）とな９、ムｉ■Ｂｉ＝１のとき、融−＝　Ｃｉ　。

６二−Ｃ１となるように、ＸＸＯＲゲート１が、トライ
ステート−インバータ４と６、かつ６ト７をそれぞれ相
補的にイネーブル・デイスエーフ゛ル制御していること
がわかる。同様に第３図すでは、ＸＸＯＲゲート８が、
トライステート・インノく一′　　ヶ、２と、３、ヵ、
っ、４と、６をおれ（−わ相補的°　にイネーブル・デ
ィスエーブル制御して、＾ｉ＋Ｂｉ　＝　Ｏノとき、”
ｌ　＝　Ｃ１ｒ　Ｃ１−１−１＝ムｉ（又はＢｉ　　）
となり、ムｉ■Ｂｉ＝１のとき、８１＝：　ｃｉＣｉ−
Ｈ＝Ｃｉとなるように制御していることがわかる。

第６図に本発明による４ビツト加算回路の実施例を示す
。第６図において、第３図と同一部分は同一記号として
いる。第６図の５１．５３は第３図ａのタイプ１全加算
器であり、５２．６４は第３図すのタイプ２全加算器で
あって、奇数ビット目にタイプ１の偶数ビット目にタイ
プ２の全加算器がそれぞれ配置された構成になっている
。加Ｎ￥。

数（ム４ム３ム２ム１）、被加算＃（Ｂ４Ｂ５Ｂ２Ｂ１
）２桁上げ信号Ｃ１を入力し、４ビツトの和（Ｓ　Ａ　
Ｓ　ｓ　８２　８１　　）と第４桁目からの桁にげ信号
Ｃ５を出力する。各ブロック６１〜６４の動作が第３図
の説明で明らかであ不から、詳細な説明は省略する。さ
て、加算数ムｉ　、被加算数Ｊｒ桁」二げ信号（ｌｊｉ
が同時に入力されたとすれば、和ＳｉはＲＸＯＲ／７’
−ト１段とイ：／／＜−ｐ２段、ＧはＥＸＯＲ１段とイ
ンバータ１段の遅延時間で得られ、クリティカルパスで
′ある桁上げ信号Ｃ５はＣ２からＣ５′１でインバータ
３段分の遅延時間となるから、ＩＣＸｏＲｌ段とインバ
ータ４段の遅延時間だけで得られる。これはゲート、換
算で６段分の遅延時間となる。

二股にｎビット数同志の加算の場合、クリティカルパス
である桁上げ信号０ｎ−１−１は、ゲートｎ＋２段分の
遅延時間だけで得られる。これは第２図の従来回路のク
リティカルパス遅延時間、ゲート２ｎ＋２段分と比べて
、約半分に短縮された値となる。即ち、従来の回路に対
して２倍の加算速度で加豆できることになる。

桁上げ信号Ｇ＝、　Ｃｉ＋１はトライステート・インバ
ータでドライブされているため、例えば、１−′ノンス
ファ・ゲートを直列接続した構成の桁１−げ信号伝搬遅
延よりも小さい遅延時間で桁上げ信号を伝搬させるよう
に設計することが容易に可能である。

なお、第３図の実施例で、トライステート・インバータ
４〜７，１２〜１６をイネーブル・ディスエーブル制御
するのに、それぞれＫＸＯＲゲート１とインバータ２、
ＨＸＯＲゲート８とインバータ９を用いているが、１，
８にＩＣＩ　Ｎ　ＯＲ（４゜クスクルーシプ・ノア）ゲ
ートを用いて、トライステート・インバータ４〜７，１
２〜１６のイネーブル、ディスエーブル制御入力を交換
（第４図のＩＥ、ＩＣに入力されている入力線を交換）
しても同様に実現できる。（図示せず） 以上説明したように本発明によれば、簡単な回ｉ１Ｍ成
ｆ、クリティカルパスである桁上げ信号伝搬径路を大幅
に短縮して、高速加算動作がｉ１Ｊ能な加算回路が得ら
れ、その効果は極めて人きいものである。

【図面の簡単な説明】

第１図は全加算器の従来例を示す図、第２図は４ビ、ト
加算回路の従来例を示す図、第３図ａ。 ｂはそれぞれ本発明のタイプ１．タイプ２全加算′　器
の実施例を示す図、第４図ａ、ｂはそれぞれトライステ
ート・インバータの概略回路図及び具体的回路構成図、
第６図は本発明の４ビツト加算回路の実施例を示す図で
ある。 １、　ｓ−・−・−Ｘ　Ｘ　ＯＲ／７’　−ト、４〜７
，１２〜ｉ６・・・・・・トライステート・インバータ
。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｆＪ
Ｉ４１図 １７３ 第２図 〔１ １１３図 ＠　４　図 ＋　ＣＩｌ　　　　　　　　（ｂ＋ 第　５　図 Ｈ

Claims (1)

1. 【特許請求の範囲】 蓮 トと、上記論理ゲートの出力信号に対応してオン、オフ
   制御される第１．第２．第３．第４のトライステート・
   インバータとを具備し、に記第１と第２のトライヌテー
   ト・インバータノ出カを共通接続し、第３の人力信号の
   反転信号を」−記第１のトライステート・インバータに
   、上記第３の入力信号を上記第２のトライステート０イ
   ンバータに、それぞれ入力し、上記第３と第４のトライ
   ステート・インバータの出力を１１ミ通接続し、上記第
   １の人力信号・に応じた信り・を↓１記第３のトライス
   デート・インバータニ、１−記第２の入力信号を上記第
   ４のトライステート・インバータに、それぞれ入力して
   、」−記第１゜第２のトライステート・インバータが互
   いに相・　　°補的にオン、オフ制御され、上記第３．
   第４のトライステ５−ト・インバータが互いに相補的ニ
   オン、オフ制御されるように構成したことを特徴とする
   加算回路。 （２）論理ゲートが排他的論理であることを特徴とする
   特許−請求の範囲第１項記載の加算回路。