JPH04192033A - 補数変換回路 - Google Patents
補数変換回路Info
- Publication number
- JPH04192033A JPH04192033A JP2326965A JP32696590A JPH04192033A JP H04192033 A JPH04192033 A JP H04192033A JP 2326965 A JP2326965 A JP 2326965A JP 32696590 A JP32696590 A JP 32696590A JP H04192033 A JPH04192033 A JP H04192033A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 17
- 230000000295 complement effect Effects 0.000 title claims description 19
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は整数の負の数を2進数で表わす時の2つの補
数変換を高速に行う論理回路で形成された補数変換回路
に関するものである。
数変換を高速に行う論理回路で形成された補数変換回路
に関するものである。
整数て負の数を2進数て表現する場合、2進数の正の数
を反転し1を加算することにより2つの補数表現を行う
。従来、この2つの補数変換を行う時、論理回路では第
2図のようになる。図において、入力デコーダの反転を
行うインバータ回路(4)、その出力データに1を加え
る加算回路(5)とで構成される。
を反転し1を加算することにより2つの補数表現を行う
。従来、この2つの補数変換を行う時、論理回路では第
2図のようになる。図において、入力デコーダの反転を
行うインバータ回路(4)、その出力データに1を加え
る加算回路(5)とで構成される。
次に動作について説明する。
この回路はインバータ回路(4)と加算回路(5)て構
成され、この構成により例えば、整数5を2進数010
1として入力するとインバータ回路により反転し、10
10となる(lの補数)。次いて、この出力データを加
算回路(5)の人力とし、最下位ビットに電源電位を入
力することによりlを加算することになり、!011と
なり、整数で−5の2進数表現すなわち2つの補数に変
換される。
成され、この構成により例えば、整数5を2進数010
1として入力するとインバータ回路により反転し、10
10となる(lの補数)。次いて、この出力データを加
算回路(5)の人力とし、最下位ビットに電源電位を入
力することによりlを加算することになり、!011と
なり、整数で−5の2進数表現すなわち2つの補数に変
換される。
従来補数変換回路は以上のように構成されていたので、
反転された入力データと、lを加算する加算回路でキャ
リー出力の伝搬か下位ビットから次々に上位ビットへと
伝わるので、ビット数個の加算回路の伝搬遅延時間を有
し、ビット数が多くなると高速の演算処理を行う場合な
とで使用できないという問題点があった。
反転された入力データと、lを加算する加算回路でキャ
リー出力の伝搬か下位ビットから次々に上位ビットへと
伝わるので、ビット数個の加算回路の伝搬遅延時間を有
し、ビット数が多くなると高速の演算処理を行う場合な
とで使用できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、伝搬遅延時間かビット数に比例することなく
、ビット数の拡張においても高速処理を可能とする補数
変換回路を得ることを目的とする。
たもので、伝搬遅延時間かビット数に比例することなく
、ビット数の拡張においても高速処理を可能とする補数
変換回路を得ることを目的とする。
この発明に係る補数変換回路は、入力データの反転値か
らそれぞれ1を加算するときの出力データに規則性を見
出し、入力データの条件をデコードして、コントロール
信号を生成し、入力データをこのコントロール信号によ
り判別して出力するようにしたものである。
らそれぞれ1を加算するときの出力データに規則性を見
出し、入力データの条件をデコードして、コントロール
信号を生成し、入力データをこのコントロール信号によ
り判別して出力するようにしたものである。
この発明における補数変換回路は、従来問題となってい
た多ビットの2つの補数変換の時の伝搬遅延時間の問題
を解消することかでき、高速ロジック演算(減算、除算
)などに利用することか可能となる。
た多ビットの2つの補数変換の時の伝搬遅延時間の問題
を解消することかでき、高速ロジック演算(減算、除算
)などに利用することか可能となる。
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例である補数変換回路の回路図で
ある。図において、(1)は入力データを反転出力する
インバータ回路、(2)はインバータ回路(1)で反転
されたデータを入力とした論理積回路である。(3)は
論理積回路(2)の出力信号をコントロール信号として
入力データと入力反転データを判別するセレクタ回路で
ある。また、A3〜Aφは入力データ、Q3〜Qφは出
力データである。
図はこの発明の一実施例である補数変換回路の回路図で
ある。図において、(1)は入力データを反転出力する
インバータ回路、(2)はインバータ回路(1)で反転
されたデータを入力とした論理積回路である。(3)は
論理積回路(2)の出力信号をコントロール信号として
入力データと入力反転データを判別するセレクタ回路で
ある。また、A3〜Aφは入力データ、Q3〜Qφは出
力データである。
次に動作について説明する。第1図において、A3〜A
φの入力データ(A3をMSB AφはLSBとする
)をインバータ回路f1)により反転する。次に第1表
で示した条件に基づき、反転データか“1”の時にコン
トロール信号として出力できるように、論理積回路(2
)に入力する。
φの入力データ(A3をMSB AφはLSBとする
)をインバータ回路f1)により反転する。次に第1表
で示した条件に基づき、反転データか“1”の時にコン
トロール信号として出力できるように、論理積回路(2
)に入力する。
第1表 2つの補数変換の規則性
次に、このコントロール信号を入力としてセレクタ回路
(3)により、入力データの正転か反転かを選択して出
力する。Qφは最下位ピットなので、反転データの反転
すなわち入力Aφをそのまま出力とする。次にQlでは
条件としてAφの反転出力か“1″のときにAIを出力
するようにする。
(3)により、入力データの正転か反転かを選択して出
力する。Qφは最下位ピットなので、反転データの反転
すなわち入力Aφをそのまま出力とする。次にQlでは
条件としてAφの反転出力か“1″のときにAIを出力
するようにする。
Q2ては条件によりAφ、AIかともに“1″の時のみ
A2を出力とし、その他はA2の反転データを出力とす
る。Q3てはAφ〜A2かすべて“l”の時に限りA3
を出力し、その他はA3の反転データを出力する。この
ような条件で出力した結果、Q3〜Qφ出力はA3〜A
φ入カデータの2つの補数を出力したことになる。
A2を出力とし、その他はA2の反転データを出力とす
る。Q3てはAφ〜A2かすべて“l”の時に限りA3
を出力し、その他はA3の反転データを出力する。この
ような条件で出力した結果、Q3〜Qφ出力はA3〜A
φ入カデータの2つの補数を出力したことになる。
なお、上記実施例ては4ビツトの2つの補数変換回路の
場合について示したか、第1表の条件同様具なるビット
数の回路構成も可能である。
場合について示したか、第1表の条件同様具なるビット
数の回路構成も可能である。
以上のようにこの発明によれば、従来の2つの補数変換
の伝搬遅延時間かビット数に比例することなく、素子の
段数か少なくて済み高速に処理することができる効果が
ある。
の伝搬遅延時間かビット数に比例することなく、素子の
段数か少なくて済み高速に処理することができる効果が
ある。
第1図はこの発明の一実施例である補数変換回路の回路
図、第2図は従来の補数変換回路の回路図である。 図において、(1)はインバータ回路、(2)は論理積
回路、(3)はセレクタ回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
図、第2図は従来の補数変換回路の回路図である。 図において、(1)はインバータ回路、(2)は論理積
回路、(3)はセレクタ回路を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 論理回路で形成され、入力データを反転出力するインバ
ータ回路と、このインバータ回路の反転出力と正転出力
を選択するセレクタ回路およびデコード回路とで構成さ
れたことを特徴とする補数変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2326965A JPH04192033A (ja) | 1990-11-27 | 1990-11-27 | 補数変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2326965A JPH04192033A (ja) | 1990-11-27 | 1990-11-27 | 補数変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04192033A true JPH04192033A (ja) | 1992-07-10 |
Family
ID=18193773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2326965A Pending JPH04192033A (ja) | 1990-11-27 | 1990-11-27 | 補数変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04192033A (ja) |
-
1990
- 1990-11-27 JP JP2326965A patent/JPH04192033A/ja active Pending
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