JPS59221031A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS59221031A JPS59221031A JP9495983A JP9495983A JPS59221031A JP S59221031 A JPS59221031 A JP S59221031A JP 9495983 A JP9495983 A JP 9495983A JP 9495983 A JP9495983 A JP 9495983A JP S59221031 A JPS59221031 A JP S59221031A
- Authority
- JP
- Japan
- Prior art keywords
- output
- frequency divider
- stage
- circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は分周回路に関する。
技術の背景
周知のとおシ分周回路は入力周波数を所望の分１ １
１ 層比に従って分周し、２ ’３ ’４・・・等にその周
波数を低減せしめるものである。この分周回路の用途は
広く、近年ＩＣ（半導体集積回路）化が進んでいる。又
、各種分周回路ＩＣは低速ｉ１）作のものから高速動作
のものまであり、高速動作形としては例えば１００■九
のものがある。ＭＣ−１０１３６゜ＭＣ−１０１３１，
ＭＣ−１０１０９にて構成された第１図（後述）がその
−例である。この第１図による構成例では高速形ではあ
るがその分周比は１６分周が限界であり、いわゆる高原
・高分周形の分周回路としては機能不足である。
１ 層比に従って分周し、２ ’３ ’４・・・等にその周
波数を低減せしめるものである。この分周回路の用途は
広く、近年ＩＣ（半導体集積回路）化が進んでいる。又
、各種分周回路ＩＣは低速ｉ１）作のものから高速動作
のものまであり、高速動作形としては例えば１００■九
のものがある。ＭＣ−１０１３６゜ＭＣ−１０１３１，
ＭＣ−１０１０９にて構成された第１図（後述）がその
−例である。この第１図による構成例では高速形ではあ
るがその分周比は１６分周が限界であり、いわゆる高原
・高分周形の分周回路としては機能不足である。
従来技術と問題点
例えば前記ＩＣ（ＭＣ−１０１３６）を利用して１６分
周以」二の分周回路を実現しようとするならば、中綿に
は該ＩＣを山数段、縦属接続すれば良い。ぞこで水出ｈ
ｌ！ｌ’４人は単純に２段（３段以上でも同じ） ｉ：
に組接続しだ分周回路の試作を行なった（後述）。然し
なから、このような単純な縦属接続による分周回路では
矛古度の高い分周出力が得られないという問題点があり
実用にはなら寿い。これは２１）１段のＩＣおよび第２
段のＩＣの間の同期信号間に位相ずれを生ずることに起
因し、多数段に及ぶと益々その位相ずれｙ＋： ｄｌ
郡となり正確外分１、’ｉｊは不可能となる。
周以」二の分周回路を実現しようとするならば、中綿に
は該ＩＣを山数段、縦属接続すれば良い。ぞこで水出ｈ
ｌ！ｌ’４人は単純に２段（３段以上でも同じ） ｉ：
に組接続しだ分周回路の試作を行なった（後述）。然し
なから、このような単純な縦属接続による分周回路では
矛古度の高い分周出力が得られないという問題点があり
実用にはなら寿い。これは２１）１段のＩＣおよび第２
段のＩＣの間の同期信号間に位相ずれを生ずることに起
因し、多数段に及ぶと益々その位相ずれｙ＋： ｄｌ
郡となり正確外分１、’ｉｊは不可能となる。
う性明の目的
上記問題膚に・址み本発明は、原〕゛［！的にケ：を前
記ＩＣをｌ＋’ｖ）組接４４’： した高速−高分周の
分周回路でありながら、前記の位相ずれを生じさせるこ
とのない、すなわち正（Ｉｆ！な分周出力が得られる分
周回路を提供することを目的とするものである。
記ＩＣをｌ＋’ｖ）組接４４’： した高速−高分周の
分周回路でありながら、前記の位相ずれを生じさせるこ
とのない、すなわち正（Ｉｆ！な分周出力が得られる分
周回路を提供することを目的とするものである。
発明の構成
上記目的を達成するために本発明は、共通のクロックで
同期がとられた第１段分周器および該第１段分周器とほ
ぼ同一構成の第２段分周器の少なくとも２段を縦属接続
して々る分周回路において、これら第１段および第２段
分周器の間に、前記共通のクロックで同期がとられた同
期用フリップフロップを介在させ、該同期用フリップフ
ロップによって、前記第１段分周器の出力信号と前記第
２段分周器の出力信号との間の同期を保つようにしたこ
とをｌ［￥徴とするものである。
同期がとられた第１段分周器および該第１段分周器とほ
ぼ同一構成の第２段分周器の少なくとも２段を縦属接続
して々る分周回路において、これら第１段および第２段
分周器の間に、前記共通のクロックで同期がとられた同
期用フリップフロップを介在させ、該同期用フリップフ
ロップによって、前記第１段分周器の出力信号と前記第
２段分周器の出力信号との間の同期を保つようにしたこ
とをｌ［￥徴とするものである。
発明の実施例
第１図は従来の分周回路の一例を示す回路図であシ、例
えばＭＣ−１０１３６（モトローラ社製）を引用してい
る。本図において、最大１６分周まで可能なこの分周回
路１０は、入力パルスＰ（周波数ｆｉｎ）を受信して分
周出力・ぐルスｐ（周波数ｆ ｏｕｔ ）を得る。入力
パルスＰはカウンタ１１に印加され、その計数出力は計
数出力端子群、例えばＱ。、Ｑｌ。
えばＭＣ−１０１３６（モトローラ社製）を引用してい
る。本図において、最大１６分周まで可能なこの分周回
路１０は、入力パルスＰ（周波数ｆｉｎ）を受信して分
周出力・ぐルスｐ（周波数ｆ ｏｕｔ ）を得る。入力
パルスＰはカウンタ１１に印加され、その計数出力は計
数出力端子群、例えばＱ。、Ｑｌ。
Ｑ、よりノアケ゛−ト１２の入力に印加され、ノアゲー
ト１２の出力はフリップフロップ１３のＤ入力に印加さ
れてこれを圧動する。フリップフロツプ１３の第１出力
（Ｑ）はノアケ゛−ト１２の入力の１つにフィードバッ
クされ、これと相補的な第２出力（６）は分周出力・ぐ
ルスｐとなると同時に、カウンタ１１に対する制御信号
としてその８１人周層比定人力Ｄ・はカウンタ１１の入
力り。、Ｄｌ。
ト１２の出力はフリップフロップ１３のＤ入力に印加さ
れてこれを圧動する。フリップフロツプ１３の第１出力
（Ｑ）はノアケ゛−ト１２の入力の１つにフィードバッ
クされ、これと相補的な第２出力（６）は分周出力・ぐ
ルスｐとなると同時に、カウンタ１１に対する制御信号
としてその８１人周層比定人力Ｄ・はカウンタ１１の入
力り。、Ｄｌ。
Ｄ 、ｒ Ｄ ３に固定的に印加される。又、カウンタ
１１とフリップフロップ１３の各Ｃ入力はクロック入力
であり、通常、入力・にルスＰを共用している。
１１とフリップフロップ１３の各Ｃ入力はクロック入力
であり、通常、入力・にルスＰを共用している。
）６．１図の分周回路１０は１６分周が限界であるので
、これをさらに高分周とするためには、分周回路１０を
多段に縦組接わ１ｓする必要がある。第２図は出Ｊｊ、
７１１′人により試作した２段才、１イ属形の分周回路
の一例を示す回路１ツ１である。本図において、１０〜
１３は第１図における構成と全く同じであり、１０は特
に第１段分周器を表わす。これと対をなすのは第２段分
周器２０であり、その債、すえ２１〜２３は、それぞれ
既述の１１〜１３と同じである。
、これをさらに高分周とするためには、分周回路１０を
多段に縦組接わ１ｓする必要がある。第２図は出Ｊｊ、
７１１′人により試作した２段才、１イ属形の分周回路
の一例を示す回路１ツ１である。本図において、１０〜
１３は第１図における構成と全く同じであり、１０は特
に第１段分周器を表わす。これと対をなすのは第２段分
周器２０であり、その債、すえ２１〜２３は、それぞれ
既述の１１〜１３と同じである。
第１段および第２段分周器１０および２０の間には同期
部２４が介在する。同期部２４の央際の構成１ｔｉライ
ンＬ４およびラインＬ２に過ぎ々い。又、カウンタ１１
および２１に対する＋ＩｔｌＪ御信号（力信号タ１１へ
の８１人力、カウンタ２１へのＳｌ 。
部２４が介在する。同期部２４の央際の構成１ｔｉライ
ンＬ４およびラインＬ２に過ぎ々い。又、カウンタ１１
および２１に対する＋ＩｔｌＪ御信号（力信号タ１１へ
の８１人力、カウンタ２１へのＳｌ 。
８２人力）は次の表の意味を持つ。
表
ただし、５１＝１．Ｓ２−００カウントアツプは使用し
ない。なお、第２図の分周回路の回路動作は後述の第５
図の波形図より明らかである。父、この第２図の分周回
路では焼殺も分周回路を縦続接続すると正確な分周出力
が得られないことも、第５図の波形図から明らかである
。
ない。なお、第２図の分周回路の回路動作は後述の第５
図の波形図より明らかである。父、この第２図の分周回
路では焼殺も分周回路を縦続接続すると正確な分周出力
が得られないことも、第５図の波形図から明らかである
。
第３図は本発明に基づく分周回路の一実施例を示す回路
図であり、第２しっと同一の構成要素には同一の参照猷
号又は記号を伺して示す。第２図と比較して異々る点は
、ｌ侍に同期部２４であり、第２図のラインＬ１に代え
てラインＬ３が布線され１．１３２図のラインＬ２の中
に同期用フリップフロップ３１が挿入された点である。
図であり、第２しっと同一の構成要素には同一の参照猷
号又は記号を伺して示す。第２図と比較して異々る点は
、ｌ侍に同期部２４であり、第２図のラインＬ１に代え
てラインＬ３が布線され１．１３２図のラインＬ２の中
に同期用フリップフロップ３１が挿入された点である。
この同期用フリップフロップ３１を淀めで、カウンタ１
１，２１、フリップフロップ１３．２３は全て共通のク
ロック（人力・ｐルスＰに回じ）で同期がとられている
。
１，２１、フリップフロップ１３．２３は全て共通のク
ロック（人力・ｐルスＰに回じ）で同期がとられている
。
特にフリップフロップ１３と３１が完全に同期関係にあ
ることは重要なことである。
ることは重要なことである。
ス（クロ、りＣＬＫでもある）の波形、（ａ） −（ｍ
）：ｉｘＪは第３図（第２図にも共通）の要部■〜（ハ
）における波形をそれぞれ示す。まず、入力・句レスＰ
を受けて、カウンタ１１の計数出力■、■およびＱ）は
第４図の（ａ） 、 （ｂ）および（ｃ）欄の如く現わ
れる。一方、カウンタ２１の計数出力■、■、（１）お
よび■は第４図の（ｈ） 、 （ｉ） 、 （ｊ）およ
び（ｋ）＃］のｖｌｌ〈現われる。なお、本例では第１
段分周出力０が４分周回路として働き、第２段分周器２
０が８分周回路としてｉｔ！ｉｌ＋き、全体として３２
（）ｌＸ４）分周回路を々す。
）：ｉｘＪは第３図（第２図にも共通）の要部■〜（ハ
）における波形をそれぞれ示す。まず、入力・句レスＰ
を受けて、カウンタ１１の計数出力■、■およびＱ）は
第４図の（ａ） 、 （ｂ）および（ｃ）欄の如く現わ
れる。一方、カウンタ２１の計数出力■、■、（１）お
よび■は第４図の（ｈ） 、 （ｉ） 、 （ｊ）およ
び（ｋ）＃］のｖｌｌ〈現われる。なお、本例では第１
段分周出力０が４分周回路として働き、第２段分周器２
０が８分周回路としてｉｔ！ｉｌ＋き、全体として３２
（）ｌＸ４）分周回路を々す。
ノアデート１２の出力■は（ｄ）ｊ１７４の如く現われ
フリップフロップ１３を、駆動し第１出力■および第２
出力■がそれぞれ（ｅ）および（ｆ）欄の如く現われる
。
フリップフロップ１３を、駆動し第１出力■および第２
出力■がそれぞれ（ｅ）および（ｆ）欄の如く現われる
。
この第２出力のは第２図の場合、ラインＬ２を介してそ
のま１第２段分周器２０に入力され、他方、第２図のノ
アケ”−）１２（第２図ではオア・ノアケ“−トとなっ
ている）のオア側出力０りがノアデート２２の入力の１
つとなっている。この出力＠はケ゛−ト一段分の遅延を
必然的に有しており、このような遅延を含んだ出力■を
ノアケ゛−ト２２に印加しだのでは当然に位相ずれ（第
１段分周出力と第２段分周出力との間の位相ずれ）を生
じ、もしこの位相ずれをこのまま放１％すれば、さらに
第３段、第４段等の分局器が縦属した場合そのずれが累
加され、最早高分周回路としては使用に耐えない。又、
さらに加えて、この第２図の分周回路では■、（イ）お
よび（ハ）部の波形が第５図の対応する各１部月の点線
で示す位ＩＩｆに現われ、さらに（ｉ）部の波形が（ｉ
）Ｉ：’ｌ＃］の煮物で示す位置で立上る。然し、この
小線で示す位ｉｉ：ｊ Ｉｒｌ正しい分周位置（３２分
周）ではなく、第４図中これらより右側に遅れて現われ
るイ皮形が正しい分局位置を丞す。例えば同図（ｉ）、
＋＋八へ（の各立上りが正しい。
のま１第２段分周器２０に入力され、他方、第２図のノ
アケ”−）１２（第２図ではオア・ノアケ“−トとなっ
ている）のオア側出力０りがノアデート２２の入力の１
つとなっている。この出力＠はケ゛−ト一段分の遅延を
必然的に有しており、このような遅延を含んだ出力■を
ノアケ゛−ト２２に印加しだのでは当然に位相ずれ（第
１段分周出力と第２段分周出力との間の位相ずれ）を生
じ、もしこの位相ずれをこのまま放１％すれば、さらに
第３段、第４段等の分局器が縦属した場合そのずれが累
加され、最早高分周回路としては使用に耐えない。又、
さらに加えて、この第２図の分周回路では■、（イ）お
よび（ハ）部の波形が第５図の対応する各１部月の点線
で示す位ＩＩｆに現われ、さらに（ｉ）部の波形が（ｉ
）Ｉ：’ｌ＃］の煮物で示す位置で立上る。然し、この
小線で示す位ｉｉ：ｊ Ｉｒｌ正しい分周位置（３２分
周）ではなく、第４図中これらより右側に遅れて現われ
るイ皮形が正しい分局位置を丞す。例えば同図（ｉ）、
＋＋八へ（の各立上りが正しい。
そこで、その右側への遅れを（１１Ｃ保するために、そ
して６１［配の各段での位相ずれを零にするために２１
５３図の本ジｉ明の回路では、フリップフロップ１３の
げ）出力のタイミングに合わせて一連の０．の。
して６１［配の各段での位相ずれを零にするために２１
５３図の本ジｉ明の回路では、フリップフロップ１３の
げ）出力のタイミングに合わせて一連の０．の。
［有］および０部の出力が現われるようにする。このだ
めに、その■出力をノアケ７−ト２２の入力の１つに加
える。
めに、その■出力をノアケ７−ト２２の入力の１つに加
える。
ところがこの■出カシよ、フリップフロップ１３により
、１クロック分の遅延を持っているから、この１クロッ
ク分の遅延を相殺する必−υがある。
、１クロック分の遅延を持っているから、この１クロッ
ク分の遅延を相殺する必−υがある。
このだめに、同（９１部２４内に第３図の同期用フリシ
ブフロップ３１を介在さぜる。ここにフリツプフロツプ
１３もフリップフロップ３１も共に共通のクロックＣＬ
Ｋで同期がとられているから、既述した位相ずれの問題
も全く々い。
ブフロップ３１を介在さぜる。ここにフリツプフロツプ
１３もフリップフロップ３１も共に共通のクロックＣＬ
Ｋで同期がとられているから、既述した位相ずれの問題
も全く々い。
かくして第３図のライン■、３および同期用フリップフ
ロップ３１の導入により既ノボの間１１１点が解消され
る。
ロップ３１の導入により既ノボの間１１１点が解消され
る。
発明の詳細
な説明したように本発明によれば、高精度な高速・高分
周の分周回路が実現され、分周比が大になればなるほど
その効果は顕著である。
周の分周回路が実現され、分周比が大になればなるほど
その効果は顕著である。
第１図は従来の分周回路の一例を示す回路図、第２図は
出願人により試作した２段縦属形の分周回路の一例を示
す回路図、第３図は本発明に基づく分周回路の一実施例
を示す回路図、第４図Ｕ゛第３図の要部に現われる信号
の波形を表わす波形図、第５図は第２図の要部に現われ
る信号の波形を表わす波形図である。 １０・・・第１段分周器、１１．２１・・・カウンタ、
１２．２２・・・ノアケ９−ト、１３．２３・・・フリ
ップフロップ、２０・・・第２段分周器、２４・・・同
期部、３１・・・同期用フリップフロップ、Ｌ３ ・・
ライン。
出願人により試作した２段縦属形の分周回路の一例を示
す回路図、第３図は本発明に基づく分周回路の一実施例
を示す回路図、第４図Ｕ゛第３図の要部に現われる信号
の波形を表わす波形図、第５図は第２図の要部に現われ
る信号の波形を表わす波形図である。 １０・・・第１段分周器、１１．２１・・・カウンタ、
１２．２２・・・ノアケ９−ト、１３．２３・・・フリ
ップフロップ、２０・・・第２段分周器、２４・・・同
期部、３１・・・同期用フリップフロップ、Ｌ３ ・・
ライン。
Claims (1)
- １、共通のクロックで同期がとられた第１段分周器およ
び該第１段分周器とほぼ同一構成の第２段分周器の少な
くとも２段を縦属接続してなり、分周すべき人力信号を
受信する該第１段分周器および分周出力を送出する第２
段分周器の各々は、分周すべき入力信号を計数するカウ
ンタと該カウンタの計数出力端子群からの出力の論理和
をとるノアケ゛−トと、該ノアケ゛−トの出力によって
躯ｔｐ、ＩＩされて相補的な第１出力および第２出力を
生成し畦つ該第１出力は前記ノアケ°−トの入力の１つ
にフィードパゾクされ該第２出力は前記カウンタに対す
る制御信号となるように接続されるフリップフロップと
がら々る分周回路において、前記第１段分周器内の前記
フリップフロップからの前記第１出力を分岐して前記第
２段分周器内の前記ノアケ゛−トの入力の１つとし、前
記第１段分周器内の前記フリップフロップからの前記第
２出力を、前記共通のクロックで同期をとられた同期用
フリ、ツブフロップを介して、前記第２段分周器内の前
記カウンタに対する制御信号として供給することを特徴
とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9495983A JPS59221031A (ja) | 1983-05-31 | 1983-05-31 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9495983A JPS59221031A (ja) | 1983-05-31 | 1983-05-31 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221031A true JPS59221031A (ja) | 1984-12-12 |
Family
ID=14124463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9495983A Pending JPS59221031A (ja) | 1983-05-31 | 1983-05-31 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221031A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151023A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 多段分周バイナリ・カウンタ |
| JPS63262918A (ja) * | 1987-04-02 | 1988-10-31 | レイセオン・カンパニー | ２進カウンタ |
| JPH0213128A (ja) * | 1988-06-30 | 1990-01-17 | Sharp Corp | 同期式プログラマブルカウンタ |
| WO2007085867A1 (en) * | 2006-01-24 | 2007-08-02 | Future Waves Uk Limited | Frequency divider circuits |
-
1983
- 1983-05-31 JP JP9495983A patent/JPS59221031A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151023A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 多段分周バイナリ・カウンタ |
| JPS63262918A (ja) * | 1987-04-02 | 1988-10-31 | レイセオン・カンパニー | ２進カウンタ |
| JPH0213128A (ja) * | 1988-06-30 | 1990-01-17 | Sharp Corp | 同期式プログラマブルカウンタ |
| WO2007085867A1 (en) * | 2006-01-24 | 2007-08-02 | Future Waves Uk Limited | Frequency divider circuits |
| US7808287B2 (en) | 2006-01-24 | 2010-10-05 | Future Waves Uk Limited | Frequency divider circuits |
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