JPS62151023A - 多段分周バイナリ・カウンタ - Google Patents
多段分周バイナリ・カウンタInfo
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- JPS62151023A JPS62151023A JP29424485A JP29424485A JPS62151023A JP S62151023 A JPS62151023 A JP S62151023A JP 29424485 A JP29424485 A JP 29424485A JP 29424485 A JP29424485 A JP 29424485A JP S62151023 A JPS62151023 A JP S62151023A
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- circuit
- signal
- frequency division
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２進数値信号の多段分周ノくイカ１ノ・カウン
タに関する。
タに関する。
（従来の技術）
多段分周バイナリ・カウンタは、異なる２進数値信号を
デエーテイ比の異なる／（ルス信号に変換するいわゆる
パルス幅変調を行なうに適しており、電圧制御発振器（
ＶＣＯ）の制御信号発生回路などによく用いられる。こ
の目的に使用される多段分周バイナリ・カウンタは、ゲ
ートの伝ばん遅延時間Ｔｐｄの小さなことが要求される
ので、通常、完全並列キャリー同期方式に構成され、ま
た、その出力側は各段からの分周出力のカウント・アツ
プ信号を出力するＮ入力論理積回路から構成される。
デエーテイ比の異なる／（ルス信号に変換するいわゆる
パルス幅変調を行なうに適しており、電圧制御発振器（
ＶＣＯ）の制御信号発生回路などによく用いられる。こ
の目的に使用される多段分周バイナリ・カウンタは、ゲ
ートの伝ばん遅延時間Ｔｐｄの小さなことが要求される
ので、通常、完全並列キャリー同期方式に構成され、ま
た、その出力側は各段からの分周出力のカウント・アツ
プ信号を出力するＮ入力論理積回路から構成される。
（発明が解決しようとする問題点）
しかしながら、この従来の回路構成によると、第２段目
以降に含まれるキャリー信号発生回路の論理積回路（以
下アンド回路という）は、後段に行くほどその入力数を
増やし便用する半導体素子数を増加せしめる。すなわち
、入力する２進数値信号がＮビット構成のものであれば
、最終段におけるアンド回路の入力数は（Ｎ−１）本と
なり、便用する半導体素子数のｊ−加と共にその伝ばん
遅延時間Ｔｐｄも増大して行く。通常、この伝ばん遅延
時間’ｒｐｃｔの大きさは入力ビツト数Ｎにほぼ比例し
て増大して行く。一般に並列キャリー方式では、一段当
りの伝ばん遅延時間Ｔｐｄの大きさがクロック信号の最
高周波数において、そのアクティブでない期間より短い
ことが条件とされているので、結局のところ、この従来
回路構成の多段分周バイナリ・カウンタの最高動作周波
数は、入力ビット数Ｎにほぼ比例して増大して行く最終
段における（Ｎ−１）入力アンド回路の伝ばん遅延時間
’ｒｐｃｔの大きさにより左右される。また、入力ビッ
ト数Ｎの増加と共に起こる伝ばん遅延時間Ｔｐｄの好ま
しからざる増大問題は、出力側に２けるＮ人力アンド回
路にも同じ理由で同様に生ずる。この出力側アンド回路
の入力数はカウンタ段のものよ５１本多いので、この影
響は更に太き−い。
以降に含まれるキャリー信号発生回路の論理積回路（以
下アンド回路という）は、後段に行くほどその入力数を
増やし便用する半導体素子数を増加せしめる。すなわち
、入力する２進数値信号がＮビット構成のものであれば
、最終段におけるアンド回路の入力数は（Ｎ−１）本と
なり、便用する半導体素子数のｊ−加と共にその伝ばん
遅延時間Ｔｐｄも増大して行く。通常、この伝ばん遅延
時間’ｒｐｃｔの大きさは入力ビツト数Ｎにほぼ比例し
て増大して行く。一般に並列キャリー方式では、一段当
りの伝ばん遅延時間Ｔｐｄの大きさがクロック信号の最
高周波数において、そのアクティブでない期間より短い
ことが条件とされているので、結局のところ、この従来
回路構成の多段分周バイナリ・カウンタの最高動作周波
数は、入力ビット数Ｎにほぼ比例して増大して行く最終
段における（Ｎ−１）入力アンド回路の伝ばん遅延時間
’ｒｐｃｔの大きさにより左右される。また、入力ビッ
ト数Ｎの増加と共に起こる伝ばん遅延時間Ｔｐｄの好ま
しからざる増大問題は、出力側に２けるＮ人力アンド回
路にも同じ理由で同様に生ずる。この出力側アンド回路
の入力数はカウンタ段のものよ５１本多いので、この影
響は更に太き−い。
通常、この完全並列キャリー方式における上記の問題点
は、キャリー供給をいわゆる混合方式とすることで一般
には解決される。この混合方式とは、カウンタ全体を数
段毎にグループ分けし、グループ内は並列方式、グルー
プ間を直列方式に構成したキ！り一供給方式である。こ
れによると、各グループの最終段に属するアンド回路の
入力数を減らすことができるので、これによる遅延時間
の問題は解決される。しかし、２進数値信号の多段分周
カウンタの如くカウンタ段にセレクタ回路などが挿入さ
れるものでは、グループ内の遅延時間の累積によりグル
ープ間キャリー信号の伝ばん時間に大きな遅れを生ずる
ので、要求されるきわめて高速な回路動作に充分に対応
することができない。とり分け、出力側アンド回路の伝
ばん遅延時間の改善には殆んど役に立たず、入力ビツト
数Ｎの増加と共にカウンタ回路全体の最高動作周波数に
対し、依然として著しい制限を与える。
は、キャリー供給をいわゆる混合方式とすることで一般
には解決される。この混合方式とは、カウンタ全体を数
段毎にグループ分けし、グループ内は並列方式、グルー
プ間を直列方式に構成したキ！り一供給方式である。こ
れによると、各グループの最終段に属するアンド回路の
入力数を減らすことができるので、これによる遅延時間
の問題は解決される。しかし、２進数値信号の多段分周
カウンタの如くカウンタ段にセレクタ回路などが挿入さ
れるものでは、グループ内の遅延時間の累積によりグル
ープ間キャリー信号の伝ばん時間に大きな遅れを生ずる
ので、要求されるきわめて高速な回路動作に充分に対応
することができない。とり分け、出力側アンド回路の伝
ばん遅延時間の改善には殆んど役に立たず、入力ビツト
数Ｎの増加と共にカウンタ回路全体の最高動作周波数に
対し、依然として著しい制限を与える。
すなわち、従来回路構成の多段分周バイナリ・カウンタ
は、入力する２進数値信号のビット数Ｎの増加と共に最
高動作周波数を著しく制限するので、極めて大きなビッ
ト構成の数値信号に対しては迅速な信号変換動作を行な
うことができない。
は、入力する２進数値信号のビット数Ｎの増加と共に最
高動作周波数を著しく制限するので、極めて大きなビッ
ト構成の数値信号に対しては迅速な信号変換動作を行な
うことができない。
本発明の目的は、上記の情況に鑑み、ブロック間キャリ
ー信号をクロック信号と同期させ、且つ出力側アンド回
路の入力数を大幅に減らし得るように回路構成し、最高
動作周波数を著しく高めた２進数値信号の多段分周バイ
ナリ・カウンタを提供することである。
ー信号をクロック信号と同期させ、且つ出力側アンド回
路の入力数を大幅に減らし得るように回路構成し、最高
動作周波数を著しく高めた２進数値信号の多段分周バイ
ナリ・カウンタを提供することである。
本発明の多段分周バイナリ・カウンタは、２進数値信号
のＮビットを複数個のグループに入力せしめる８個の入
力端子と、前記入力端子にそれぞれ接続されグループ内
それぞれのビット信号を分周カウントする並列キャリー
方式の多段分周カウンタ回路と、前記多段分周カウンタ
回路のグループ毎にカウント・アップ信号出力をクロッ
ク信号にそれぞれ同期させてリタイミングし前段グルー
プから後段グループに属する多段分周カウンタ回路に順
次キャリー信号として供給する複数個の７リツプ・フロ
ップ回路とを備えることを含む。
のＮビットを複数個のグループに入力せしめる８個の入
力端子と、前記入力端子にそれぞれ接続されグループ内
それぞれのビット信号を分周カウントする並列キャリー
方式の多段分周カウンタ回路と、前記多段分周カウンタ
回路のグループ毎にカウント・アップ信号出力をクロッ
ク信号にそれぞれ同期させてリタイミングし前段グルー
プから後段グループに属する多段分周カウンタ回路に順
次キャリー信号として供給する複数個の７リツプ・フロ
ップ回路とを備えることを含む。
また、本発明の多段分周バイナリ・カウンタは、前記グ
ループの最終グループに属する多段分周カウンタ回路の
カウント・アップ信号出力とその前段グループが出力す
るキャリー信号との論理積出力を、前記フリップ・フロ
ップ回路を介してリタイミングし外部出力信号とするこ
とを含んで構成される。
ループの最終グループに属する多段分周カウンタ回路の
カウント・アップ信号出力とその前段グループが出力す
るキャリー信号との論理積出力を、前記フリップ・フロ
ップ回路を介してリタイミングし外部出力信号とするこ
とを含んで構成される。
すなわち１本発明によれば、２進数値信号のＮビットは
従来の混合方式に做って複数個のグループに区分されて
入力され、それぞれのビットはグループ内に並列キャリ
ー方式の多段分周カウント回路で同じように分周カウン
トされる。ここで、前段グループから後段グループに属
する多段分周カウンタ回路に供給されるキャリー信号は
、それぞれグループ毎のカウント・アップ信号のクロッ
ク信号によるリタイミング出力が利用される。すなわち
、それぞれのカウント・アップ信号出力はそれぞれに準
備されたＤ形フリップ回路のＤ端子に人９．クロック端
子Ｃに加えられるクロック信号と同期調整された後、前
段グループから後段グループに対する順次のキャリー信
号となる。また、出力側のアンド回路は、最終グループ
に属する多段分周カウンタ回路の各分周出力とその前段
グループが出力するキャリー信号とをそれぞれ入力信号
とするよう回路構成される。すなわち、最終グループの
分周カウンタ回路がｍ段構成の場合であれば、入力ビツ
ト数Ｎよりはるかに少ない（ｍ−１−１）入力のアンド
回路に構成される。このアンド回路出力は、結局、最終
段グループに属する多段分周カウンタ回路の各分周出力
とその前段グループまでが出力する分周出力の全てのカ
ウント・アップ信号出力に相当し、準備されたＤ形フリ
ップ・フロップ回路を介し同様にクロック信号によシリ
タイミングされた後、外部出力信号として利用される。
従来の混合方式に做って複数個のグループに区分されて
入力され、それぞれのビットはグループ内に並列キャリ
ー方式の多段分周カウント回路で同じように分周カウン
トされる。ここで、前段グループから後段グループに属
する多段分周カウンタ回路に供給されるキャリー信号は
、それぞれグループ毎のカウント・アップ信号のクロッ
ク信号によるリタイミング出力が利用される。すなわち
、それぞれのカウント・アップ信号出力はそれぞれに準
備されたＤ形フリップ回路のＤ端子に人９．クロック端
子Ｃに加えられるクロック信号と同期調整された後、前
段グループから後段グループに対する順次のキャリー信
号となる。また、出力側のアンド回路は、最終グループ
に属する多段分周カウンタ回路の各分周出力とその前段
グループが出力するキャリー信号とをそれぞれ入力信号
とするよう回路構成される。すなわち、最終グループの
分周カウンタ回路がｍ段構成の場合であれば、入力ビツ
ト数Ｎよりはるかに少ない（ｍ−１−１）入力のアンド
回路に構成される。このアンド回路出力は、結局、最終
段グループに属する多段分周カウンタ回路の各分周出力
とその前段グループまでが出力する分周出力の全てのカ
ウント・アップ信号出力に相当し、準備されたＤ形フリ
ップ・フロップ回路を介し同様にクロック信号によシリ
タイミングされた後、外部出力信号として利用される。
入力Ｎビットの複数グループへの区分は、従来の混合キ
ャリー方式の場合と同じくキャリー信号を発生するアン
ド回路の入力数を著しく減らし、この伝ばん遅延時間Ｔ
ｐｄを効果的に改善するよう作用する。また、グループ
毎に挿入されるＤ形フリップ・フロップ回路は、グルー
プ内に生ずる信号伝ばん遅延時間の累積を解消すると共
に、クロック信号に忠実に追縦するキャリー信号を前段
グループから後段グループに順次供給し得る回路構成を
与える。一般に７リツプ・フロップ回路の遅延時間はア
ンド回路の数分の−にすぎないので、上記の如くキャリ
ー信号を発生するアンド回路の遅延時間の改善が行なわ
れる限り、仮令、Ｄ形フリップ・フロップ回路がグルー
プ毎に挿入されても、グループ内遅延時間の累積を解消
こそすれカウンタ全体の遅延時間を増加させることを全
くなく、むしろ回路動作を安定化せしめる。また、グル
ープ毎の各分周出力のカウント・アップ信号出力をグル
ープ間キャリー信号とするキャリー供給方式は、出力側
アンド回路の入力数を入力ビット数Ｎよりはるかに少な
い（ｍ＋１）入力に設定し得ること全可能とし、この伝
ばん遅延時間Ｔｐｄの大きさを入力ビット数Ｎの増加に
対し全く無関係に選択せしめ得る。すなわち、グループ
毎に挿入されるＤ形フリップ・フロップ回路のりタイミ
ング機能は、カウンタ全体の伝ばん遅延時間Ｔｐｄを改
善すると共に回路動作を安定化するよう作用し、また、
各グループ毎にカウント・アップ信号のりタイミング出
力をグループ間キャリー信号とする回路構成は、クロッ
ク信号に忠実に追縦する安定な回路動作と出力側アンド
回路の伝ばん遅延時間Ｔｐｄを入力ビット数Ｎの大きさ
とは全く関係なく、大幅に減少せしめ得るよう機能する
。以下図面を参照して本発明の詳細な説明する。
ャリー方式の場合と同じくキャリー信号を発生するアン
ド回路の入力数を著しく減らし、この伝ばん遅延時間Ｔ
ｐｄを効果的に改善するよう作用する。また、グループ
毎に挿入されるＤ形フリップ・フロップ回路は、グルー
プ内に生ずる信号伝ばん遅延時間の累積を解消すると共
に、クロック信号に忠実に追縦するキャリー信号を前段
グループから後段グループに順次供給し得る回路構成を
与える。一般に７リツプ・フロップ回路の遅延時間はア
ンド回路の数分の−にすぎないので、上記の如くキャリ
ー信号を発生するアンド回路の遅延時間の改善が行なわ
れる限り、仮令、Ｄ形フリップ・フロップ回路がグルー
プ毎に挿入されても、グループ内遅延時間の累積を解消
こそすれカウンタ全体の遅延時間を増加させることを全
くなく、むしろ回路動作を安定化せしめる。また、グル
ープ毎の各分周出力のカウント・アップ信号出力をグル
ープ間キャリー信号とするキャリー供給方式は、出力側
アンド回路の入力数を入力ビット数Ｎよりはるかに少な
い（ｍ＋１）入力に設定し得ること全可能とし、この伝
ばん遅延時間Ｔｐｄの大きさを入力ビット数Ｎの増加に
対し全く無関係に選択せしめ得る。すなわち、グループ
毎に挿入されるＤ形フリップ・フロップ回路のりタイミ
ング機能は、カウンタ全体の伝ばん遅延時間Ｔｐｄを改
善すると共に回路動作を安定化するよう作用し、また、
各グループ毎にカウント・アップ信号のりタイミング出
力をグループ間キャリー信号とする回路構成は、クロッ
ク信号に忠実に追縦する安定な回路動作と出力側アンド
回路の伝ばん遅延時間Ｔｐｄを入力ビット数Ｎの大きさ
とは全く関係なく、大幅に減少せしめ得るよう機能する
。以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す接続回路図で、入力ビ
ットＮ＝ｉ２つのグループに区分して入力させた最も簡
単な場合を示す。本実施例では２進数値信号を６ビツト
構成とした場合が示され、Ｄｏ。
ットＮ＝ｉ２つのグループに区分して入力させた最も簡
単な場合を示す。本実施例では２進数値信号を６ビツト
構成とした場合が示され、Ｄｏ。
ＤＩ、Ｄ２の３つのビットは第１おグループエを形成し
て入力端子１，２および３にそれぞれ入力され、また、
Ｄ３．Ｄ４およびＤ５の３つのビットは第２のグループ
■を形成して入力端子４，５２よび６にそれぞれ入力さ
れるよう構成される。ここで、端子７はクロック信号Ｃ
ＬＫの入力端子である。また、各ビット入力端子にはセ
レクタ８を介してフリップ・フロップ回路９がそれぞれ
接続され、インバータ回路１０．エクスクリイ・オア回
路１１およびアンド回路１２を適宜用い、従来と同じ並
列キャリー方式に回路構成された多段分周カウンタ回路
が、グループ１′ｓ？よび■内にそれぞれ独立に配置さ
れる。更に、本実施例では、グループＩＫＭする３つの
フリップ・フロップ回路９の分周カウント出力をカウン
ト・アップする３人カアンド回路１３およびこのカウン
ト・アップ信号をクロック信号ＣＬＫ同期させてリタイ
ミングするＤ形フリップ−フロップ回路１４と、グルー
プ■に貞し同様に機能する４人カアンド回路１５および
Ｄ形フリップ・フロップ回路１６とをそれぞれ含む。こ
こで、Ｄ形フリップ−７０ツブ回路１４の出力はグルー
プ間キャリー信号としてグループ′バの多段分周カウン
タ回路にその一部を供給し、また、一部が４人カアンド
回路１５の一人力となり、Ｄ形フリップ−７０ツブ回路
１６から外部出力信号Ｆが得られるよう結線される。
て入力端子１，２および３にそれぞれ入力され、また、
Ｄ３．Ｄ４およびＤ５の３つのビットは第２のグループ
■を形成して入力端子４，５２よび６にそれぞれ入力さ
れるよう構成される。ここで、端子７はクロック信号Ｃ
ＬＫの入力端子である。また、各ビット入力端子にはセ
レクタ８を介してフリップ・フロップ回路９がそれぞれ
接続され、インバータ回路１０．エクスクリイ・オア回
路１１およびアンド回路１２を適宜用い、従来と同じ並
列キャリー方式に回路構成された多段分周カウンタ回路
が、グループ１′ｓ？よび■内にそれぞれ独立に配置さ
れる。更に、本実施例では、グループＩＫＭする３つの
フリップ・フロップ回路９の分周カウント出力をカウン
ト・アップする３人カアンド回路１３およびこのカウン
ト・アップ信号をクロック信号ＣＬＫ同期させてリタイ
ミングするＤ形フリップ−フロップ回路１４と、グルー
プ■に貞し同様に機能する４人カアンド回路１５および
Ｄ形フリップ・フロップ回路１６とをそれぞれ含む。こ
こで、Ｄ形フリップ−７０ツブ回路１４の出力はグルー
プ間キャリー信号としてグループ′バの多段分周カウン
タ回路にその一部を供給し、また、一部が４人カアンド
回路１５の一人力となり、Ｄ形フリップ−７０ツブ回路
１６から外部出力信号Ｆが得られるよう結線される。
本実施例では、Ｄｏ−Ｄｓの各人力ビットは外部出力信
号Ｆが０”レベルを示すときセレクタ８を介し７リツプ
・フロップ回路９にそれぞれ一斉に入力され、ＭＯＢの
ビットＤｏからＬ８Ｂのピッ）Ｄｓに向かい従来と全く
同様に順次１／２゜１／４ 、１／８ 、・・・、 １
／６４ にそれぞれ分周される。
号Ｆが０”レベルを示すときセレクタ８を介し７リツプ
・フロップ回路９にそれぞれ一斉に入力され、ＭＯＢの
ビットＤｏからＬ８Ｂのピッ）Ｄｓに向かい従来と全く
同様に順次１／２゜１／４ 、１／８ 、・・・、 １
／６４ にそれぞれ分周される。
グループ１に属する１／２ 、１／４および１／８の３
つの分周出力は３人カアンド回路１３でカウント・アッ
プ出力が検出され、このカウント・アップ信号出力はＤ
形７リツプーフロツプ回路１４に入り、クロック端子７
からのクロック信号ＣＬＫによリタイミングされる。こ
のりタイミング効果により、セレクタ８およびエクスク
リイシブ・オア回路１１の各遅延素子に基因する各段分
周カウンタ回路の累積遅延時間は解消され、クロック信
号ＣＬＫに忠実に追縦するキャリー信号をグループ…に
属する分周カウンタ回路の各段に与えるＯとができる。
つの分周出力は３人カアンド回路１３でカウント・アッ
プ出力が検出され、このカウント・アップ信号出力はＤ
形７リツプーフロツプ回路１４に入り、クロック端子７
からのクロック信号ＣＬＫによリタイミングされる。こ
のりタイミング効果により、セレクタ８およびエクスク
リイシブ・オア回路１１の各遅延素子に基因する各段分
周カウンタ回路の累積遅延時間は解消され、クロック信
号ＣＬＫに忠実に追縦するキャリー信号をグループ…に
属する分周カウンタ回路の各段に与えるＯとができる。
また、グループ…に属する１／１６゜１／３２および１
／６４ の３つの分周出力は、上記り形７リツプ・フ
ロップ回路１４の出力と共に４人カアンド回路１５に入
り、これらのカウント・アップ出力が検出される。既に
明らかなように、Ｄ形フリップ・フロップ回路１４の出
力はグループ■のカウント・アップ信号出力を含んでい
るので、Ｄ形７リツプーフロツプ回路１６の出力端子Ｑ
からはＤｏ−Ｄｓの６ビツトから成る入力数値信号のパ
ルス幅変調・信号が外部出力信号ＦとしＦとして出力さ
れる。
／６４ の３つの分周出力は、上記り形７リツプ・フ
ロップ回路１４の出力と共に４人カアンド回路１５に入
り、これらのカウント・アップ出力が検出される。既に
明らかなように、Ｄ形フリップ・フロップ回路１４の出
力はグループ■のカウント・アップ信号出力を含んでい
るので、Ｄ形７リツプーフロツプ回路１６の出力端子Ｑ
からはＤｏ−Ｄｓの６ビツトから成る入力数値信号のパ
ルス幅変調・信号が外部出力信号ＦとしＦとして出力さ
れる。
以上は６ビツト人力ｔ−２グループに区分した場合につ
いて説明したが、これを更に一般化しＮビット入力をそ
れぞれｍ段構成の分周カウンタ全体の複数グループに区
分した場合でも容易に実施し得ることは明らかである。
いて説明したが、これを更に一般化しＮビット入力をそ
れぞれｍ段構成の分周カウンタ全体の複数グループに区
分した場合でも容易に実施し得ることは明らかである。
以上詳細に説明したように、本発明によれば、並列キャ
リー方式の特長を生かしつつ出力側を含めそのアンド回
路入力数を著しく減少せしめる外。
リー方式の特長を生かしつつ出力側を含めそのアンド回
路入力数を著しく減少せしめる外。
グループ内の累積遅延時間を解消し得るので、カウンタ
全体の伝ばん遅延時間Ｔｐｄを顕著に改善することがで
きる。このことは従来の回路構成と比較することで、よ
り一層理解される。
全体の伝ばん遅延時間Ｔｐｄを顕著に改善することがで
きる。このことは従来の回路構成と比較することで、よ
り一層理解される。
第２図は従来の多段分周バイナリ・カウンタの接続回路
図で、第１図と共通するものには同一符号が用いられて
いる。２つの接続回路の比較により明らかなように、ア
ンド回路１２０入力数は、第１図のものではグループ毎
に均等とされ最終段においても変わらないのに対し、第
２図のものでは段数の増加と共に増え続は最終段では（
Ｎ−１）本の入力数となる。同様に出力側アンド回路１
５および１７０入力数の比較では、一方が常にＮ本を必
要とするのに対し他方は最終グループをｍ段構成とした
場合、これよシ遥るかに少ない（ｍ−４−１）本で足り
、且つ入力ビット数Ｎに制約されない。
図で、第１図と共通するものには同一符号が用いられて
いる。２つの接続回路の比較により明らかなように、ア
ンド回路１２０入力数は、第１図のものではグループ毎
に均等とされ最終段においても変わらないのに対し、第
２図のものでは段数の増加と共に増え続は最終段では（
Ｎ−１）本の入力数となる。同様に出力側アンド回路１
５および１７０入力数の比較では、一方が常にＮ本を必
要とするのに対し他方は最終グループをｍ段構成とした
場合、これよシ遥るかに少ない（ｍ−４−１）本で足り
、且つ入力ビット数Ｎに制約されない。
また、カウンタ全体はクロック信号ＣＬＫと常に同期が
保たれているので、回路動作はきわめ安定化される。従
って、カウンタ全体を構成する７リツプ・フ筒ツブ回路
の伝ばん遅延時間特性で制約される範囲内において動作
周波数を高めることができ、非常に大きな数値信号に対
して高速且つ安定に回路動作を行わしめ得る。
保たれているので、回路動作はきわめ安定化される。従
って、カウンタ全体を構成する７リツプ・フ筒ツブ回路
の伝ばん遅延時間特性で制約される範囲内において動作
周波数を高めることができ、非常に大きな数値信号に対
して高速且つ安定に回路動作を行わしめ得る。
第１図は本発明の一実施例を示す接続回路図、第２図は
従来の多段分周バイナリ・カウンタの接続回路図である
。 １〜６・・・・・・ビット入力端子、７・・・・・・ク
ロック信号入力端子、８・・・・・・セレクタ、９・・
・・・・７リツプ一フロツプ回路、１０・・・・・・イ
ンバータ回路、１１・・・・・・エクスクリイシプーオ
ア回路、１２，１３゜１５，１７・°°・・・アンド回
路、１４，１５・・・・−・Ｄ形７リツプ・フロップ回
路、Ｉ 、 ト・・・・・区分グループ番号、ＤＯ〜Ｄ
ｓ・・・・・・入力ビツト、Ｆ・・・・・・外部出力信
号、ＣＬＫ・・・・・・クロック信号。 にダーーー６殺Ａ坏ｊうＬ−、ｌＴｈ方シント・ん７肩
出力便１ンア〉ドロｆ名、／ｄ、ｌ／：−−−リグイお
グ用フリ、−７＝フロツグ８瓜方５１ 図
従来の多段分周バイナリ・カウンタの接続回路図である
。 １〜６・・・・・・ビット入力端子、７・・・・・・ク
ロック信号入力端子、８・・・・・・セレクタ、９・・
・・・・７リツプ一フロツプ回路、１０・・・・・・イ
ンバータ回路、１１・・・・・・エクスクリイシプーオ
ア回路、１２，１３゜１５，１７・°°・・・アンド回
路、１４，１５・・・・−・Ｄ形７リツプ・フロップ回
路、Ｉ 、 ト・・・・・区分グループ番号、ＤＯ〜Ｄ
ｓ・・・・・・入力ビツト、Ｆ・・・・・・外部出力信
号、ＣＬＫ・・・・・・クロック信号。 にダーーー６殺Ａ坏ｊうＬ−、ｌＴｈ方シント・ん７肩
出力便１ンア〉ドロｆ名、／ｄ、ｌ／：−−−リグイお
グ用フリ、−７＝フロツグ８瓜方５１ 図
Claims (2)
- （１）２進数値信号のＮビットを複数個のグループに区
分せしめるＮ個の入力端子と、前記入力端子にそれぞれ
接続されグループ内それぞれのビット信号を分周カウン
トする並列キャリー方式の多段分周カウンタ回路と、前
記多段分周カウンタ回路のグループ毎のカウント・アッ
プ信号出力をクロック信号にそれぞれ同期させてリタイ
ミングし前段グループから後段グループに属する多段分
周カウンタ回路に順次キャリー信号として供給する複数
個のフリップ・フロップ回路とを備えることを特徴とす
る多段分周バイナリ・カウンタ。 - （２）前記グループの最終グループに属する多段分周カ
ウンタ回路のカウント・アップ信号出力とその前段グル
ープが出力するキャリー信号との論理積出力を、前記フ
リップ・フロップ回路を介してリタイミングし外部出力
信号とすることを特徴とする特許請求の範囲第（１）項
記載の多段分周バイナリ・カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294244A JP2702111B2 (ja) | 1985-12-25 | 1985-12-25 | 多段分周バイナリ・カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294244A JP2702111B2 (ja) | 1985-12-25 | 1985-12-25 | 多段分周バイナリ・カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151023A true JPS62151023A (ja) | 1987-07-06 |
| JP2702111B2 JP2702111B2 (ja) | 1998-01-21 |
Family
ID=17805216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294244A Expired - Lifetime JP2702111B2 (ja) | 1985-12-25 | 1985-12-25 | 多段分周バイナリ・カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702111B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262918A (ja) * | 1987-04-02 | 1988-10-31 | レイセオン・カンパニー | ２進カウンタ |
| JPH0213128A (ja) * | 1988-06-30 | 1990-01-17 | Sharp Corp | 同期式プログラマブルカウンタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221031A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | 分周回路 |
| JPS6010922A (ja) * | 1983-06-30 | 1985-01-21 | Nec Corp | バイナリ−カウンタ |
-
1985
- 1985-12-25 JP JP60294244A patent/JP2702111B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221031A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | 分周回路 |
| JPS6010922A (ja) * | 1983-06-30 | 1985-01-21 | Nec Corp | バイナリ−カウンタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262918A (ja) * | 1987-04-02 | 1988-10-31 | レイセオン・カンパニー | ２進カウンタ |
| JPH0213128A (ja) * | 1988-06-30 | 1990-01-17 | Sharp Corp | 同期式プログラマブルカウンタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702111B2 (ja) | 1998-01-21 |
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