JP2563578B2 - ２進アップ／ダウンカウンター - Google Patents
２進アップ／ダウンカウンターInfo
- Publication number
- JP2563578B2 JP2563578B2 JP1134458A JP13445889A JP2563578B2 JP 2563578 B2 JP2563578 B2 JP 2563578B2 JP 1134458 A JP1134458 A JP 1134458A JP 13445889 A JP13445889 A JP 13445889A JP 2563578 B2 JP2563578 B2 JP 2563578B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- signal
- mode selection
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/56—Reversible counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/52—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
- H03K3/356078—Bistable circuits using additional transistors in the feedback circuit with synchronous operation
Landscapes
- Logic Circuits (AREA)
- Error Detection And Correction (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、２進カウンタに関し、更に詳細にはCMOS技
術によって組立てられ多数セクションに連結することが
可能な複数のマルチ・ビット段を有する高速２進アップ
／ダウン（U/D）カウンタに関する。
術によって組立てられ多数セクションに連結することが
可能な複数のマルチ・ビット段を有する高速２進アップ
／ダウン（U/D）カウンタに関する。
（背景技術） ２進リップル時間カウンタは従来技術において周知で
ある。そのカウンタはCMOS技術を利用して組立てられる
が、２進カウンタの各段をキャリーがかなりの時間をか
けて進むという欠点を有する。このキャリー・リップル
時間を減少させるため、ANDゲート又はNANDゲートから
なる先行制御（ルックアヘッド:look−ahead）回路が使
用された。しかし、それらのゲートは、カウンタの段数
が増加するに従って相当のダイ面積を必要とし、ルック
アヘッド・ゲートへの入力数が増加する。更に、増加す
るゲートに関連する時間遅延が２進カウンタの計数速度
を低下させてしまう。
ある。そのカウンタはCMOS技術を利用して組立てられる
が、２進カウンタの各段をキャリーがかなりの時間をか
けて進むという欠点を有する。このキャリー・リップル
時間を減少させるため、ANDゲート又はNANDゲートから
なる先行制御（ルックアヘッド:look−ahead）回路が使
用された。しかし、それらのゲートは、カウンタの段数
が増加するに従って相当のダイ面積を必要とし、ルック
アヘッド・ゲートへの入力数が増加する。更に、増加す
るゲートに関連する時間遅延が２進カウンタの計数速度
を低下させてしまう。
米国特許第3,943,378号（発明者:R.R.Beutler）に記
載されるCMOS同期２進カウンタにおいては、少量のダイ
面積しか必要としないCMOS伝達ゲート（トランスミッシ
ョン・ゲート）ルックアヘッド・キャリー回路が利用さ
れた。しかし、これは計数を行なうトグル・フリップ・
フロップを使用する前段に注目するキャリー・パス構造
を採用したリップル・キャリーを有するカウンタであ
り、より高速の２進カウンタを得るかわりにダイ面積の
利用度を低下させている。
載されるCMOS同期２進カウンタにおいては、少量のダイ
面積しか必要としないCMOS伝達ゲート（トランスミッシ
ョン・ゲート）ルックアヘッド・キャリー回路が利用さ
れた。しかし、これは計数を行なうトグル・フリップ・
フロップを使用する前段に注目するキャリー・パス構造
を採用したリップル・キャリーを有するカウンタであ
り、より高速の２進カウンタを得るかわりにダイ面積の
利用度を低下させている。
米国特許第4,037,085号（発明者:Kazuo Minorikawa）
においては、制御信号に従って高速で計数値を進ませる
ことのできる２進カウンタが示される。各段はその電流
状態を感知して次の段に何が生じるかを判定する。しか
し、この発明では連続する計数動作において、キャリー
信号が１つの段から次の段に進むのにかなりの時間が必
要となる。
においては、制御信号に従って高速で計数値を進ませる
ことのできる２進カウンタが示される。各段はその電流
状態を感知して次の段に何が生じるかを判定する。しか
し、この発明では連続する計数動作において、キャリー
信号が１つの段から次の段に進むのにかなりの時間が必
要となる。
CMOS2進アップ／ダウンカウンタが米国特許第4,611,3
77号（発明者:Michael W.Evans）に記載されている。カ
ウンタ段は、排他的（エクスクルーセブ）ORゲート、Ｄ
型フリップ・フロップ及びマルチプレクサからなり、そ
れらが相互接続されてクロック信号及びU/D制御信号に
従って動作する。CMOS技術によるマルチプレクサの組立
は、バイポーラ・トランジスタ−トランジスタ−ロジッ
ク（TTL）技術によるマルチプレクサの組立よりも簡単
である。しかし、複数のCMOSアップ／ダウンカウンタ段
をカスケード接続して適度の計数速度のＮ段カウンタを
形成するとき、各段は多入力ANDゲートを必要とし、入
力の数はカウンタにおけるその段の位置に等しく、最終
段はＮ入力ANDゲートを有する。その結果、CMOS集積回
路のダイ面積の利用は不充分となる。
77号（発明者:Michael W.Evans）に記載されている。カ
ウンタ段は、排他的（エクスクルーセブ）ORゲート、Ｄ
型フリップ・フロップ及びマルチプレクサからなり、そ
れらが相互接続されてクロック信号及びU/D制御信号に
従って動作する。CMOS技術によるマルチプレクサの組立
は、バイポーラ・トランジスタ−トランジスタ−ロジッ
ク（TTL）技術によるマルチプレクサの組立よりも簡単
である。しかし、複数のCMOSアップ／ダウンカウンタ段
をカスケード接続して適度の計数速度のＮ段カウンタを
形成するとき、各段は多入力ANDゲートを必要とし、入
力の数はカウンタにおけるその段の位置に等しく、最終
段はＮ入力ANDゲートを有する。その結果、CMOS集積回
路のダイ面積の利用は不充分となる。
高速CMOS進カウンタの改良が、本願と同一の譲受人に
譲渡された米国特許シリアルNo.033,381「CMOS Binary
Counter」（発明者:Edward T.Lewis）に記載されてい
る。そのCMOSカウンタにおいては、各４ビット・カウン
タ・セクションは、最下位段キャリー入力の順次加算処
理による計数機能を達成し、４ビット・セクション内の
各ビット段が各段のそのときの状態を使用して次の段に
何が生じるかを判定する。キャリー発生回路網の代りに
キャリー・フォワード発生器が次の４ビット・カウンタ
・セクションにキャリー・フォワード信号を最悪２入力
ゲート遅延で与えて、高速動作を可能にする。
譲渡された米国特許シリアルNo.033,381「CMOS Binary
Counter」（発明者:Edward T.Lewis）に記載されてい
る。そのCMOSカウンタにおいては、各４ビット・カウン
タ・セクションは、最下位段キャリー入力の順次加算処
理による計数機能を達成し、４ビット・セクション内の
各ビット段が各段のそのときの状態を使用して次の段に
何が生じるかを判定する。キャリー発生回路網の代りに
キャリー・フォワード発生器が次の４ビット・カウンタ
・セクションにキャリー・フォワード信号を最悪２入力
ゲート遅延で与えて、高速動作を可能にする。
（発明の概要） 本発明によれば、煩瑣なキャリー信号ゲーティング構
成を必要とすることなく、複数４ビット・セクションに
連結され得る４ビットアップ／ダウン計数セクションか
ら成る高速CMOS2進アップ／ダウンカウンタが提供され
る。４ビット・セクションの各ビット段は、データ入
力、クロック入力、２進カウントの１ビットを供給する
第１出力、及び第１出力の補信号を供給する第２出力を
有し、２進カウントの１ビットを記憶する手段と、記憶
手段の入力に結合された出力を有し、低次のキャリー信
号とアップ／ダウンモード選択信号に応じた記憶手段の
第１出力又は第２出力とのモジュロ２の加算を行なう手
段と、アップ／ダウンモード選択信号及び低次キャリー
信号に結合され、アップ／ダウンモード選択信号の状態
とアップ／ダウンモード選択信号の状態に応じた記憶手
段の第１出力又は第２出力とに従って高次キャリー信号
を伝搬／消去するかあるいは伝搬／発生するかを決定す
る手段と、から構成される。
成を必要とすることなく、複数４ビット・セクションに
連結され得る４ビットアップ／ダウン計数セクションか
ら成る高速CMOS2進アップ／ダウンカウンタが提供され
る。４ビット・セクションの各ビット段は、データ入
力、クロック入力、２進カウントの１ビットを供給する
第１出力、及び第１出力の補信号を供給する第２出力を
有し、２進カウントの１ビットを記憶する手段と、記憶
手段の入力に結合された出力を有し、低次のキャリー信
号とアップ／ダウンモード選択信号に応じた記憶手段の
第１出力又は第２出力とのモジュロ２の加算を行なう手
段と、アップ／ダウンモード選択信号及び低次キャリー
信号に結合され、アップ／ダウンモード選択信号の状態
とアップ／ダウンモード選択信号の状態に応じた記憶手
段の第１出力又は第２出力とに従って高次キャリー信号
を伝搬／消去するかあるいは伝搬／発生するかを決定す
る手段と、から構成される。
アップ／ダウンカウンタは記憶手段の第１出力及び第
２出力に結合されるセレクタ手段を含み、アップ／ダウ
ンモード選択信号の状態に従って記憶手段の第１出力又
は第２出力のいずれかがモジュロ２加算手段及び高次キ
ャリー決定手段に係合されるかを選択する。カウンタの
第１段のための低次キャリー信号がないので、アップ／
ダウンモード選択信号の状態に従ってカウント・セレク
タ手段により等価信号が発生される。カウンタは、アッ
プ／ダウンモード選択信号が論理１のときアップ・カウ
ンタとして動作し、モード選択信号が論理０のときダウ
ン・カウンタとして動作する。アップ／ダウン２進カウ
ンタの各セクションは、セクションの各段の出力、隣接
する前のキャリー・フォワード発生手段の出力、及びカ
ウンタの第１セクションの第１ビット出力、に結合され
るキャリー・フォワード発生手段を含み、キャリー・フ
ォワード信号を発生する。各カウンタ段の各記憶手段は
カウンタを零にリセットさせるリセット入力を含んでい
る。
２出力に結合されるセレクタ手段を含み、アップ／ダウ
ンモード選択信号の状態に従って記憶手段の第１出力又
は第２出力のいずれかがモジュロ２加算手段及び高次キ
ャリー決定手段に係合されるかを選択する。カウンタの
第１段のための低次キャリー信号がないので、アップ／
ダウンモード選択信号の状態に従ってカウント・セレク
タ手段により等価信号が発生される。カウンタは、アッ
プ／ダウンモード選択信号が論理１のときアップ・カウ
ンタとして動作し、モード選択信号が論理０のときダウ
ン・カウンタとして動作する。アップ／ダウン２進カウ
ンタの各セクションは、セクションの各段の出力、隣接
する前のキャリー・フォワード発生手段の出力、及びカ
ウンタの第１セクションの第１ビット出力、に結合され
るキャリー・フォワード発生手段を含み、キャリー・フ
ォワード信号を発生する。各カウンタ段の各記憶手段は
カウンタを零にリセットさせるリセット入力を含んでい
る。
本発明の他の特徴によれば、複数の順次結合された段
によって２進アップ／ダウン計数を行なう方法が提供さ
れ、この方法は、データ入力、クロック入力、２進カウ
ントの１ビットを与える第１出力、及び第１出力の補信
号を与える第２出力を有する記憶手段に２進カウントの
１ビットを記憶し、低次のキャリー信号と、アップ／ダ
ウンモード選択信号に従った前記記憶手段の第１出力又
は第２出力と、のモジュロ２加算を行ない、その結果を
前記記憶手段の入力に結合し、アップ／ダウンモード選
択信号の状態と、アップ／ダウンモード選択信号の状態
に応じた前記記憶手段の第１出力又は第２出力と、に従
って高次キャリー信号を伝搬／消去するかあるいは伝搬
／発生するかを決定する、ステップを含む。この方法
は、アップ／ダウンモード選択信号の状態に従ってカウ
ント・セレクタ手段によってカウンタの第１段のための
低次キャリー信号を発生するステップを含んでいる。ま
た、この方法はアップ／ダウンモード選択信号が論理１
のときアップ・カウンタとして動作し、アップ／ダウン
モード選択信号が論理０のときダウン・カウンタとして
動作するステップを含む。更に、この方法は、記憶手段
の２進カウントを零にリセットするステップを含んでい
る。
によって２進アップ／ダウン計数を行なう方法が提供さ
れ、この方法は、データ入力、クロック入力、２進カウ
ントの１ビットを与える第１出力、及び第１出力の補信
号を与える第２出力を有する記憶手段に２進カウントの
１ビットを記憶し、低次のキャリー信号と、アップ／ダ
ウンモード選択信号に従った前記記憶手段の第１出力又
は第２出力と、のモジュロ２加算を行ない、その結果を
前記記憶手段の入力に結合し、アップ／ダウンモード選
択信号の状態と、アップ／ダウンモード選択信号の状態
に応じた前記記憶手段の第１出力又は第２出力と、に従
って高次キャリー信号を伝搬／消去するかあるいは伝搬
／発生するかを決定する、ステップを含む。この方法
は、アップ／ダウンモード選択信号の状態に従ってカウ
ント・セレクタ手段によってカウンタの第１段のための
低次キャリー信号を発生するステップを含んでいる。ま
た、この方法はアップ／ダウンモード選択信号が論理１
のときアップ・カウンタとして動作し、アップ／ダウン
モード選択信号が論理０のときダウン・カウンタとして
動作するステップを含む。更に、この方法は、記憶手段
の２進カウントを零にリセットするステップを含んでい
る。
（実施例） 先ず第１図を参照すると、200MHzクロック速度以上で
動作可能な４個の順次結合された段を有する相補形金属
酸化半導体（CMOS）の高速２進アップ／ダウンカウンタ
の４ビット・セクション10の機能ブロック図が示され
る。４ビット・セクション10は、アップ／ダウンカウン
ト・モード選択信号に従って、インクリメント（アップ
・カウント）又はデクリメント（ダウン・カウント）の
いずれかを行う。
動作可能な４個の順次結合された段を有する相補形金属
酸化半導体（CMOS）の高速２進アップ／ダウンカウンタ
の４ビット・セクション10の機能ブロック図が示され
る。４ビット・セクション10は、アップ／ダウンカウン
ト・モード選択信号に従って、インクリメント（アップ
・カウント）又はデクリメント（ダウン・カウント）の
いずれかを行う。
第１図において、セクション10内の４段の各段11は、
計数記憶のためのＤ型フリップ・フロップ12,14,16,18
と、２の補数の加算を行なうモジュロ２（Ｍ−２）加算
器（summer）20,22,24,26とを含み、モジュロ２加算器
の各出力S0,S1,S2,S3は夫々Ｄ型フリップ・フロップ12,
14,16,18の各入力に結合される。また、４ビット・セク
ション10の最初の３段には伝搬／消去／発生（P/K/G）
ゲート28,30,32が設けられる。P/K/Gゲート28〜32の機
能は、キャリーを伝搬（Ｐ）させるか、キャリーを消去
（Ｋ）するか、あるいはキャリーを発生（Ｇ）すること
である。しかし、セクション10の第４段は、P/K/Gゲー
トを有しないで、キャリー・フォワード発生器34の論理
回路を有し、その入力にはカウンタ・セクション10内の
４つの段の各出力に結合される。キャリー・フォワード
発生器34は、カウンタ・セクションが第４図に示すよう
に連結されるとき、キャリー・フォワード信号（CFi）
を別の４ビット・カウンタ・セクションに供給する。各
P/K/Gゲート28〜32の入力は夫々2:1セレクタ40,42,44,4
6の出力に結合される。各Ｄ型フリップ・フロップ12〜1
8のＱ及び出力は夫々2:1セレクタ40〜44の入力に結合
される。更に、各P/K/Gゲート28〜32の入力は前のP/K/G
ゲートの出力に結合される。但し、カウンタ・セクショ
ン10の第１段11はカウント・セレクタ38から信号を受
け、そのカウント・セレクタ38からの信号はアップ・カ
ウントでは論理１でダウン・カウントでは論理０であ
る。カウント・セレクタ38の出力信号はＭ−２加算器20
の入力にも結合される。カウント・セレクタ38への入力
はアップ／ダウンモード選択制御信号（U/D）で、この
信号も各カウンタ段の2:1セレクタ40〜46及びP/K/Gゲー
ト28〜32に結合される。カウンタ・セクション10の計数
動作を制御するための２つの入力信号、即ちカウント・
イネーブル（CE）及びクロック（CLK）がある。アップ
／ダウン計数シーケンスはU/Dレベル信号入力によって
決定される。U/D信号が論理１状態にあるとき、アップ
・カウントが選択され、U/D信号が論理０状態にあると
き、ダウン・カウントが選択される。実際の計数プロセ
スは、入力クロック（CLK）信号が論理０状態にあると
ともにカウント・イネーブル（CE）信号が論理１状態に
立上るとき開始される。CLKが論理１状態に立上ると
き、最初のカウント（アップ又はダウン）は２進カウン
タ・セクション10の各カウンタ段のカウンタ出力A0,A1,
A2,A3に記憶される。各カウンタ段の内のＤ型フリップ
・フロップ12,14,16,18は当業者には既知のプリセット
可能なものにして、計数プロセスが任意の２進数で開始
されるようにすることができる。クロック・イネーブル
（CE）信号が論理０になると、計数プロセスは停止し
て、各段のそのとき状態はカウンタ段出力（A0,A1,A2,A
3）に維持される。
計数記憶のためのＤ型フリップ・フロップ12,14,16,18
と、２の補数の加算を行なうモジュロ２（Ｍ−２）加算
器（summer）20,22,24,26とを含み、モジュロ２加算器
の各出力S0,S1,S2,S3は夫々Ｄ型フリップ・フロップ12,
14,16,18の各入力に結合される。また、４ビット・セク
ション10の最初の３段には伝搬／消去／発生（P/K/G）
ゲート28,30,32が設けられる。P/K/Gゲート28〜32の機
能は、キャリーを伝搬（Ｐ）させるか、キャリーを消去
（Ｋ）するか、あるいはキャリーを発生（Ｇ）すること
である。しかし、セクション10の第４段は、P/K/Gゲー
トを有しないで、キャリー・フォワード発生器34の論理
回路を有し、その入力にはカウンタ・セクション10内の
４つの段の各出力に結合される。キャリー・フォワード
発生器34は、カウンタ・セクションが第４図に示すよう
に連結されるとき、キャリー・フォワード信号（CFi）
を別の４ビット・カウンタ・セクションに供給する。各
P/K/Gゲート28〜32の入力は夫々2:1セレクタ40,42,44,4
6の出力に結合される。各Ｄ型フリップ・フロップ12〜1
8のＱ及び出力は夫々2:1セレクタ40〜44の入力に結合
される。更に、各P/K/Gゲート28〜32の入力は前のP/K/G
ゲートの出力に結合される。但し、カウンタ・セクショ
ン10の第１段11はカウント・セレクタ38から信号を受
け、そのカウント・セレクタ38からの信号はアップ・カ
ウントでは論理１でダウン・カウントでは論理０であ
る。カウント・セレクタ38の出力信号はＭ−２加算器20
の入力にも結合される。カウント・セレクタ38への入力
はアップ／ダウンモード選択制御信号（U/D）で、この
信号も各カウンタ段の2:1セレクタ40〜46及びP/K/Gゲー
ト28〜32に結合される。カウンタ・セクション10の計数
動作を制御するための２つの入力信号、即ちカウント・
イネーブル（CE）及びクロック（CLK）がある。アップ
／ダウン計数シーケンスはU/Dレベル信号入力によって
決定される。U/D信号が論理１状態にあるとき、アップ
・カウントが選択され、U/D信号が論理０状態にあると
き、ダウン・カウントが選択される。実際の計数プロセ
スは、入力クロック（CLK）信号が論理０状態にあると
ともにカウント・イネーブル（CE）信号が論理１状態に
立上るとき開始される。CLKが論理１状態に立上ると
き、最初のカウント（アップ又はダウン）は２進カウン
タ・セクション10の各カウンタ段のカウンタ出力A0,A1,
A2,A3に記憶される。各カウンタ段の内のＤ型フリップ
・フロップ12,14,16,18は当業者には既知のプリセット
可能なものにして、計数プロセスが任意の２進数で開始
されるようにすることができる。クロック・イネーブル
（CE）信号が論理０になると、計数プロセスは停止し
て、各段のそのとき状態はカウンタ段出力（A0,A1,A2,A
3）に維持される。
ここで、第１図及び表１を参照すると、10進の０から
10にアップ・カウントするときのカウンタ・セクション
10内の信号の状態が示される。最初、U/D信号は論理１
レベルに設定され、カウント・セレクタ38を論理１状態
にしてアップ・カウントを実行する。カウント・セレク
タ38は最下位ビット位置にのみあって、初期キャリー入
力状態を確立する。2:1セレクタ40はU/D信号によって設
定され、Ｄ型フリップ・フロップ12のＱ状態をサンプリ
ングする。P/K/Gゲート28も同様にU/D信号によって設定
され、Ｑ出力の現在の状態をサンプリングして、アップ
・カウント・モードにあるためにＧパスが動作不能にな
っているので、P/K/Gゲート28のP/K機能のみを行なっ
て、キャリーを伝搬させるか、又はキャリーを消去す
る。アップ・カウントがすべて零の計数値から始まり、
Ｄ型フリップ・フロップ12〜18のすべてが論理０にリセ
ットされていると仮定する。カウント・イネーブル（C
E）が論理１状態に立上る前に、各カウンタ段の出力（A
1,A2,…Aiがサンプリングされる。モジュロ２加算器20
は、第１段のカウント・セレクタ38の出力（CS）とA0出
力との排他的OR機能を行なう（S0＝CSA0）。A0は０で
CSは１であるので、S0は１となる。P/K/Gゲートは、A0
の状態をサンプリングしてA0が論理０状態にある場合は
消去（Ｋ）動作（P/K/Gゲート出力C0に論理０を発生）
を行ない、A0が論理１状態にあるときには伝搬（Ｐ）動
作を行なう。しかし、この場合、A0は０に等しく、P/K/
Gゲート28はＫ状態にされ、次の段には必然的に“CS類
似”信号となる。次の段のＭ−２加算器は関数S1＝P/
K）０A1を実行する。前記条件のものとでは、P/K）０
は０に等しくA1も０に等しいので、S1は０になる。従っ
て、CEが１でCLKが１のとき、S0は１にS1は０に等しく
それらは夫々A0及びA1カウンタ出力に転送される。この
状態になるとすぐ、A0及びカウンタ出力は夫々Ｍ−２加
算器20及び22によってサンプリングされる。Ｍ−２加算
器20からのS0出力は、CSが１でA0が１であるので、論理
０になる。更に、A0が１であるので、P/K/Gゲート28は
伝搬（Ｐ）状態になり、１に等しいCSが次の段に通過す
るのを可能にする。モジュロ２加算器22は、次にその段
をサンプリングし、関数S1＝P/K）０A1を実行する。P
/K）０は１でA1は０であるので、S1は１になる。次のク
ロック信号が発生するとS0及びS1は夫々A0及びA1カウン
タ出力に転送される。この場合A0は０にA1は１になっ
て、２進数（0010）２がカウンタ・セクション10に記憶
される。次のクロック信号により表１に示す信号状態と
なる。
10にアップ・カウントするときのカウンタ・セクション
10内の信号の状態が示される。最初、U/D信号は論理１
レベルに設定され、カウント・セレクタ38を論理１状態
にしてアップ・カウントを実行する。カウント・セレク
タ38は最下位ビット位置にのみあって、初期キャリー入
力状態を確立する。2:1セレクタ40はU/D信号によって設
定され、Ｄ型フリップ・フロップ12のＱ状態をサンプリ
ングする。P/K/Gゲート28も同様にU/D信号によって設定
され、Ｑ出力の現在の状態をサンプリングして、アップ
・カウント・モードにあるためにＧパスが動作不能にな
っているので、P/K/Gゲート28のP/K機能のみを行なっ
て、キャリーを伝搬させるか、又はキャリーを消去す
る。アップ・カウントがすべて零の計数値から始まり、
Ｄ型フリップ・フロップ12〜18のすべてが論理０にリセ
ットされていると仮定する。カウント・イネーブル（C
E）が論理１状態に立上る前に、各カウンタ段の出力（A
1,A2,…Aiがサンプリングされる。モジュロ２加算器20
は、第１段のカウント・セレクタ38の出力（CS）とA0出
力との排他的OR機能を行なう（S0＝CSA0）。A0は０で
CSは１であるので、S0は１となる。P/K/Gゲートは、A0
の状態をサンプリングしてA0が論理０状態にある場合は
消去（Ｋ）動作（P/K/Gゲート出力C0に論理０を発生）
を行ない、A0が論理１状態にあるときには伝搬（Ｐ）動
作を行なう。しかし、この場合、A0は０に等しく、P/K/
Gゲート28はＫ状態にされ、次の段には必然的に“CS類
似”信号となる。次の段のＭ−２加算器は関数S1＝P/
K）０A1を実行する。前記条件のものとでは、P/K）０
は０に等しくA1も０に等しいので、S1は０になる。従っ
て、CEが１でCLKが１のとき、S0は１にS1は０に等しく
それらは夫々A0及びA1カウンタ出力に転送される。この
状態になるとすぐ、A0及びカウンタ出力は夫々Ｍ−２加
算器20及び22によってサンプリングされる。Ｍ−２加算
器20からのS0出力は、CSが１でA0が１であるので、論理
０になる。更に、A0が１であるので、P/K/Gゲート28は
伝搬（Ｐ）状態になり、１に等しいCSが次の段に通過す
るのを可能にする。モジュロ２加算器22は、次にその段
をサンプリングし、関数S1＝P/K）０A1を実行する。P
/K）０は１でA1は０であるので、S1は１になる。次のク
ロック信号が発生するとS0及びS1は夫々A0及びA1カウン
タ出力に転送される。この場合A0は０にA1は１になっ
て、２進数（0010）２がカウンタ・セクション10に記憶
される。次のクロック信号により表１に示す信号状態と
なる。
表２は任意の４ビット２進数、ここでは（0110）２か
ら始まるダウン・カウントの場合のカウンタ・セクショ
ン10内の信号状態を示す。ダウン・カウント・モードは
U/D信号レベルを論理０状態に設定することによって行
なわれ、その設定によって2:1セレクタ40〜46がカウン
タ・セクション10内のＤ型フリップ・フロップの出力
を選択し、カウント・セレクタ38の出力信号を論理０状
態に設定し、P/K/Gゲート28〜32のP/G機能を選択する。
デクリメント動作は、アップ・カウントと同様に２の補
数の加算プロセスによって達成される。その論理動作は
第２に要約されている。ダウン・カウント及びアップ・
カウントの動作モードはU/D信号のみによって付勢され
る。この信号はクロック（CLK）が論理０状態のときに
変更することができる。信号CEが論理０状態のとき、カ
ウンタ出力（A0,A1,…Ai）は直前の計数値を保持する。
ら始まるダウン・カウントの場合のカウンタ・セクショ
ン10内の信号状態を示す。ダウン・カウント・モードは
U/D信号レベルを論理０状態に設定することによって行
なわれ、その設定によって2:1セレクタ40〜46がカウン
タ・セクション10内のＤ型フリップ・フロップの出力
を選択し、カウント・セレクタ38の出力信号を論理０状
態に設定し、P/K/Gゲート28〜32のP/G機能を選択する。
デクリメント動作は、アップ・カウントと同様に２の補
数の加算プロセスによって達成される。その論理動作は
第２に要約されている。ダウン・カウント及びアップ・
カウントの動作モードはU/D信号のみによって付勢され
る。この信号はクロック（CLK）が論理０状態のときに
変更することができる。信号CEが論理０状態のとき、カ
ウンタ出力（A0,A1,…Ai）は直前の計数値を保持する。
ここで第２図を参照すると、４ビット２進アップ／ダ
ウンカウンタ・セクション10の第１段11の詳細回路が、
カウント・イネーブル・ゲート36、バッファ37、及びカ
ウント・セレクタ38とともに示される。各カウンタ段11
の記憶素子はＤ型フリップ・フロップ12で構成され、そ
のCLK入力はカウント・イネーブル・ゲート36のカウン
ト・パルス（CP）出力信号に接続される。Ｄ型フリップ
・フロップ12のDin入力はモジュロ２加算器20のS0出力
に接続される。Ｄ型フリップ・フロップのＲ入力へのリ
セット信号は、カウンタ10を０にリセットする全体リセ
ット・ラインからのものである。Ｄ型フリップ・フロッ
プ12のＱ及び出力信号は2:1セレクタ40の伝達（トラ
ンスミッション）ゲート（Ｔゲート）100及び102に夫々
接続される。カウンタ・セクション10がアップ・カウン
ト・モード（U/Dが論理１）にあるとき、2:1セレクタ40
は出力を選択し、カウンタ・セクション10がダウン・
カウント・モード（U/Dが論理０）にあるとき、2:1セレ
クタ40はＱ出力を選択する。2:1セレクタ40の出力はP/K
/Gゲート28に結合される。この出力はインバータ106及
び108を通過して必要な論理レベルを得る。インバータ1
06からの出力はまたＭ−２加算器20に結合される。P/K/
Gゲート28は伝搬Ｔゲート110、発生Ｔゲート114及び消
去Ｔゲート118からなる。U/D信号は、アップ・カウント
・モード及びダウン・カウント・モードのときにP/K/G
ゲートのどの部分が機能するかを決定する。例えば、ア
ップ・カウント・モード（U/Dが論理１、▲▼が
論理０）の場合、2:1セレクタはＤ型フリップ・フロッ
プ12のＱ出力をサンプリングし、P/K/Gゲート28がP/Kモ
ードに設定され、キャリーCiを伝搬するか、そのキャリ
ーを消去する。従って、アップ・カウント・モードのと
きには、カウント・セレクタ38又は前のP/K/Gゲート
（他の段のための）からの入力に従ってＴゲート110が
キャリー信号Ciを通過させるか、あるいは、トランジス
タ126を導通（ON）状態にさせることによって、Ｔゲー
ト118がキャリー信号Ciを消去、即ち通過を阻止する。
ダウン・カウント・モード（U/Dが論理０、▲▼
が論理１）の場合には、2:1セレクタはＤ型フリップ・
フロップ12のＱ出力をサンプリングして、P/K/Gゲート2
8がP/Kモードに設定され、キャリーCiを伝搬させるか、
あるいはキャリーを発生する。従って、ダウン・カウン
ト・モードのときには、カウント・セレクタ38又は前の
P/K/Gゲート（他の段のための）からの入力に従ってＴ
ゲート110がキャリーを通過させるか、あるいは、トラ
ンジスタ124を導通（ON）状態にさせることによってＴ
ゲート114がキャリーを発生する。Ｍ−２加算器20はＴ
ゲート134及び138からなり、排他的OR論理機能を行なう
ように配列される。インバータ130及び132は２つの信号
入力について排他的OR機能を達成するために適切な極性
の信号を発生し、その第１の入力信号は、Ｍ−２加算器
20がカウンタ・セクション10の第１段にあるときはカウ
ント・セレクタ38からのCS信号で（後続段の場合には第
１入力信号は前のP/K/Gゲート出力からのCi信号）、第
２の入力信号は2:1セレクタ40からの出力である。Ｍ−
２加算器は、カウンタ・セクション10の動作中は部分和
を発生し、その部分和出力S0はＤ型フリップ・フロップ
12のDin入力に供給される。
ウンカウンタ・セクション10の第１段11の詳細回路が、
カウント・イネーブル・ゲート36、バッファ37、及びカ
ウント・セレクタ38とともに示される。各カウンタ段11
の記憶素子はＤ型フリップ・フロップ12で構成され、そ
のCLK入力はカウント・イネーブル・ゲート36のカウン
ト・パルス（CP）出力信号に接続される。Ｄ型フリップ
・フロップ12のDin入力はモジュロ２加算器20のS0出力
に接続される。Ｄ型フリップ・フロップのＲ入力へのリ
セット信号は、カウンタ10を０にリセットする全体リセ
ット・ラインからのものである。Ｄ型フリップ・フロッ
プ12のＱ及び出力信号は2:1セレクタ40の伝達（トラ
ンスミッション）ゲート（Ｔゲート）100及び102に夫々
接続される。カウンタ・セクション10がアップ・カウン
ト・モード（U/Dが論理１）にあるとき、2:1セレクタ40
は出力を選択し、カウンタ・セクション10がダウン・
カウント・モード（U/Dが論理０）にあるとき、2:1セレ
クタ40はＱ出力を選択する。2:1セレクタ40の出力はP/K
/Gゲート28に結合される。この出力はインバータ106及
び108を通過して必要な論理レベルを得る。インバータ1
06からの出力はまたＭ−２加算器20に結合される。P/K/
Gゲート28は伝搬Ｔゲート110、発生Ｔゲート114及び消
去Ｔゲート118からなる。U/D信号は、アップ・カウント
・モード及びダウン・カウント・モードのときにP/K/G
ゲートのどの部分が機能するかを決定する。例えば、ア
ップ・カウント・モード（U/Dが論理１、▲▼が
論理０）の場合、2:1セレクタはＤ型フリップ・フロッ
プ12のＱ出力をサンプリングし、P/K/Gゲート28がP/Kモ
ードに設定され、キャリーCiを伝搬するか、そのキャリ
ーを消去する。従って、アップ・カウント・モードのと
きには、カウント・セレクタ38又は前のP/K/Gゲート
（他の段のための）からの入力に従ってＴゲート110が
キャリー信号Ciを通過させるか、あるいは、トランジス
タ126を導通（ON）状態にさせることによって、Ｔゲー
ト118がキャリー信号Ciを消去、即ち通過を阻止する。
ダウン・カウント・モード（U/Dが論理０、▲▼
が論理１）の場合には、2:1セレクタはＤ型フリップ・
フロップ12のＱ出力をサンプリングして、P/K/Gゲート2
8がP/Kモードに設定され、キャリーCiを伝搬させるか、
あるいはキャリーを発生する。従って、ダウン・カウン
ト・モードのときには、カウント・セレクタ38又は前の
P/K/Gゲート（他の段のための）からの入力に従ってＴ
ゲート110がキャリーを通過させるか、あるいは、トラ
ンジスタ124を導通（ON）状態にさせることによってＴ
ゲート114がキャリーを発生する。Ｍ−２加算器20はＴ
ゲート134及び138からなり、排他的OR論理機能を行なう
ように配列される。インバータ130及び132は２つの信号
入力について排他的OR機能を達成するために適切な極性
の信号を発生し、その第１の入力信号は、Ｍ−２加算器
20がカウンタ・セクション10の第１段にあるときはカウ
ント・セレクタ38からのCS信号で（後続段の場合には第
１入力信号は前のP/K/Gゲート出力からのCi信号）、第
２の入力信号は2:1セレクタ40からの出力である。Ｍ−
２加算器は、カウンタ・セクション10の動作中は部分和
を発生し、その部分和出力S0はＤ型フリップ・フロップ
12のDin入力に供給される。
更に第２図には、各カウンタ・セクション10に必要な
３つの補助回路が示されている。カウント・イネーブル
・ゲート36はANDゲートからなり、CLK信号とCE信号との
両方が活性状態のときカウント・パルス（CP）を発生
し、カウントがクロックと同時に生じるようにする。イ
ンバータ152は適切なCP論理レベルを与える。バッファ3
7は、２つのインバータ140及び142からなり、カウンタ
・セクション10内の使用のため、必要な信号利得を与
え、U/D論理１信号及びU/D論理０信号を供給する。カウ
ント・セレクタ38はトランジスタ144及び146からなり、
カウンタがアップ・カウント・モード又はダウン・カウ
ント・モードのどちらにあるかによって夫々論理１又は
論理０のCS信号を発生するスイッチとして作用する。
３つの補助回路が示されている。カウント・イネーブル
・ゲート36はANDゲートからなり、CLK信号とCE信号との
両方が活性状態のときカウント・パルス（CP）を発生
し、カウントがクロックと同時に生じるようにする。イ
ンバータ152は適切なCP論理レベルを与える。バッファ3
7は、２つのインバータ140及び142からなり、カウンタ
・セクション10内の使用のため、必要な信号利得を与
え、U/D論理１信号及びU/D論理０信号を供給する。カウ
ント・セレクタ38はトランジスタ144及び146からなり、
カウンタがアップ・カウント・モード又はダウン・カウ
ント・モードのどちらにあるかによって夫々論理１又は
論理０のCS信号を発生するスイッチとして作用する。
ここで第３図を参照すると、CMOSＤ型フリップ・フロ
ップ12〜18が示され、該フリップ・フロップはCMOSトラ
ンスミッション・ゲート73,75,87,及び91を含み、２進
カウンタ・セクション10に組込まれる。そのような論理
回路は当業者には既知のものである。ANDゲート78は同
期リセットを可能にするものである。インバータ82はカ
ウンタ・セクション10の各フリップ・フロップ12〜18内
でCLK信号によって使用されるクロック・バッファ／ド
ライバとして機能する。インバータ94及び96はＤ型フリ
ップ・フロップのＱ及び出力信号の中間ドライブ能力
を強化する。Ｄ型フリップ・フロップを、例えばトグル
・フリップ・フロップの代りに使用することによって、
データを既に記憶させて、クロック信号に対する用意を
することができ、カウンタ速度を低下させるフリップ・
フロップ自体の遅延時間を除去する。
ップ12〜18が示され、該フリップ・フロップはCMOSトラ
ンスミッション・ゲート73,75,87,及び91を含み、２進
カウンタ・セクション10に組込まれる。そのような論理
回路は当業者には既知のものである。ANDゲート78は同
期リセットを可能にするものである。インバータ82はカ
ウンタ・セクション10の各フリップ・フロップ12〜18内
でCLK信号によって使用されるクロック・バッファ／ド
ライバとして機能する。インバータ94及び96はＤ型フリ
ップ・フロップのＱ及び出力信号の中間ドライブ能力
を強化する。Ｄ型フリップ・フロップを、例えばトグル
・フリップ・フロップの代りに使用することによって、
データを既に記憶させて、クロック信号に対する用意を
することができ、カウンタ速度を低下させるフリップ・
フロップ自体の遅延時間を除去する。
第４図には、３つの２進カウンタ・セクション101,10
2,103が連結され、出力A0〜A11を有する12段２進アップ
／ダウンカウンタを構成する実施例として示される。U/
Dモード制御信号は、２進カウンタがアップ・カウンタ
とダウン・カウンタのどちらで機能するのかを選択する
ために与えられる。CLK信号は各カウンタ・セクション1
01,102,103にCE信号とともに与えられる。各セクション
において、実際の計数プロセスは、入力クロック（CL
K）信号が論理０状態にあって、カウント・イネーブル
（CE）信号が論理１状態に立上るとき開始する。CLKが
論理１状態に立上るとき、第１カウント（U/D信号の状
態によってアップ又はダウン）はカウンタ出力A1,A2,…
Ai（ｉは第４図の３セクションからなるカウンタにおい
ては11に等しい）に記憶される。各カウンタ・セクショ
ンの間にはキャリー・フォワード発生器341,342,343回
路網があり、その回路網の各々は、この高速２進アップ
／ダウンカウンタの固有の設計により、計数シーケンス
の間に１ゲートの遅延を生じるだけである。
2,103が連結され、出力A0〜A11を有する12段２進アップ
／ダウンカウンタを構成する実施例として示される。U/
Dモード制御信号は、２進カウンタがアップ・カウンタ
とダウン・カウンタのどちらで機能するのかを選択する
ために与えられる。CLK信号は各カウンタ・セクション1
01,102,103にCE信号とともに与えられる。各セクション
において、実際の計数プロセスは、入力クロック（CL
K）信号が論理０状態にあって、カウント・イネーブル
（CE）信号が論理１状態に立上るとき開始する。CLKが
論理１状態に立上るとき、第１カウント（U/D信号の状
態によってアップ又はダウン）はカウンタ出力A1,A2,…
Ai（ｉは第４図の３セクションからなるカウンタにおい
ては11に等しい）に記憶される。各カウンタ・セクショ
ンの間にはキャリー・フォワード発生器341,342,343回
路網があり、その回路網の各々は、この高速２進アップ
／ダウンカウンタの固有の設計により、計数シーケンス
の間に１ゲートの遅延を生じるだけである。
以上、本発明の好適実施例について説明したが、本発
明の範囲内において多くの修正及び変更が当業者には明
らかである。
明の範囲内において多くの修正及び変更が当業者には明
らかである。
第１図は高速４ビット２進アップ／ダウンカウンタを示
す本発明の機能ブロック図である。 第２図は４ビット２進アップ／ダウンカウンタの１段の
実施例を示す。 第３図は２進アップ／ダウンカウンタの各段において累
積されたカウンタ出力を記憶する遅延フリップ・フロッ
プの回路図である。 第４図は３つの連結された４ビット２進アップ／ダウン
カウンタ・セクションの機能ブロック図で、１セクショ
ンを次のセクションに結合するキャリー・フォワード論
理回路網を示す。
す本発明の機能ブロック図である。 第２図は４ビット２進アップ／ダウンカウンタの１段の
実施例を示す。 第３図は２進アップ／ダウンカウンタの各段において累
積されたカウンタ出力を記憶する遅延フリップ・フロッ
プの回路図である。 第４図は３つの連結された４ビット２進アップ／ダウン
カウンタ・セクションの機能ブロック図で、１セクショ
ンを次のセクションに結合するキャリー・フォワード論
理回路網を示す。
フロントページの続き (56)参考文献 特開 昭60−84015（ＪＰ，Ａ) 特開 昭52−27348（ＪＰ，Ａ) 特開 昭61−24330（ＪＰ，Ａ) 特開 昭60−10922（ＪＰ，Ａ) 特開 昭59−221031（ＪＰ，Ａ) 特開 昭62−151023（ＪＰ，Ａ) 米国特許3943378（ＵＳ，Ａ) 米国特許4037085（ＵＳ，Ａ) 米国特許4611337（ＵＳ，Ａ)
Claims (19)
- 【請求項１】複数の順次結合された段を有する２進アッ
プ／ダウンカウンタであって、各段が、 データ入力、クロック入力、２進カウントのビットを供
給する第１出力、及び前記第１出力の補信号を供給する
第２出力を有し、２進カウント・ビットを記憶する手段
と、 前記記憶手段のデータ入力に結合された出力を有し、低
次のキャリー信号と、アップ／ダウンモード選択信号に
従った前記記憶手段の第１出力又は第２出力と、のモジ
ュロ２の加算を行う手段と、 前記アップ／ダウンモード選択信号及び低次キャリー信
号に結合され、アップ／ダウンモード選択信号の状態
と、アップ／ダウンモード選択信号の状態に応じた前記
記憶手段の前記第１出力又は第２出力と、に従って高次
キャリー信号を伝搬／消去するかあるいは伝搬／発生す
るかを決定する手段と、 前記記憶手段の第１出力及び第２出力に結合され、前記
アップ／ダウンモード選択信号の状態に従って記憶手段
の第１出力又は第２出力のいずれが前記モジュロ２加算
手段及び高次キャリー決定手段に結合されるかを選択す
る手段と、 から構成されるカウンタ。 - 【請求項２】前記カウンタの第１段の低次キャリー信号
が前記アップ／ダウンモード選択信号の状態に従ってカ
ウント・セレクタ手段によって発生される、請求項１記
載のカウンタ。 - 【請求項３】前記カウンタは、前記アップ／ダウンモー
ド選択信号が論理１のときアップ・カウンタとして動作
し、アップ／ダウンモード選択信号が論理０のときダウ
ン・カウンタとして動作する、請求項１記載のカウン
タ。 - 【請求項４】前記記憶手段がＤ型フリップ・フロップか
らなる請求項１記載のカウンタ。 - 【請求項５】前記記憶手段、モジュロ２加算手段及び高
次キャリー決定手段がCMOS集積回路に集積されている請
求項１記載のカウンタ。 - 【請求項６】前記２進カウンタが前記順次結合された段
の各々の出力に結合されキャリー・フォワード信号を発
生する手段を含む、請求項１記載のカウンタ。 - 【請求項７】前記キャリー・フォワード信号発生手段
が、その出力部に２入力ゲートを含み、わずか２入力ゲ
ート伝搬遅延を与えるにすぎない請求項６記載のカウン
タ。 - 【請求項８】前記記憶手段が前記２進カウントを零にリ
セットするリセット入力を含む請求項１記載のカウン
タ。 - 【請求項９】前記カウンタがクロック信号を前記記憶手
段にゲーティングする手段を含む請求項１記載のカウン
タ。 - 【請求項１０】各セクションにおいてアップ／ダウンモ
ード選択信号に従ってアップ／ダウン計数を行う複数の
２進アップ／ダウンカウンタ段と、 前記カウンタ・セクションの各対間に結合され、隣接の
後続セクションにキャリー・フォワード信号を発生する
手段と、 を含み、複数の連結されたセクションを有する２進アッ
プ／ダウンカウンタであって、前記２進カウンタ段の各
々が、 （ａ）データ入力、クロック入力、２進カウントのビッ
トを供給する第１出力、及び前記第１出力の補信号を供
給する第２出力を有し、２進カウント・ビットを記憶す
る手段と、 （ｂ）前記記憶手段のデータ入力に結合された出力を有
し、低次のキャリー信号と、アップ／ダウンモード選択
信号に従った前記記憶手段の第１出力又は第２出力と、
のモジュロ２の加算を行う手段と、 （ｃ）前記アップ／ダウンモード選択信号及び低次キャ
リー信号に結合され、アップ／ダウンモード選択信号の
状態と、アップ／ダウンモード選択信号の状態に応じた
前記記憶手段の前記第１出力又は第２出力と、に従って
高次キャリー信号を伝搬／消去するかあるいは伝搬／発
生するかを決定する手段と、 （ｄ）前記記憶手段の第１出力及び第２出力に結合さ
れ、前記アップ／ダウンモード選択信号の状態に従って
記憶手段の第１出力又は第２出力のいずれが前記モジュ
ロ２加算手段及び高次キャリー決定手段に結合されるか
を選択する手段と、 から構成されるカウンタ。 - 【請求項１１】前記カウンタ・セクションの各々の第１
段の低次キャリー信号が前記アップ／ダウンモード選択
信号の状態に従ってカウント・セレクタ手段によって発
生される、請求項10記載のカウンタ。 - 【請求項１２】前記カウンタは、前記アップ／ダウンモ
ード選択信号が論理１のときアップ・カウンタとして動
作し、アップ／ダウンモード選択信号が論理０のときダ
ウン・カウンタとして動作する、請求項１記載のカウン
タ。 - 【請求項１３】前記記憶手段がＤ型フリップ・フロップ
からなる請求項10記載のカウンタ。 - 【請求項１４】前記キャリー・フォワード発生手段の各
々は、前記セクションのうち前のセクションの複数の順
次結合された段の出力と、隣接の前のキャリー・フォワ
ード発生手段からの出力と、前記セクションのうちの第
１セクションの第１ビット出力と、に結合されキャリー
・フォワード信号を発生する、請求項10記載のカウン
タ。 - 【請求項１５】前記キャリー・フォワード信号発生手段
の各々が、その出力部に２入力ゲートを含み、わずか２
入力ゲート伝搬遅延を与えるにすぎない請求項10記載の
カウンタ。 - 【請求項１６】前記記憶手段が前記２進カウントを零に
リセットするリセット入力を含む請求項10記載のカウン
タ。 - 【請求項１７】前記カウンタがクロック信号を前記記憶
手段にゲーティングする手段を含む請求項10記載のカウ
ンタ。 - 【請求項１８】前記伝搬／消去又は伝搬／発生を決定す
る手段が、各カウンタ・セクションの最後の段を除き、
各段のP/K/Gゲート手段からなる、請求項10記載のカウ
ンタ。 - 【請求項１９】前記キャリー・フォワード発生手段を含
む連結されたセクションがCMOS集積回路に集積される請
求項10記載のカウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/199,831 US4856035A (en) | 1988-05-26 | 1988-05-26 | CMOS binary up/down counter |
| US199831 | 1988-05-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229125A JPH0229125A (ja) | 1990-01-31 |
| JP2563578B2 true JP2563578B2 (ja) | 1996-12-11 |
Family
ID=22739204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134458A Expired - Lifetime JP2563578B2 (ja) | 1988-05-26 | 1989-05-26 | ２進アップ／ダウンカウンター |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4856035A (ja) |
| EP (1) | EP0343838A3 (ja) |
| JP (1) | JP2563578B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2273835B (en) * | 1992-12-22 | 1996-08-14 | Advanced Risc Mach Ltd | Bistable circuit |
| KR950015184B1 (ko) * | 1993-11-08 | 1995-12-23 | 삼성전자주식회사 | 동기식 이진카운터 |
| ES2078173B1 (es) * | 1993-12-30 | 1998-01-16 | Alcatel Standard Electrica | Arquitectura de circuitos integrados digitales. |
| KR0135488B1 (ko) * | 1994-05-26 | 1998-06-15 | 김광호 | 동기카운터 및 그 캐리전파방법 |
| US5943386A (en) * | 1995-05-24 | 1999-08-24 | Hughes Electronics | High-speed synchronous counter circuitry |
| US6449329B1 (en) * | 2000-09-14 | 2002-09-10 | Qualcomm Incorporated | Dual-edge M/N:D counter |
| US6826249B1 (en) * | 2002-10-10 | 2004-11-30 | Xilinx, Inc. | High-speed synchronous counters with reduced logic complexity |
| KR100834763B1 (ko) * | 2006-11-14 | 2008-06-05 | 삼성전자주식회사 | 동적 촬영 대역의 확장을 위한 이미지 센서 및 화소에수광된 광량을 측정하는 방법 |
| US8045662B2 (en) * | 2007-06-22 | 2011-10-25 | Texas Instruments Incorporated | Binary ripple counter sampling with adjustable delays |
| US9692429B1 (en) * | 2012-11-15 | 2017-06-27 | Gsi Technology, Inc. | Systems and methods involving fast-acquisition lock features associated with phase locked loop circuitry |
| US9548135B2 (en) * | 2013-03-11 | 2017-01-17 | Macronix International Co., Ltd. | Method and apparatus for determining status element total with sequentially coupled counting status circuits |
| US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
| US10725777B2 (en) | 2016-12-06 | 2020-07-28 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
| US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
| US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
| US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
| US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
| US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
| US10249362B2 (en) | 2016-12-06 | 2019-04-02 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
| US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
| US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
| US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
| US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943378A (en) | 1974-08-01 | 1976-03-09 | Motorola, Inc. | CMOS synchronous binary counter |
| US4037085A (en) | 1975-08-27 | 1977-07-19 | Hitachi, Ltd. | Counter |
| US4611337A (en) | 1983-08-29 | 1986-09-09 | General Electric Company | Minimal logic synchronous up/down counter implementations for CMOS |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE323715B (ja) * | 1964-05-21 | 1970-05-11 | Philips Svenska Ab | |
| US3798554A (en) * | 1971-12-29 | 1974-03-19 | Z Sadlak | Digital sequential circuit |
| US3870962A (en) * | 1973-04-25 | 1975-03-11 | Solitron Devices | Means to control pulse width and repetition rate of binary counter means |
| US4214173A (en) * | 1978-03-03 | 1980-07-22 | Standard Microsystems Corp. | Synchronous binary counter utilizing a pipeline toggle signal propagation technique |
| DE2833211C2 (de) * | 1978-07-28 | 1982-06-09 | Siemens AG, 1000 Berlin und 8000 München | Asynchroner binärer Vorwärts-Rückwärtszähler |
| US4741006A (en) * | 1984-07-12 | 1988-04-26 | Kabushiki Kaisha Toshiba | Up/down counter device with reduced number of discrete circuit elements |
| US4759043A (en) * | 1987-04-02 | 1988-07-19 | Raytheon Company | CMOS binary counter |
-
1988
- 1988-05-26 US US07/199,831 patent/US4856035A/en not_active Expired - Fee Related
-
1989
- 1989-05-17 EP EP19890304970 patent/EP0343838A3/en not_active Ceased
- 1989-05-26 JP JP1134458A patent/JP2563578B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3943378A (en) | 1974-08-01 | 1976-03-09 | Motorola, Inc. | CMOS synchronous binary counter |
| US4037085A (en) | 1975-08-27 | 1977-07-19 | Hitachi, Ltd. | Counter |
| US4611337A (en) | 1983-08-29 | 1986-09-09 | General Electric Company | Minimal logic synchronous up/down counter implementations for CMOS |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0229125A (ja) | 1990-01-31 |
| EP0343838A2 (en) | 1989-11-29 |
| US4856035A (en) | 1989-08-08 |
| EP0343838A3 (en) | 1990-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2563578B2 (ja) | ２進アップ／ダウンカウンター | |
| Hauck et al. | High-performance carry chains for FPGAs | |
| US5359242A (en) | Programmable logic with carry-in/carry-out between logic blocks | |
| US5546018A (en) | Fast carry structure with synchronous input | |
| US6288570B1 (en) | Logic structure and circuit for fast carry | |
| US7298810B2 (en) | Multi-modulus programmable frequency divider | |
| US5483478A (en) | Method and structure for reducing carry delay for a programmable carry chain | |
| JPH0215088B2 (ja) | ||
| JPH09186560A (ja) | 構成可能な多機能フリップフロップ | |
| US4759043A (en) | CMOS binary counter | |
| US11863182B2 (en) | High-performance table-based state machine | |
| US6333644B2 (en) | Logic circuits and carry-lookahead circuits | |
| US6404839B1 (en) | Selectable clock divider circuit with a 50% duty cycle clock | |
| Lo | A fast binary adder with conditional carry generation | |
| US4229803A (en) | I2 L Full adder and ALU | |
| JPH10105378A (ja) | 並列加算器 | |
| JPS61110236A (ja) | マルチビツト・デイジタル加算器 | |
| JPS61120245A (ja) | 桁上げ保留伝搬加算器 | |
| Dave et al. | Performance evaluation of flagged prefix adders for constant addition | |
| US7284029B2 (en) | 4-to-2 carry save adder using limited switching dynamic logic | |
| Alioto et al. | A gate-level strategy to design carry select adders | |
| US5946369A (en) | High-speed binary synchronous counter with precomputation of carry-independent terms | |
| JP3135990B2 (ja) | パリティ付加回路 | |
| JP4443775B2 (ja) | タイミング特性を改良するためにコンビネーションロジックモジュールのコンピュータにより実現される変換 | |
| JP3199196B2 (ja) | ５入力加算器 |