JPS60167523A - 低電力ｃｍｏｓ集積回路 - Google Patents
低電力ｃｍｏｓ集積回路Info
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- JPS60167523A JPS60167523A JP59021696A JP2169684A JPS60167523A JP S60167523 A JPS60167523 A JP S60167523A JP 59021696 A JP59021696 A JP 59021696A JP 2169684 A JP2169684 A JP 2169684A JP S60167523 A JPS60167523 A JP S60167523A
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- vtn
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は０Ｍ０８回路に係り、特に低消費電力化に好適
な回路に関する。
な回路に関する。
第１図（ａ）に従来のＣＭＯＳインバータの回路図を、
同図（ｂ）にその静特性を示す。この回路の欠点は、入
力ψ１１の電圧Ｖ１ｍが電源電圧Ｖｃｃと０との中間に
あるときには定常電流が流れるため、消費電力が大きい
ことである。すなわち、ＰチャネルＭＯＳトランジスタ
３の閾値電圧をＶｔｐ（■？’＜Ｏ） 、ｎチャネルＭ
ＯＳトランジスタ４の閾値電圧をＶＴＮ （ＶＡＮ＞
０ ）とすると、（２） ＶｔＮ ＜Ｖｔａ＜Ｖｃｃ ＩＶＴｐｌ −−・＝（１
）のときには、３，４がともに導通状態になり、貫通電
流が流れる。この様子は同図（ｃ）に示しである。この
ことは、この回路を電池等の容量の小さい電源でバック
アップする際に特に問題になる。
同図（ｂ）にその静特性を示す。この回路の欠点は、入
力ψ１１の電圧Ｖ１ｍが電源電圧Ｖｃｃと０との中間に
あるときには定常電流が流れるため、消費電力が大きい
ことである。すなわち、ＰチャネルＭＯＳトランジスタ
３の閾値電圧をＶｔｐ（■？’＜Ｏ） 、ｎチャネルＭ
ＯＳトランジスタ４の閾値電圧をＶＴＮ （ＶＡＮ＞
０ ）とすると、（２） ＶｔＮ ＜Ｖｔａ＜Ｖｃｃ ＩＶＴｐｌ −−・＝（１
）のときには、３，４がともに導通状態になり、貫通電
流が流れる。この様子は同図（ｃ）に示しである。この
ことは、この回路を電池等の容量の小さい電源でバック
アップする際に特に問題になる。
本発明の目的は、バックアップ時には上記貫通電流が流
れないようにし、バックアップ用電源の負荷を軽減する
手段を提供することにある。
れないようにし、バックアップ用電源の負荷を軽減する
手段を提供することにある。
貫通電流を防止するためには、ｎチャネルＭＯＳトラン
ジスタの閾値電圧ＶＴＮを高く、ＰチャネルＭＯＳトラ
ンジスタの閾値電圧Ｖｒｐを低く （すなわち絶対値を
大きく）すればよい。特に、Ｖｔａ −ＶＴＰ ＞Ｖｃ
ｃ 、、１１０９１１．（２）ならば、貫通電流は全く
流れなくなる。しかし、このようにするとＭＯＳトラン
ジスタの伝達コンダクタンスが小さくなって低速になる
という問題点があるため、平常時には従来のＣＭＯ８回
路と同様に動作するようにし、バックアップ時にのみ（
３） （２）に示す条件が成り立つようにすめばよい。
ジスタの閾値電圧ＶＴＮを高く、ＰチャネルＭＯＳトラ
ンジスタの閾値電圧Ｖｒｐを低く （すなわち絶対値を
大きく）すればよい。特に、Ｖｔａ −ＶＴＰ ＞Ｖｃ
ｃ 、、１１０９１１．（２）ならば、貫通電流は全く
流れなくなる。しかし、このようにするとＭＯＳトラン
ジスタの伝達コンダクタンスが小さくなって低速になる
という問題点があるため、平常時には従来のＣＭＯ８回
路と同様に動作するようにし、バックアップ時にのみ（
３） （２）に示す条件が成り立つようにすめばよい。
もちろんこのようにすると低速になるが、一般にバック
アップ時には高速動作は必要でないことが多い。例えば
、ダイナミックＲＡ、 Ｍでは、通常のアクセスの際は
サイクル時間３００ｎｓ程度の高速動作が必要であるが
、バックアップの際はリフレッシュだけを行なえばよい
ため、サイクル時間１６μｓ程度の低速でよい。
アップ時には高速動作は必要でないことが多い。例えば
、ダイナミックＲＡ、 Ｍでは、通常のアクセスの際は
サイクル時間３００ｎｓ程度の高速動作が必要であるが
、バックアップの際はリフレッシュだけを行なえばよい
ため、サイクル時間１６μｓ程度の低速でよい。
第２図（ａ）に本発明の一実施例の回路図を示す。本実
施例は、エンハンスメント形ｐチャネルＭＯＳトランジ
スタ３とエンハンスメント形ｎチャネルＭＯＳトランジ
スタ４から成るＣＭＯＳインバータ、それを駆動するた
めの２個の電源１゜２、および切換スイッチ５から成る
。平常時にはインバータは第１の電源１によって駆動さ
れており、■の出力電圧ｖ１と、ＭＯＳトランジスタ３
゜４の閾値電圧ＶＴＰ 、 ＶＴＮとの間にはＶｙＮ−
ＶＴＰ ＜ ｌ Ｖｔ ｌ 、、、 、、、 、、、
（３）の関係が成り立っている。このときのインバータ
（４） の静特性は、同図（ｂ）に示すように、従来形のＣＭＯ
Ｓインバータと同様である。
施例は、エンハンスメント形ｐチャネルＭＯＳトランジ
スタ３とエンハンスメント形ｎチャネルＭＯＳトランジ
スタ４から成るＣＭＯＳインバータ、それを駆動するた
めの２個の電源１゜２、および切換スイッチ５から成る
。平常時にはインバータは第１の電源１によって駆動さ
れており、■の出力電圧ｖ１と、ＭＯＳトランジスタ３
゜４の閾値電圧ＶＴＰ 、 ＶＴＮとの間にはＶｙＮ−
ＶＴＰ ＜ ｌ Ｖｔ ｌ 、、、 、、、 、、、
（３）の関係が成り立っている。このときのインバータ
（４） の静特性は、同図（ｂ）に示すように、従来形のＣＭＯ
Ｓインバータと同様である。
第１の電源が使用できなくなったときには、自動的に切
換スイッチ５が働いて、バックアップ用の第２の電源２
から電流が供給される。この第２の電源２の出力電圧ｖ
２を■１よりも低くしてＶＡＮ Ｖｔｐ ＞ Ｉ Ｖ＊
Ｉ −、＝ １．、（４）となるように設定しておけ
ば、このときのインバータの静特性は同図（Ｃ）に示す
ようになる。すなわち、入力端子の電圧Ｖ１ｍが上昇す
るときと下降するときとで異なる経路をたどる、いわゆ
るヒステリシスをもった特性になるが、インバータとし
ての動作には特に支障はない、ｎチャネルＭＯＳトラン
ジスタ３は０≦Ｖｉａ≦Ｖｃｃ −ｌ ＶＴＰ Ｉのと
きに限り導通状態になり、ｎチャネルＭＯＳトランジス
タ４はＶｒｓ≦ｖＩＩＩ＜ｖＣＣのときに限り導通状態
ニｔａ、 ル。Ｌ、 タカッテＶｃｃ −ＩＶＴＰＩ＜
ＶＩ ＩＩ＜ＶＡＮ （１）ときは３．４がともに非導
通状態になるため、貫通電流は流れない。
換スイッチ５が働いて、バックアップ用の第２の電源２
から電流が供給される。この第２の電源２の出力電圧ｖ
２を■１よりも低くしてＶＡＮ Ｖｔｐ ＞ Ｉ Ｖ＊
Ｉ −、＝ １．、（４）となるように設定しておけ
ば、このときのインバータの静特性は同図（Ｃ）に示す
ようになる。すなわち、入力端子の電圧Ｖ１ｍが上昇す
るときと下降するときとで異なる経路をたどる、いわゆ
るヒステリシスをもった特性になるが、インバータとし
ての動作には特に支障はない、ｎチャネルＭＯＳトラン
ジスタ３は０≦Ｖｉａ≦Ｖｃｃ −ｌ ＶＴＰ Ｉのと
きに限り導通状態になり、ｎチャネルＭＯＳトランジス
タ４はＶｒｓ≦ｖＩＩＩ＜ｖＣＣのときに限り導通状態
ニｔａ、 ル。Ｌ、 タカッテＶｃｃ −ＩＶＴＰＩ＜
ＶＩ ＩＩ＜ＶＡＮ （１）ときは３．４がともに非導
通状態になるため、貫通電流は流れない。
この実施例では、（３）、（４）の条件が成り（５）
立つためには、製造のばらつきや動作マージンを考慮す
るとｖ２はｖｌよりもかなり低くする必要がある。バッ
クアップ用電源としてこの条件を満たす電源が得られな
いときは、例えば第３図にようにすればよい。この実施
例は、Ｖ２／なる出力電圧をもつ電源２′をエンハンス
メント形ＭＯＳトランジスタ群７によって降圧し、出力
（Ａ点）の電圧ｖ２が前述の（３）、（４）式の条件を
満たすようにしたものである。ＭＯＳトランジスタ群７
に含まわるＭＯＳトランジスタ数をｎ（図ではｎ＝２）
、その閾値電圧をｖｌとすれば、Ｖ、＝Ｖ２’ −ｎＶ
Ｔ ・・・・・・・・・（５）となる。降圧の方法とし
ては、この他に第４図に示した方法も考えられる。この
方法では、デプリーション形ＭＯＳトランジスタ８の閾
値電圧を（Ｖｔｏ＜０ ）とすれば。
るとｖ２はｖｌよりもかなり低くする必要がある。バッ
クアップ用電源としてこの条件を満たす電源が得られな
いときは、例えば第３図にようにすればよい。この実施
例は、Ｖ２／なる出力電圧をもつ電源２′をエンハンス
メント形ＭＯＳトランジスタ群７によって降圧し、出力
（Ａ点）の電圧ｖ２が前述の（３）、（４）式の条件を
満たすようにしたものである。ＭＯＳトランジスタ群７
に含まわるＭＯＳトランジスタ数をｎ（図ではｎ＝２）
、その閾値電圧をｖｌとすれば、Ｖ、＝Ｖ２’ −ｎＶ
Ｔ ・・・・・・・・・（５）となる。降圧の方法とし
ては、この他に第４図に示した方法も考えられる。この
方法では、デプリーション形ＭＯＳトランジスタ８の閾
値電圧を（Ｖｔｏ＜０ ）とすれば。
Ｖ２１Ｖｔｏｌ ・・・・・・・・・（６）となる。
第５図に本発明の他の実施例を示す。本実施例は、バッ
クアップ時にはＭＯＳ）−ランジスタ３゜（６） ４の基板にそれぞれバイアス電圧をかけて閾値電圧の絶
対値を大きくすることにより、前述の（３）。
クアップ時にはＭＯＳ）−ランジスタ３゜（６） ４の基板にそれぞれバイアス電圧をかけて閾値電圧の絶
対値を大きくすることにより、前述の（３）。
（４）式の条件が成り立つようにしたものである。
３個の切換スイッチ５，１１．’１２は連動しており、
平常時にはいずれも図中に示した方に接続されている。
平常時にはいずれも図中に示した方に接続されている。
したがって、ＣＭＯＳインバータは第１の電源ｌによっ
て駆動され、ＭＯＳトランジスタ３，４には基板バイア
スはかかっていない。このとき、電源１の出力電圧ｖ１
と３，４の閾値電圧Ｖｔｐｔ ＩＶｔＮｔ との間には
、ＶＴＮＩ ＶＴＰＩ ＜ Ｉ Ｖｔ ｌ −・・・−
（７）の関係が成り立っており、インバータの静特性は
同図（ｂ）に示すように、従来のＣＭＯＳインバータと
同図である。
て駆動され、ＭＯＳトランジスタ３，４には基板バイア
スはかかっていない。このとき、電源１の出力電圧ｖ１
と３，４の閾値電圧Ｖｔｐｔ ＩＶｔＮｔ との間には
、ＶＴＮＩ ＶＴＰＩ ＜ Ｉ Ｖｔ ｌ −・・・−
（７）の関係が成り立っており、インバータの静特性は
同図（ｂ）に示すように、従来のＣＭＯＳインバータと
同図である。
第１の電源１が使用できなくなったときには、各切換ス
イッチ５，１１．１２は自動的にそれぞれ反対側に接続
される。ＣＭＯＳインバータはバックアップ用の第２の
電源２に接続され、ＭＯＳトランジスタ３，４にはそれ
ぞれ電源９．１０によって基板バイアスがかけられる。
イッチ５，１１．１２は自動的にそれぞれ反対側に接続
される。ＣＭＯＳインバータはバックアップ用の第２の
電源２に接続され、ＭＯＳトランジスタ３，４にはそれ
ぞれ電源９．１０によって基板バイアスがかけられる。
したがって、（７）
コノときの３，４の閾値電圧Ｖｔｐｉ ｓ Ｖｒｍ は
、れぞれ平常時における値ＶＴＰ□、Ｖ？Ｎ１ よりも
絶対値が大きくなる。すなわち、 Ｖｔｐｘ ＜Ｖｙｐｉ ＜ ０ ・＝ ・＝ −（８）
Ｖ ？Ｎ２ ＞ ＶｙＮｔ ＞ Ｏ−−−（９）である
。ＶｔＰ２ ｔ ｖｉｇ と、第２の電源２の出力電圧
ｖ２との間に、 ＶｔＮｚ Ｖｔｐｘ＜ｌＶｔ１ ・−（１０）なる関係
が成り立つように設定しておけば、インバータの静特性
は同図（ｃ）に示すようになり、貫通は流れない。
、れぞれ平常時における値ＶＴＰ□、Ｖ？Ｎ１ よりも
絶対値が大きくなる。すなわち、 Ｖｔｐｘ ＜Ｖｙｐｉ ＜ ０ ・＝ ・＝ −（８）
Ｖ ？Ｎ２ ＞ ＶｙＮｔ ＞ Ｏ−−−（９）である
。ＶｔＰ２ ｔ ｖｉｇ と、第２の電源２の出力電圧
ｖ２との間に、 ＶｔＮｚ Ｖｔｐｘ＜ｌＶｔ１ ・−（１０）なる関係
が成り立つように設定しておけば、インバータの静特性
は同図（ｃ）に示すようになり、貫通は流れない。
本実施例には、基板バイアスによるＭｏ５ｔ〜ランジス
タの閾値電圧の変化が十分大きければ、ｖｌとｖ２とが
ほぼ同じ値でもよいという利点がある。
タの閾値電圧の変化が十分大きければ、ｖｌとｖ２とが
ほぼ同じ値でもよいという利点がある。
なお、以上水した実施例はいずれもＣＭＯＳインバータ
１個について説明しているが、本発明はインバータだけ
でなく他のＣＭＯ８論理回路、たとえばＮＡＮＤゲート
やＮＯＲゲート、あるいはそれらを組合せた回路にも同
様に適用できる。
１個について説明しているが、本発明はインバータだけ
でなく他のＣＭＯ８論理回路、たとえばＮＡＮＤゲート
やＮＯＲゲート、あるいはそれらを組合せた回路にも同
様に適用できる。
（８）
〔発明の効果〕
以上説明したように、本発明によれば、バックアップの
際には０Ｍ０８回路の貫通電流を完全に防止でき、バッ
クアップ用電源の負荷を軽減することができる。
際には０Ｍ０８回路の貫通電流を完全に防止でき、バッ
クアップ用電源の負荷を軽減することができる。
第１図は、従来のＣＭＯＳインバータの回路図およびそ
の静特性を示す図、第２図がら第５図は夫々本発明によ
るＣＭＯＳインバータの説明図である。 １．２．２’ 、９．１０・・・電源、３・・・ｐチャ
ネルＭＯ８Ｉ〜ランジスタ、４・・・τ１チャネルＭｏ
５ｔ〜ランジスタ、５，１１，１２・・・スイッチ、６
・・・コンデンサ、７・・・エンハンスメント形ｎチャ
ネルＭＯＳトランジスタ群、８・・・デプリーション形
ｎチャネ（９） 第 １ 図 （０−） Ｖと乙 入ｌＪ電万 人力ｔＬ ） 第 ３ 図 ＴＪ５図 ０す 第 ４ 図 ？Ｚ 第１頁の続き ０発 明 者 池 永 伸 −国分寺市東恋ケ窪央研究
所内 １丁目２８＠地 株式会社日立製作所中手続補正書 特許庁長官殿 事件の表示 昭和５９年特許願第２１６９６号発明の名
称 低電力ＣＭＯ８集積回路 補正をする者 事件との関係 特許出願人 名称（５１０） 株式会社日立製作所 代 理 人 居 所〒１００ 東京都「・代１１１区丸の内−・Ｉ’
ＬＪ ５番１号・株式会社 日 立 製 作 所 内 置 話 東京２１２−１１１１（大代表）氏名（６１８
９） 弁理士高 橋 明 夫正 誤 表 ぺ−
の静特性を示す図、第２図がら第５図は夫々本発明によ
るＣＭＯＳインバータの説明図である。 １．２．２’ 、９．１０・・・電源、３・・・ｐチャ
ネルＭＯ８Ｉ〜ランジスタ、４・・・τ１チャネルＭｏ
５ｔ〜ランジスタ、５，１１，１２・・・スイッチ、６
・・・コンデンサ、７・・・エンハンスメント形ｎチャ
ネルＭＯＳトランジスタ群、８・・・デプリーション形
ｎチャネ（９） 第 １ 図 （０−） Ｖと乙 入ｌＪ電万 人力ｔＬ ） 第 ３ 図 ＴＪ５図 ０す 第 ４ 図 ？Ｚ 第１頁の続き ０発 明 者 池 永 伸 −国分寺市東恋ケ窪央研究
所内 １丁目２８＠地 株式会社日立製作所中手続補正書 特許庁長官殿 事件の表示 昭和５９年特許願第２１６９６号発明の名
称 低電力ＣＭＯ８集積回路 補正をする者 事件との関係 特許出願人 名称（５１０） 株式会社日立製作所 代 理 人 居 所〒１００ 東京都「・代１１１区丸の内−・Ｉ’
ＬＪ ５番１号・株式会社 日 立 製 作 所 内 置 話 東京２１２−１１１１（大代表）氏名（６１８
９） 弁理士高 橋 明 夫正 誤 表 ぺ−
Claims (1)
- 【特許請求の範囲】 １、夫々Ｖ、、Ｖ２の電圧を出力する第１．第２の電源
を有し、通常動作状態では前記第１の電源を使用し、バ
ックアップ状態では前記第２の電源を使用する０Ｍ０８
回路において、該第１の電源によって駆動されていると
きのＰチャネルＭＯＳトランジスタの閾値電圧ＶＴＰＩ
とｎチャネルＭＯＳトランジスタの閾値電圧ＶＴＮＩと
の間に、 ＶＴＮＩ ＶＴＰＩ ＜ ｌ ％ １ なる関係が成立し、該第２の電源によって駆動されてい
るときのＰチャネルＭＯＳトランジスタの閾値電圧ＶＴ
Ｐ２とｎチャネルＭＯＳトランジスタの閾値電圧Ｖ Ｔ
Ｎ２どの間に、ＶＡＮ２−Ｖｒｐｔ ＞ ｌ Ｖ２１ なる関係が成立するよう、第１．第２の電源及びＰ＋ｎ
チャネルＭＯ８）−ランジスタを構成したことを特徴と
する、低電力ＣＭＯ８集積回路。 （１） ２、上記ＶＴＰＩ ＊ ＶＡＮ１ ｍ Ｖｔｐｚ ｈ
ＶｔＮ＊ （７）間にＶ！れ＞Ｖｔｐ２ と ＶＡＮ凰 〈■テト１≧ との少なくとも一方が成り立つことを特徴とする特許請
求の範囲第１項記載の低電力ＣＭＯ８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021696A JPH0646705B2 (ja) | 1984-02-10 | 1984-02-10 | 低電力ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021696A JPH0646705B2 (ja) | 1984-02-10 | 1984-02-10 | 低電力ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60167523A true JPS60167523A (ja) | 1985-08-30 |
| JPH0646705B2 JPH0646705B2 (ja) | 1994-06-15 |
Family
ID=12062228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021696A Expired - Lifetime JPH0646705B2 (ja) | 1984-02-10 | 1984-02-10 | 低電力ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646705B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171020U (ja) * | 1987-04-24 | 1988-11-08 | ||
| US5880604A (en) * | 1992-04-14 | 1999-03-09 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| KR100355436B1 (ko) * | 1993-09-17 | 2002-10-11 | 가부시끼가이샤 히다치 세이사꾸쇼 | 전력저감기구를 갖는 반도체 집적회로장치 |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427781A (en) * | 1977-08-04 | 1979-03-02 | Seiko Instr & Electronics Ltd | Semiconductor device and production of the same |
| JPS5437670A (en) * | 1977-08-31 | 1979-03-20 | Seiko Instr & Electronics Ltd | Cmos inverter for oscillation |
| JPS54106869U (ja) * | 1978-08-22 | 1979-07-27 |
-
1984
- 1984-02-10 JP JP59021696A patent/JPH0646705B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427781A (en) * | 1977-08-04 | 1979-03-02 | Seiko Instr & Electronics Ltd | Semiconductor device and production of the same |
| JPS5437670A (en) * | 1977-08-31 | 1979-03-20 | Seiko Instr & Electronics Ltd | Cmos inverter for oscillation |
| JPS54106869U (ja) * | 1978-08-22 | 1979-07-27 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171020U (ja) * | 1987-04-24 | 1988-11-08 | ||
| USRE37593E1 (en) | 1988-06-17 | 2002-03-19 | Hitachi, Ltd. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5880604A (en) * | 1992-04-14 | 1999-03-09 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6107836A (en) * | 1992-04-14 | 2000-08-22 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| KR100355436B1 (ko) * | 1993-09-17 | 2002-10-11 | 가부시끼가이샤 히다치 세이사꾸쇼 | 전력저감기구를 갖는 반도체 집적회로장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646705B2 (ja) | 1994-06-15 |
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