JPH039411A - 半導体装置のための電圧発生回路 - Google Patents
半導体装置のための電圧発生回路Info
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- JPH039411A JPH039411A JP1144776A JP14477689A JPH039411A JP H039411 A JPH039411 A JP H039411A JP 1144776 A JP1144776 A JP 1144776A JP 14477689 A JP14477689 A JP 14477689A JP H039411 A JPH039411 A JP H039411A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000005669 field effect Effects 0.000 claims description 16
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- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体装置のための電圧発生回路に関し、
さらに特定的には、半導体装置の所定の部分に印加すべ
き電圧を発生するための回路の改良に関するものである
。
さらに特定的には、半導体装置の所定の部分に印加すべ
き電圧を発生するための回路の改良に関するものである
。
［従来の技術］
半導体装置、たとえばダイナミックＲＡＭにおいては、
セルプレートやビット線に印加すべき電圧を発生するた
め電圧発生回路が設けられている。
セルプレートやビット線に印加すべき電圧を発生するた
め電圧発生回路が設けられている。
第２図は、そのような従来の半導体装置の電圧発生回路
を示した回路図であり、Ｕ、Ｓ、Ｐ、４゜６９２．６８
９に示されたものである。図において、この電圧発生回
路は、Ｎ型の電界効果トランジスタ１〜３と、Ｐ型の電
界効果トランジスタ４〜６と、抵抗７〜１０とによって
構成されている。
を示した回路図であり、Ｕ、Ｓ、Ｐ、４゜６９２．６８
９に示されたものである。図において、この電圧発生回
路は、Ｎ型の電界効果トランジスタ１〜３と、Ｐ型の電
界効果トランジスタ４〜６と、抵抗７〜１０とによって
構成されている。
電源線２０と接地との間には、２つの直列接続回路３１
および３２が並列に介挿されている。第１の直列接続回
路３１は、抵抗７と、ｎ型の電界効果トランジスタ（以
下、ｎＦＥＴと称す）１および２と、抵抗８とがその順
番で直列に接続されて構成されている。抵抗７は、その
一端が電源線２０に接続され、その他端がｎＦＥＴ１の
ドレイン電極およびゲート電極に接続されている。ｎＦ
ＥＴ１のソース電極は、ｎＦＥＴ２のドレイン電極およ
びゲート電極に接続されている。ｎ Ｆ ＥＴ２のソー
ス電極は、抵抗８の一端に接続されている。
および３２が並列に介挿されている。第１の直列接続回
路３１は、抵抗７と、ｎ型の電界効果トランジスタ（以
下、ｎＦＥＴと称す）１および２と、抵抗８とがその順
番で直列に接続されて構成されている。抵抗７は、その
一端が電源線２０に接続され、その他端がｎＦＥＴ１の
ドレイン電極およびゲート電極に接続されている。ｎＦ
ＥＴ１のソース電極は、ｎＦＥＴ２のドレイン電極およ
びゲート電極に接続されている。ｎ Ｆ ＥＴ２のソー
ス電極は、抵抗８の一端に接続されている。
抵抗８の他端は、接地に接続されている。一方、第２の
直列接続回路３２は、抵抗９と、ｐ型の電界効果トラン
ジスタ（以下、ｐＦＥＴと称す）４および５と、抵抗１
０とがその順誉で直列に接続されて構成されている。抵
抗９は、その一端が電源線２０に接続され、その他端が
ｐＦＥＴ４のソース電極に接続されている。ｐＦＥＴ４
のドレイン電極は、それ自身のゲート電極およびｐＦＥ
Ｔ５のソース電極に接続されている。ｐＦＥＴ５のドレ
イン電極は、それ自身のゲート電極および抵抗１０の一
端に接続されている。抵抗１０の他端は、接地に接続さ
れている。また、電源線２０と接地との間には、ｎＦＥ
Ｔ３とｐＦＥＴ６とが直列に接続されて介挿されている
。すなわち、ｎＦＥＴ３は、そのドレイン電極が電源線
２０に接続され、そのソース電極がｐＦＥＴ６のソース
電極に接続されている。ｐＦＥＴ６のドレイン電極は、
接地に接続されている。また、ｎＦＥＴ３のゲート電極
はｎ Ｆ Ｅ Ｔ４のドレイン電極に接続され、ｐＦＥ
Ｔ６のゲート電極は、ｐＦＥＴ５のドレイン電極に接続
されている。そして、ｎＦＥＴ３のソース電極とｐＦＥ
Ｔ６のソース電極との接続点から、出力Ｖｏｕｔが取出
される。
直列接続回路３２は、抵抗９と、ｐ型の電界効果トラン
ジスタ（以下、ｐＦＥＴと称す）４および５と、抵抗１
０とがその順誉で直列に接続されて構成されている。抵
抗９は、その一端が電源線２０に接続され、その他端が
ｐＦＥＴ４のソース電極に接続されている。ｐＦＥＴ４
のドレイン電極は、それ自身のゲート電極およびｐＦＥ
Ｔ５のソース電極に接続されている。ｐＦＥＴ５のドレ
イン電極は、それ自身のゲート電極および抵抗１０の一
端に接続されている。抵抗１０の他端は、接地に接続さ
れている。また、電源線２０と接地との間には、ｎＦＥ
Ｔ３とｐＦＥＴ６とが直列に接続されて介挿されている
。すなわち、ｎＦＥＴ３は、そのドレイン電極が電源線
２０に接続され、そのソース電極がｐＦＥＴ６のソース
電極に接続されている。ｐＦＥＴ６のドレイン電極は、
接地に接続されている。また、ｎＦＥＴ３のゲート電極
はｎ Ｆ Ｅ Ｔ４のドレイン電極に接続され、ｐＦＥ
Ｔ６のゲート電極は、ｐＦＥＴ５のドレイン電極に接続
されている。そして、ｎＦＥＴ３のソース電極とｐＦＥ
Ｔ６のソース電極との接続点から、出力Ｖｏｕｔが取出
される。
次に、上記第２図に示す電圧発生回路の動作を説明する
。まず、電源が投入され、電源線２０に電源電圧Ｖｃｃ
が印加されると、ｎＦＥＴ１および２が導通し、ｐＦＥ
Ｔ４および５も導通ずる。
。まず、電源が投入され、電源線２０に電源電圧Ｖｃｃ
が印加されると、ｎＦＥＴ１および２が導通し、ｐＦＥ
Ｔ４および５も導通ずる。
ここで、抵抗７の抵抗値Ｒ７と抵抗８の抵抗値Ｒ８とが
等しい（Ｒ７−Ｒ８）とすると、ｎＦＥＴ１のドレイン
電極と抵抗７との接続点における電位、すなわちｎＦＥ
Ｔ３のゲート電位は、（Ｖｃｃ／２）＋Ｖｔｈｎ となる。また、ｐＦＥＴ５のドレイン電極と抵抗１０と
の接続点の電位、すなわちｐＦＥＴ６のゲート電位は、 （Ｖｃｃ／２）−ｖｔｈｐ となる。したがって、出力電圧Ｖｏｕｔが、Ｖ。
等しい（Ｒ７−Ｒ８）とすると、ｎＦＥＴ１のドレイン
電極と抵抗７との接続点における電位、すなわちｎＦＥ
Ｔ３のゲート電位は、（Ｖｃｃ／２）＋Ｖｔｈｎ となる。また、ｐＦＥＴ５のドレイン電極と抵抗１０と
の接続点の電位、すなわちｐＦＥＴ６のゲート電位は、 （Ｖｃｃ／２）−ｖｔｈｐ となる。したがって、出力電圧Ｖｏｕｔが、Ｖ。
ｕｔ＞Ｖｃｃ／２となると、ｐＦＥＴ６が導通し、出力
電圧Ｖｏｕｔが下がる。一方、出力電圧Ｖ。
電圧Ｖｏｕｔが下がる。一方、出力電圧Ｖ。
ｕｔが、Ｖｏｕｔ＜Ｖｃｃ／２となると、ｎＦＥＴ３が
導通し、出力電圧Ｖｏｕｔが上昇する。したがって、出
力電圧Ｖｏｕｔは、常に、Ｖｃ ｃ／２に保たれる。
導通し、出力電圧Ｖｏｕｔが上昇する。したがって、出
力電圧Ｖｏｕｔは、常に、Ｖｃ ｃ／２に保たれる。
すなわち、第２図の電圧発生回路は、電源電圧の半分の
大きさの電圧Ｖ ｃ ｃ ／ ２を安定的に発生する電
圧発生回路である。
大きさの電圧Ｖ ｃ ｃ ／ ２を安定的に発生する電
圧発生回路である。
［発明が解決しようとする課届］
従来の電圧発生回路は以上のように構成されているので
、第１の直列接続回路３１および第２の直列接続回路３
２には、常に電流が流れている。
、第１の直列接続回路３１および第２の直列接続回路３
２には、常に電流が流れている。
そのため、消費電力を抑えるために、抵抗７〜１０の抵
抗値を大きくする必要があった。しかしながら、抵抗７
〜１０は、半導体基板上に拡散抵抗で作られているため
、その面積が抵抗値の大きさに比例して増大する。その
結果、電圧発生回路の回路面積が大きくなってしまうと
いう問題点があった。また、抵抗７および８，９および
１０は、それぞれ、ｎＦＥＴ３およびｐＦＥＴ６の各ゲ
ート電位を発生するための分圧回路を形成しているので
、これらの抵抗の値が大きくなると、電源電圧Ｖｃｃが
変動したときに、各分圧回路における発生すべき基準電
圧の検出精度が落ち、出力電圧ＶｏｕｔがＶｃｃ／２に
保てなくなるという問題点もあった。
抗値を大きくする必要があった。しかしながら、抵抗７
〜１０は、半導体基板上に拡散抵抗で作られているため
、その面積が抵抗値の大きさに比例して増大する。その
結果、電圧発生回路の回路面積が大きくなってしまうと
いう問題点があった。また、抵抗７および８，９および
１０は、それぞれ、ｎＦＥＴ３およびｐＦＥＴ６の各ゲ
ート電位を発生するための分圧回路を形成しているので
、これらの抵抗の値が大きくなると、電源電圧Ｖｃｃが
変動したときに、各分圧回路における発生すべき基準電
圧の検出精度が落ち、出力電圧ＶｏｕｔがＶｃｃ／２に
保てなくなるという問題点もあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、低消費電力で、かつ回路面積が小さく、さ
らに出力電圧の安定度が高い電圧発生回路を提供するこ
とを目的とする。
れたもので、低消費電力で、かつ回路面積が小さく、さ
らに出力電圧の安定度が高い電圧発生回路を提供するこ
とを目的とする。
［課題を解決するための手段］
この発明に係る半導体装置のための電圧発生回路は、第
１の抵抗手段と１つまたは複数の第１の導電型の電界効
果トランジスタと第２の抵抗手段とが互いに直列に接続
された第１の直列接続回路と、第３の抵抗手段と１つま
たは複数の第２の導電型の電界効果トランジスタと第４
の抵抗手段とが互いに直列に接続された第２の直列接続
回路とを備えている。これら第１の直列接続回路および
第２の直列接続回路は互いに並列に接続され、第１およ
び第２の導電型の電界効果トランジスタはそれぞれのゲ
ートがそれぞれの第１の導通電極に接続されている。さ
らに、第１の基準電位源と第１および第３の抵抗手段と
の間に第５の抵抗手段が介挿され、第２の基準電位源と
Ｔｓ２および第４の抵抗手段との間に第６の抵抗手段が
介挿される。
１の抵抗手段と１つまたは複数の第１の導電型の電界効
果トランジスタと第２の抵抗手段とが互いに直列に接続
された第１の直列接続回路と、第３の抵抗手段と１つま
たは複数の第２の導電型の電界効果トランジスタと第４
の抵抗手段とが互いに直列に接続された第２の直列接続
回路とを備えている。これら第１の直列接続回路および
第２の直列接続回路は互いに並列に接続され、第１およ
び第２の導電型の電界効果トランジスタはそれぞれのゲ
ートがそれぞれの第１の導通電極に接続されている。さ
らに、第１の基準電位源と第１および第３の抵抗手段と
の間に第５の抵抗手段が介挿され、第２の基準電位源と
Ｔｓ２および第４の抵抗手段との間に第６の抵抗手段が
介挿される。
さらに、第１の導電型の電界効果トランジスタのいずれ
かの第１の導通電極に第１の出力端子が接続され、第２
の導電型の電界効果トランジスタのいずれかの第１の導
通電極に第２の出力端子が接続される。
かの第１の導通電極に第１の出力端子が接続され、第２
の導電型の電界効果トランジスタのいずれかの第１の導
通電極に第２の出力端子が接続される。
［作用］
この発明においては、第１の直列接続回路と第２の直列
接続回路とを互いに並列に接続し、第１の基準電位源と
第１および第２の直列接続回路との間に第５の抵抗手段
を介挿し、第１および第２の直列接続回路と第２の基準
電位源との間に第６の抵抗手段を介挿することにより、
第１および第２の直列接続回路に流れる電流を減少させ
るようにしている。それによって、使用する抵抗手段の
抵抗値が小さくて済み、回路面積が縮小される。
接続回路とを互いに並列に接続し、第１の基準電位源と
第１および第２の直列接続回路との間に第５の抵抗手段
を介挿し、第１および第２の直列接続回路と第２の基準
電位源との間に第６の抵抗手段を介挿することにより、
第１および第２の直列接続回路に流れる電流を減少させ
るようにしている。それによって、使用する抵抗手段の
抵抗値が小さくて済み、回路面積が縮小される。
［実施例］
第１図は、この発明の一実施例を示す回路図である。図
において、この実施例では、第２図に示す従来回路と同
様に、第１の直列接続回路３１゜第２の直列接続回路３
２．ｎＦＥＴ３およびｐＦＥＴ６を備えている。さらに
、抵抗１１および１２が加えられている。第１および第
２の直列接続回路３１および３２は、互いに並列に接続
されており、抵抗７および９の各一端と電源線２ｏとの
間には、抵抗１１が介挿されている。また、抵抗８．１
０の各他端と接地との間には抵抗１２が介挿されている
。その他の構成は、第２図に示す従来回路と同様である
。
において、この実施例では、第２図に示す従来回路と同
様に、第１の直列接続回路３１゜第２の直列接続回路３
２．ｎＦＥＴ３およびｐＦＥＴ６を備えている。さらに
、抵抗１１および１２が加えられている。第１および第
２の直列接続回路３１および３２は、互いに並列に接続
されており、抵抗７および９の各一端と電源線２ｏとの
間には、抵抗１１が介挿されている。また、抵抗８．１
０の各他端と接地との間には抵抗１２が介挿されている
。その他の構成は、第２図に示す従来回路と同様である
。
上記実施例の動作は、第２図に示す従来回路とほぼ同様
である。但し、抵抗１１を流れる電流が、第１および第
２の直列接続回路３１および３２に分流され、これら第
１および第２の直列接続回路３１および３２に流れる電
流が合流されて抵抗１２を介して接地に流れる点だけが
第２図に示す従来回路と異なっている。
である。但し、抵抗１１を流れる電流が、第１および第
２の直列接続回路３１および３２に分流され、これら第
１および第２の直列接続回路３１および３２に流れる電
流が合流されて抵抗１２を介して接地に流れる点だけが
第２図に示す従来回路と異なっている。
次に、第１図に示す実施例と第２図に示す従来回路との
比較を行なう。
比較を行なう。
今、第２図に示す従来回路における抵抗７〜１０の各抵
抗値を４００にΩとし、第１図の実施例における一抵抗
７〜１２の各抵抗値を２００にΩとする。この場合、消
費電流について対比すると、第２図の従来回路における
第１の直列接続回路３１の消費電流は、 （Ｖｃｃ−２Ｖｔｈｎ）／ （４００＋４００）・・・
（１） となる。また、第２図の従来回路における第２の直列接
続回路３２の消費電流は、 （Ｖｃｃ−２Ｖｔｈｐ）／ （４００＋４００）・・・
（２） となる。したがって、第２図の従来回路における消費電
流は、（１）式の値と（２）式の値を足したものであり
、その合計値は、Ｖｔｈｎ−Ｖｔｈｐ−Ｖｔｈと考える
と、 （Ｖｃｃ−２Ｖｔｈ）／４００ − （３）となる
。
抗値を４００にΩとし、第１図の実施例における一抵抗
７〜１２の各抵抗値を２００にΩとする。この場合、消
費電流について対比すると、第２図の従来回路における
第１の直列接続回路３１の消費電流は、 （Ｖｃｃ−２Ｖｔｈｎ）／ （４００＋４００）・・・
（１） となる。また、第２図の従来回路における第２の直列接
続回路３２の消費電流は、 （Ｖｃｃ−２Ｖｔｈｐ）／ （４００＋４００）・・・
（２） となる。したがって、第２図の従来回路における消費電
流は、（１）式の値と（２）式の値を足したものであり
、その合計値は、Ｖｔｈｎ−Ｖｔｈｐ−Ｖｔｈと考える
と、 （Ｖｃｃ−２Ｖｔｈ）／４００ − （３）となる
。
一方、第１図の実施例におけ消費電流は、（Ｖｃｃ−２
Ｖｔｈ）／６００ − （４）となる。
Ｖｔｈ）／６００ − （４）となる。
ここで、（３）式で示された第２図の従来回路における
消費電流と、（４）式で示された第１図の実施例におけ
る消費電流を対比すると、第１図の実施例の回路の方が
小さいことがわかる。
消費電流と、（４）式で示された第１図の実施例におけ
る消費電流を対比すると、第１図の実施例の回路の方が
小さいことがわかる。
次に、抵抗部分の面積について対比する。第２図の従来
回路では４００にΩの抵抗が４個使われており、第１図
の実施例では２００にΩの抵抗が６個使われている。そ
のため、第１図の実施例における抵抗部分の第２図の従
来回路の抵抗部分に対する面積比は、 （２００Ｘ６）／ （４００Ｘ４）−０，７５となる。
回路では４００にΩの抵抗が４個使われており、第１図
の実施例では２００にΩの抵抗が６個使われている。そ
のため、第１図の実施例における抵抗部分の第２図の従
来回路の抵抗部分に対する面積比は、 （２００Ｘ６）／ （４００Ｘ４）−０，７５となる。
すなわち、第１図の実施例においては、抵抗部分の面積
が第２図の従来回路における抵抗部分の面積に比べて７
５％で済むことになる。
が第２図の従来回路における抵抗部分の面積に比べて７
５％で済むことになる。
次に、第１図の実施例において、抵抗７〜１０と抵抗１
１および１２との抵抗値を変えても同様の効果が得られ
ることを説明する。たとえば、第１図の実施例において
、抵抗７〜１０の抵抗値を２０にΩとし、抵抗１１およ
び１２の抵抗値を４００にΩとすると、消費電流は、 （Ｖｃ ｃ−２Ｖ ｔ ｈ） ／８２０となり、前述の
（３）式で示された第２図の従来回路の消費電流に比べ
て小さくなっている。また、抵抗部分の面積比について
も、第１図の実施例は第２図の従来回路に比べて、５５
％で済むことになる。
１および１２との抵抗値を変えても同様の効果が得られ
ることを説明する。たとえば、第１図の実施例において
、抵抗７〜１０の抵抗値を２０にΩとし、抵抗１１およ
び１２の抵抗値を４００にΩとすると、消費電流は、 （Ｖｃ ｃ−２Ｖ ｔ ｈ） ／８２０となり、前述の
（３）式で示された第２図の従来回路の消費電流に比べ
て小さくなっている。また、抵抗部分の面積比について
も、第１図の実施例は第２図の従来回路に比べて、５５
％で済むことになる。
以上のごとく、第１図の実施例は、第２図に示す従来回
路に比べて、消費電流および抵抗部分の面積の両方を減
少させることができる。
路に比べて、消費電流および抵抗部分の面積の両方を減
少させることができる。
なお、第１図の実施例では、抵抗手段として抵抗７〜１
２を用いたが、これに変えて電界効果トランジスタを用
いてもよい。また、第１図の実施例では、２個のｎＦＥ
Ｔ１および２と、２個のｐＦＥＴ４および５とを設ける
ようにしたが、ｎＦＥＴおよびｐＦＥＴは、それぞれ１
個でもよく、あるいは３個以上であってもよい。この場
合、出力電圧Ｖｏｕｔの値は、Ｖ ｃ ｃ ／ ２以外
の値に安定化する。すなわち、この発明は、Ｖｃ ｃ／
２の出力電圧を発生させるものに限定されず、その他の
値の電圧を発生させるものであってもよい。
２を用いたが、これに変えて電界効果トランジスタを用
いてもよい。また、第１図の実施例では、２個のｎＦＥ
Ｔ１および２と、２個のｐＦＥＴ４および５とを設ける
ようにしたが、ｎＦＥＴおよびｐＦＥＴは、それぞれ１
個でもよく、あるいは３個以上であってもよい。この場
合、出力電圧Ｖｏｕｔの値は、Ｖ ｃ ｃ ／ ２以外
の値に安定化する。すなわち、この発明は、Ｖｃ ｃ／
２の出力電圧を発生させるものに限定されず、その他の
値の電圧を発生させるものであってもよい。
［発明の効果］
以上のように、この発明によれば、抵抗手段として小さ
な抵抗値のものを用いても従来の電圧発生回路に比べて
消費電流を軽減することができるため、回路面積の縮小
化を図ることができる。また、電源電圧が変動しても、
各直列接続回路で発生される電圧の値が大きく振れるこ
とがないので、出力電圧のばらつきを少なくすることが
できる。
な抵抗値のものを用いても従来の電圧発生回路に比べて
消費電流を軽減することができるため、回路面積の縮小
化を図ることができる。また、電源電圧が変動しても、
各直列接続回路で発生される電圧の値が大きく振れるこ
とがないので、出力電圧のばらつきを少なくすることが
できる。
第１図は、この発明の一実施例を示す回路図である。
第２図は、従来の半導体装置の電圧発生回路を示す回路
図である。 図において、１〜３はｎＦＥＴ、４〜６はｐＦＥＴ、７
〜１２は抵抗、２０は電源線を示す。 第１図 第２図
図である。 図において、１〜３はｎＦＥＴ、４〜６はｐＦＥＴ、７
〜１２は抵抗、２０は電源線を示す。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 第１の抵抗手段と、１つまたは複数の第１の導電型の電
界効果トランジスタと、第２の抵抗手段とが互いに直列
に接続された第１の直列接続回路、および 第３の抵抗手段と、１つまたは複数の第２の導電型の電
界効果トランジスタと、第４の抵抗手段とが互いに直列
に接続された第２の直列接続回路を備え、 前記第１の直列接続回路と前記第２の直列接続回路とは
並列に接続され、前記第１および第２の導電型の電界効
果トランジスタはそれぞれのゲートがそれぞれの第１の
導通電極に接続されており、さらに、第１の基準電位源
と前記第１および第３の抵抗手段との間に介挿された第
５の抵抗手段、第２の基準電位源と前記第２および第４
の抵抗手段との間に介挿された第６の抵抗手段、 前記第１の導電型の電界効果トランジスタのいずれかの
第１の導通電極に接続された第１の出力端子、ならびに 前記第２の導電型の電界効果トランジスタのいずれかの
第１の導通電極に接続された第２の出力端子を備える、
半導体装置のための電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144776A JP2652061B2 (ja) | 1989-06-06 | 1989-06-06 | 中間電位発生回路 |
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