JPS6313203B2 - - Google Patents
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- Publication number
- JPS6313203B2 JPS6313203B2 JP3966679A JP3966679A JPS6313203B2 JP S6313203 B2 JPS6313203 B2 JP S6313203B2 JP 3966679 A JP3966679 A JP 3966679A JP 3966679 A JP3966679 A JP 3966679A JP S6313203 B2 JPS6313203 B2 JP S6313203B2
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- Japan
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- voltage
- power supply
- point
- reference voltage
- supply voltage
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- Expired
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 101150015217 FET4 gene Proteins 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路に用いられる基準電
圧発生装置に係り、特にバツクゲートバイアス発
生回路を内蔵する半導体集積回路に用いられる基
準電圧発生装置に関するものである。
圧発生装置に係り、特にバツクゲートバイアス発
生回路を内蔵する半導体集積回路に用いられる基
準電圧発生装置に関するものである。
第１図は従来の基準電圧発生装置の一例を示す
回路図で、負荷抵抗１を有する電界効果トランジ
スタ（FET）２と、負荷抵抗３を有するFET４
とは、共通に接続されたソース電極と接地端子と
の間に定電流源５が接続され、それぞれ負荷抵抗
１および３を介してドレイン電圧を供給する電源
VDDが接続されて差動増幅器を構成している。
FET４はデプレツシヨン形FETで、そのゲート
は接地され、FET２はエンハンスメント形FET
で、そのゲートは演算増幅器６の出力点７に接続
され、差動増幅器の出力端子を構成するFET２
のドレイン電極８とFET４のドレイン電極９と
はそれぞれ演算増幅器６の正入力端子および負入
力端子へ接続されている。
回路図で、負荷抵抗１を有する電界効果トランジ
スタ（FET）２と、負荷抵抗３を有するFET４
とは、共通に接続されたソース電極と接地端子と
の間に定電流源５が接続され、それぞれ負荷抵抗
１および３を介してドレイン電圧を供給する電源
VDDが接続されて差動増幅器を構成している。
FET４はデプレツシヨン形FETで、そのゲート
は接地され、FET２はエンハンスメント形FET
で、そのゲートは演算増幅器６の出力点７に接続
され、差動増幅器の出力端子を構成するFET２
のドレイン電極８とFET４のドレイン電極９と
はそれぞれ演算増幅器６の正入力端子および負入
力端子へ接続されている。
上記回路構成において、負荷抵抗１と負荷抵抗
３とが抵抗値が等しいとすると、演算増幅器６の
正入力端子および負入力端子の電圧が等しくなる
点で平衡するので、そのときのFET２にはFET
４の電流と等しい電流が流れるようなゲート電圧
が演算増幅器６の出力点７から供給される。そし
て、各FET２，４に流れる電流は定電流源５の
供給電流の1/2であり、一定値である。従つて、
FET２のしきい値電圧をVTHE、FET４のピンチ
オフ電圧をVTHDとすると、出力点７の電圧はVTHE
−VTHDとなり、基準電圧として使用することがで
きる。
３とが抵抗値が等しいとすると、演算増幅器６の
正入力端子および負入力端子の電圧が等しくなる
点で平衡するので、そのときのFET２にはFET
４の電流と等しい電流が流れるようなゲート電圧
が演算増幅器６の出力点７から供給される。そし
て、各FET２，４に流れる電流は定電流源５の
供給電流の1/2であり、一定値である。従つて、
FET２のしきい値電圧をVTHE、FET４のピンチ
オフ電圧をVTHDとすると、出力点７の電圧はVTHE
−VTHDとなり、基準電圧として使用することがで
きる。
しかし、この従来の装置は第１図からも判るよ
うに、非常に複雑な回路構成を必要とし、集積回
路化に不適当であつた。
うに、非常に複雑な回路構成を必要とし、集積回
路化に不適当であつた。
この発明はバツクゲートバイアス発生回路を有
する半導体集積回路において、このバツクゲート
バイアス発生回路を利用することによつて、極め
て簡単に基準電圧が得られる装置を提供すること
を目的としている。
する半導体集積回路において、このバツクゲート
バイアス発生回路を利用することによつて、極め
て簡単に基準電圧が得られる装置を提供すること
を目的としている。
第２図はこの発明の一実施例を示す構成図で、
１０は外部電源電圧供給端子、１１はこの外部電
源電圧によつて駆動されるバツクゲートバイアス
発生回路、１２はそのバツクゲートバイアス出力
端子、１３および１４は外部電源電圧供給端子１
０とバツクゲートバイアス出力端子１２との間の
電圧を分圧する第１および第２の抵抗、１５はそ
の分圧点に接続された基準電圧出力端子である。
１０は外部電源電圧供給端子、１１はこの外部電
源電圧によつて駆動されるバツクゲートバイアス
発生回路、１２はそのバツクゲートバイアス出力
端子、１３および１４は外部電源電圧供給端子１
０とバツクゲートバイアス出力端子１２との間の
電圧を分圧する第１および第２の抵抗、１５はそ
の分圧点に接続された基準電圧出力端子である。
ここで、バツクゲートバイアス発生回路１１は
外部電源電圧Ｅを受けてこれと異符号の所定電圧
−ｅを出力するもので、外部電源電圧Ｅの変動△
Ｅに対して、かなりの範囲で線形変化をする。す
なわち、外部電源電圧がＥ＋△Ｅになるとバツク
ゲートバイアス出力は−（ｅ＋α△Ｅ）となる。
αは略々一定である。
外部電源電圧Ｅを受けてこれと異符号の所定電圧
−ｅを出力するもので、外部電源電圧Ｅの変動△
Ｅに対して、かなりの範囲で線形変化をする。す
なわち、外部電源電圧がＥ＋△Ｅになるとバツク
ゲートバイアス出力は−（ｅ＋α△Ｅ）となる。
αは略々一定である。
従つて、第１の抵抗１３の抵抗値をＲ、第２の
抵抗１４の抵抗値をαRに選ぶと、分圧点である
基準電圧出力端子１５の電圧Ｖは Ｖ＝αR（Ｅ＋△Ｅ）−Ｒ（ｅ＋α△Ｅ）／Ｒ＋αR＝ αE−ｅ／１＋α となり、電圧変動△Ｅの影響を受けない基準電圧
が得られる。
抵抗１４の抵抗値をαRに選ぶと、分圧点である
基準電圧出力端子１５の電圧Ｖは Ｖ＝αR（Ｅ＋△Ｅ）−Ｒ（ｅ＋α△Ｅ）／Ｒ＋αR＝ αE−ｅ／１＋α となり、電圧変動△Ｅの影響を受けない基準電圧
が得られる。
以上説明したように、この発明では半導体集積
回路に内蔵されているバツクゲートバイアス発生
回路を利用することによつて、極めて簡単な分圧
器を設けるだけで基準電圧発生装置を構成するこ
とができる。
回路に内蔵されているバツクゲートバイアス発生
回路を利用することによつて、極めて簡単な分圧
器を設けるだけで基準電圧発生装置を構成するこ
とができる。
第１図は従来の基準電圧発生装置の一例を示す
回路図、第２図はこの発明の一実施例を示す構成
図である。 図において、１０は外部電源電圧供給端子、１
１はバツクゲートバイアス発生回路、１２はその
出力端子、１３，１４は分圧器を構成する第１お
よび第２の抵抗、１５はその分圧点に接続された
基準電圧出力端子である。なお、図中同一符号は
それぞれ同一または相当部分を示す。
回路図、第２図はこの発明の一実施例を示す構成
図である。 図において、１０は外部電源電圧供給端子、１
１はバツクゲートバイアス発生回路、１２はその
出力端子、１３，１４は分圧器を構成する第１お
よび第２の抵抗、１５はその分圧点に接続された
基準電圧出力端子である。なお、図中同一符号は
それぞれ同一または相当部分を示す。
Claims (1)
- １ 外部から供給される電源電圧によつて駆動さ
れ、上記外部電源電圧を受けてこれと異符号の所
定電圧を出力するバツクゲートバイアス発生回路
を有する半導体集積回路装置において、上記電源
電圧の供給点と上記バツクゲートバイアス発生回
路の出力点との間に接続され、その間の電圧を上
記電源電圧の変動に対する上記バツクゲートバイ
アス電圧の変動の比に分圧する分圧器を備え、上
記分圧器の分圧点から基準電圧を得るようにした
ことを特徴とする基準電圧発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3966679A JPS55131824A (en) | 1979-04-02 | 1979-04-02 | Reference voltage generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3966679A JPS55131824A (en) | 1979-04-02 | 1979-04-02 | Reference voltage generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55131824A JPS55131824A (en) | 1980-10-14 |
| JPS6313203B2 true JPS6313203B2 (ja) | 1988-03-24 |
Family
ID=12559400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3966679A Granted JPS55131824A (en) | 1979-04-02 | 1979-04-02 | Reference voltage generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55131824A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248102U (ja) * | 1988-09-28 | 1990-04-03 | ||
| JPH0538801Y2 (ja) * | 1988-11-12 | 1993-09-30 | ||
| JPH0543843Y2 (ja) * | 1989-09-13 | 1993-11-05 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793707A (en) * | 1980-12-02 | 1982-06-10 | Nec Corp | Reference voltage generating circuit |
| JPS57178513A (en) * | 1981-04-27 | 1982-11-02 | Hitachi Ltd | Constant voltage generating circuit |
-
1979
- 1979-04-02 JP JP3966679A patent/JPS55131824A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248102U (ja) * | 1988-09-28 | 1990-04-03 | ||
| JPH0538801Y2 (ja) * | 1988-11-12 | 1993-09-30 | ||
| JPH0543843Y2 (ja) * | 1989-09-13 | 1993-11-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55131824A (en) | 1980-10-14 |
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