KR20010065790A - 전압 전송 스위치를 이용한 ｄｒａｍ의 고전압 발생장치 - Google Patents
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Abstract
본 발명은 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치에 관한 것으로, 특히 이 회로는 전원 전압과 고전압 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들과, 트랜지스터들 사이의 노드에 각각 연결된 커패시터들과, 커패시터들 중에서 홀수번째 커패시터에 공급되는 제 1입력신호와, 커패시터들 중에서 짝수번째 커패시터에 공급되며 제 1입력신호와는 서로 다른 위상을 갖는 제 2입력신호와, 고전압 단자에 인접한 홀수번째 및 짝수번째 커패시터와 그 노드에 각각 병렬로 연결되는 프로그래밍 커패시터 및 퓨즈를 구비하고, 고전압 단자의 부하량에 따라 퓨즈를 선택적으로 절단/연결해서 사용한다. 이에 따라, 본 발명의 다이오드 접속형 트랜지스터는 기판과 드레인 영역이 공통 연결되어 있어 승압된 전압 레벨을 안정되게 유지할 수 있으며, 커패시터 용량을 가변적으로 조정할 수 있어 전하 펌핑 주기를 조정할 수 있다. 그리고, 본 발명의 DRAM 장치는 복잡한 고전압 발생회로 구성 대신에 간단한 회로 구성으로 집적화를 높일 수 있다.
Description
본 발명은 DRAM(Dynamic Random Access Memory)장치에 관한 것으로서, 특히 전압 전송 스위치(charge transfer switch)를 이용한 DRAM의 고전압 발생장치에 관한 것이다.
외부 전원 전압(Vcc)보다 높은 고전압(Vpp) 펄스는 트랜지스터의 문턱 전압 손실을 보충할 수 있어 DRAM과 같은 반도체 비휘발성 메모리장치에 널리 이용되고 있다. 예를 들면, 고전압 펄스는 워드라인의 구동 회로, 비트라인 분리 회로, 데이터 출력 버퍼회로 등에 이용되고, 그 진폭이 Vcc+Vt(트랜지스터 문턱 전압)이상이기 때문에 각 내부 회로의 전압 손실을 보상할 수 있다. 특히, 워드라인 구동회로의 경우에는 더 높은 전압이 요구되는데, 셀 트랜지스터의 문턱 전압 손실이 존재하여도 비트라인의 데이터 전압(Vcc)을 셀에 기록할 수 있으며 리드(read)시에는 충분한 데이터 전압을 비트라인에 전달하기 위함이다.
도 1은 종래 DRAM 장치의 고전압 발생회로의 일 예를 나타낸 회로도이다.
이를 참조하면, 고전압 단자에 각각 소스 및 기판이 공통 연결되며 크로스 커플드 형태의 제 1 및 제 2피모스 트랜지스터(P10,P11)와, 상기 제 1 및 제 2피모스 트랜지스터(P10,P11)의 드레인에 각각 연결된 제 1 및 제 2엔모스 트랜지스터(G10,G11)와, 제 1피모스 및 제 1엔모스 트랜지스터(P10, G10)의 공통 노드(N10)와 제 1입력신호(p1) 사이에 연결된 제 1커패시터(C10)와, 제 2피모스 및 제 2엔모스 트랜지스터(P11, G11)의 공통 노드(N11)와 제 2입력신호(p2) 사이에 연결된 제 2커패시터(C11)와, 제 3입력신호(g1)와 제 1엔모스 트랜지스터(G10)의 게이트 사이에 연결된 제 3커패시터(C12)와, 제 4입력신호(g2)와 제 2엔모스 트랜지스터(G11)의 게이트 사이에 연결된 제 4커패시터(C13)와, 제 1엔모스 트랜지스터(G10)의 게이트와 제 3커패시터(C12) 사이의 노드(N12)와 전원(Vdd) 사이/ 제 2엔모스 트랜지스터(G11)의 게이트와 제 4커패시터(C13) 사이의 노드(N13)와 전원(Vdd) 사이에 각각 연결된 제 3 및 제 4엔모스 트랜지스터(G12,G13)와, 노드 N12, N13과 전원(Vdd) 사이에 각각 연결된 다이오드 접속형 엔모스 트랜지스터들(G14,G15)과, 제 1 및 제 2엔모스 트랜지스터(G10,G11)의 공통 소스와 전원(Vdd) 사이에 연결된 제 5엔모스 트랜지스터(G16)와, 제 5엔모스 트랜지스터(G16)의 드레인 및 소스 사이를 연결하는 퓨즈(F10)로 구성되어 있다.
여기서, 제 3 및 제 4엔모스 트랜지스터(G12,G13)는 크로스 커플드 형태이며, 제 5엔모스 트랜지스터(G16)의 게이트에는 고전압(Vpp)이 인가된다.
상기와 같이 구성된 고전압 발생회로는 서로 반대 위상을 갖는 제 1 및 제 2입력신호(p1,p2)/ 제 3 및 제 4입력신호(g1,g2)에 의해 노드 N10, N11의 전위가 달라지게 되어 Vpp 전위 펌프의 동작이 이루어진다.
그러나, 이러한 고전압 발생회로는 전하 펌프의 효율이 좋지만, 그 회로 구성이 다소 복잡하기 때문에 반도체 메모리장치의 고집적화에 어려움이 있었다.
도 2는 종래 플래시 메모리장치의 고전압 발생회로인 전하 전송 스위치(charge transfer switch) 회로를 나타낸 회로도로서, 이는 비휘발성 메모리장치인 EEPROM(Electrically Erasable Programmable Read Only Memory)이나 플래시(flash) 메모리 셀을 프로그래밍하는데 필요한 고전압 발생회로이다.
도 2에 도시된 바와 같은 전하 전송 스위치를 이용한 플래시 메모리장치의 고전압 발생회로는, 전원 전압(Vdd)과 고전압(Vpp) 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들(MD1,MD2,MD3,MD4,MD5)(10)과, 상기 트랜지스터들(10) 사이의 노드(n1,n2,n3,n4)에 각각 연결된 커패시터들(C1,C2,C3,C4)(20)과, 상기 커패시터들(20) 중에서 홀수번째 커패시터(C1,C3)에 공급되는 제 1입력신호(p1)와, 상기 커패시터들(20) 중에서 짝수번째 커패시터(C2,C4)에 공급되며 제 1입력신호(p1)와는 서로 다른 위상을 갖는 제 2입력신호(p2)로 구성되어 있다.
상기와 같은 구조의 고전압 발생회로에서는, 제 1 및 제 2입력신호(p1,p2)가 소정 시간 지연하는 지연기(32,34)를 거쳐 해당 커패시터에 공급된다. 여기서, 지연기(32,34)는 각각 짝수개의 인버터들(Inv1,Inv2)(Inv3,Inv4)로 구성되어 있다.
이러한 고전압 발생회로는 다이오드 접속된 MOS 트랜지스터를 직렬 연결하고, 그 노드에 커패시터를 연결한 전하 펌프의 구성으로 가지므로써 상기 트랜지스터를 통해 전하를 한쪽 방향으로만 전달하면서 그 전위를 상승시켜 고전압을 발생하게 된다.
예를 들면, 제 1입력신호(p1)가 로우 레벨에서 하이레벨로 되면 제 1 및 제 3커패시터(C1,C3)를 통해서 노드 n1과 노드 n3의 전위가 상승하게 된다. 이와 동시에, 턴온된 다이오드 접속형 트랜지스터 MD2, MD4에 의해 노드 n1과 노드 n3의 전하들이 노드 n2와 n4로 이동하게 되고, 이 전하 이동으로 노드 n2와 n4의 전압이 상승하게 된다.
그러나, 상기와 같은 고전압 발생회로는 고전압(Vpp)이 걸리는 부하의 량이달라질 경우 그 펌핑 주기를 변경하기 위해 정전용량을 가변적으로 조정할 수 없었고, 또 역바이어스된 다이오드 접속형 트랜지스터를 통해 역방향 패스가 형성될 경우 전류가 거꾸로 흐르게 되어 결국, 고전압 Vpp의 전압 손실이 발생하게 되는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플래시 메모리장치에 사용된 다이오드 접속형 트랜지스터가 직렬 연결되고 그 노드 사이에 커패시터가 연결된 형태의 전압 전송 스위치의 전하 펌프를 구성하되, 다이오스 접속형 트랜지스터의 기판과 드레인을 공통 연결해서 역바이어스된 트랜지스터로의 전류 경로를 막아 승압된 전압 손실을 방지하고, 고전압 단자의 부하에 따라 커패시터 용량을 가변적으로 조정할 수 있으며 간단한 회로 구성으로 집적화를 높인 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치를 제공하는데 있다.
도 1은 종래 DRAM 장치의 고전압 발생회로의 일 예를 나타낸 회로도,
도 2는 종래 플래시 메모리장치의 고전압 발생회로인 전하 전송 스위치(charge transfer switch) 회로를 나타낸 회로도,
도 3은 본 발명에 따른 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치의 일 예를 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
10: 다수개의 다이오드 접속형 트랜지스터들
20: 커패시터들
32, 34: 지연기
42, 44: 프로그래밍 커패시터 및 퓨즈
상기 목적을 달성하기 위하여 본 발명의 장치는 전원 전압과 고전압 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들과, 트랜지스터들 사이의 노드에 각각 연결된 커패시터들을 구비한 DRAM의 고전압 발생 장치에 있어서, 전원 전압과 고전압 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들과, 트랜지스터들 사이의 노드에 각각 연결된 커패시터들과, 커패시터들중에서 홀수번째 커패시터에 공급되는 제 1입력신호와, 커패시터들 중에서 짝수번째 커패시터에 공급되며 제 1입력신호와는 서로 다른 위상을 갖는 제 2입력신호와, 고전압 단자에 인접한 홀수번째 및 짝수번째 커패시터와 그 노드에 각각 병렬로 연결되는 프로그래밍 커패시터 및 퓨즈를 구비하고, 고전압 단자의 부하량에 따라 퓨즈를 선택적으로 절단/연결해서 사용하는 것을 특징으로 한다.
이하, 첨부한 도면을 첨부하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치의 일 예를 나타낸 회로도로서, 종래 기술과 동일한 부분에 대해서는 동일한 도면 부호 및 명칭을 사용하기로 한다.
도 3을 참조하면, 본 발명의 DRAM 고전압 발생장치는 종래 플래시 메모리장치의 고전압 발생장치에 프로그래밍 퓨즈 및 이에 연결된 커패시터를 추가함으로써, 고전압 단자의 부하량에 따라 퓨즈를 선택적으로 절단/연결해서 그 정전용량 크기를 조정하도록 한다.
그리고, 본 발명의 다이오드 접속형 트랜지스터는 드레인-게이트 단자가 서로 접속된 형태를 갖고 드레인과 기판이 서로 접속됨으로써, 상기 다이오드 접속형 트랜지스터의 출력 노드에 걸리는 전압의 변동을 강제적으로 막아 역바이어스된 트랜지스터의 전류 경로를 통해 전류 이동을 차단하여 승압된 고전압의 손실을 방지한다.
이에, 본 발명의 DRAM 고전압 발생장치는 전원 전압(Vdd)과 고전압(Vpp) 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들(MD1,MD2,MD3,MD4,MD5)(10)과, 트랜지스터들(10) 사이의 노드(N1,N2,N3,N4,N5)에 각각 연결된 커패시터들(C10,C11,C13,C15)(20)과, 커패시터들(20) 중에서 홀수번째 커패시터(C10,C13)에 공급되는 제 1입력신호(p1)와, 커패시터들(20) 중에서 짝수번째 커패시터(C11,C15)에 공급되며 제 1입력신호(p1)와는 서로 다른 위상을 갖는 제 2입력신호(p2)와, 고전압(Vpp) 단자에 인접한 홀수번째 및 짝수번째 커패시터(C13)(C15)와 그 노드(N3)(N4)에 각각 병렬로 연결되는 프로그래밍 커패시터(C12,C14) 및 퓨즈(F1,F2)로 구성된다.
여기서, 제 1 및 제 2입력신호(p1,p2)는 서로 90°의 위상차를 갖고, 각각 인버터쌍(Inv1,Inv2)(Inv3,Inv4)으로 이루어진 지연기(32,34)를 거쳐 해당 커패시터에 공급된다.
이와 같이 구성된 본 발명의 DRAM 고전압 발생장치는 상기 프로그래밍 퓨즈(F1,F2)를 절단/연결함으로써 상기 프로그래밍 퓨즈(F1,F2)에 각각 직렬 연결된 커패시터(C12,C14)에 의해 출력 노드 방향의 정전 용량 크기를 조정할 수 있다.
그러면, 본 발명에 따른 DRAM 고전압 발생회로의 작동 과정은 다음과 같다.
제 1입력신호(p1)가 로우레벨에서 하이레벨로 천이되고 제 2입력신호(p2)가 로우레벨일 경우 제 1 및 제 3커패시터(C10,C13)를 통해서 노드 N1과 노드 N3의 전위가 상승하게 된다. 이와 동시에, 턴온된 다이오드 접속형 트랜지스터 MD2, MD4에 의해 노드 N1과 노드 N3의 전하들이 노드 N2와 N4로 이동하게 되고, 이 전하 이동으로 노드 N2와 N4의 전압이 상승하게 된다.
이때, 노드 N2와 N4의 상승된 전압은 역바이어스된 MD2, MD4가 기판과 드레인이 접속된 형태를 갖고 있어, 역 방향으로의 전류 경로가 차단되므로 승압된 전압 손실을 막을 수 있다.
그리고, 제 1입력신호(p1)가 하이레벨에서 로우레벨로 되고 제 2입력신호(p2)가 로우레벨에서 하이레벨로 천이될 경우 제 2 및 제 4커패시터(C11,C15)를 통해서 노드 N2와 노드 N4의 전위가 소정 레벨로 상승하게 된다. 이와 동시에, 턴온된 다이오드 접속형 트랜지스터 MD3, MD5에 의해 노드 N2와 노드 N4의 전하들이 노드 N3과 고전압 단자(Vpp)로 이동하게 되고, 이 전하 이동으로 해당 노드의 전압이 상승하게 된다.
이러한 동작이 계속 반복이 되면서 출력 노드의 전압은 상승하고 원하는 소정 레벨의 고전압(Vpp)을 얻게 된다.
또한, 본 발명은 고전압 단자(Vpp)에 연결된 부하량에 따라 상기 프로그래밍 퓨즈(F1,F2)를 절단하면 노드 N3과 N4의 제 3 및 제 4커패시터(C13,C15)의 용량에 의해 전하 펌핑 주기가 결정되어 노드의 전압이 승압된다. 반면에, 상기 프로그래밍 퓨즈(F1,F2)를 연결하면 노드 N3과 N4의 제 3 및 제 4커패시터(C13,C15)와 커패시터(C12)(C14)의 용량이 합쳐져 전하 펌핑 주기가 결정되기 때문에 이 증가된 커패시터 용량에 따라 해당 노드의 전압이 승압된다.
따라서, 본 발명에 의하면 기판과 드레인 영역이 공통 연결된 다이오드 접속형 트랜지스터를 통해 역바이어스 트랜지스터를 통한 전류 경로를 강제적으로 차단하여 안정된 전압 레벨을 유지시키며, 고전압 단자의 부하에 따라 퓨즈를 선택적으로 절단/연결하여 커패시터 용량을 가변적으로 조정할 수 있어 전하 펌핑 주기를 조정할 수 있다.
이뿐만 아니라, 본 발명의 DRAM 장치는 복잡한 고전압 발생회로 구성 대신에 간단한 회로 구성으로 집적화를 높일 수 있다.
Claims (4)
- 전원 전압과 고전압 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들과, 상기 트랜지스터들 사이의 노드에 각각 연결된 커패시터들을 구비한 DRAM의 고전압 발생 장치에 있어서,전원 전압과 고전압 단자 사이에서 직렬로 연결된 다수개의 다이오드 접속형 트랜지스터들;상기 트랜지스터들 사이의 노드에 각각 연결된 커패시터들;상기 커패시터들 중에서 홀수번째 커패시터에 공급되는 제 1입력신호;상기 커패시터들 중에서 짝수번째 커패시터에 공급되며 상기 제 1입력신호와는 서로 다른 위상을 갖는 제 2입력신호; 및상기 고전압 단자에 인접한 홀수번째 및 짝수번째 커패시터와 그 노드에 각각 병렬로 연결되는 프로그래밍 커패시터 및 퓨즈를 구비하고,상기 고전압 단자의 부하 량에 따라 퓨즈를 선택적으로 절단/연결해서 사용하는 것을 특징으로 하는 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치.
- 제 1항에 있어서, 상기 다이오드 접속형 트랜지스터는 드레인-게이트 단자가 서로 접속되고 드레인과 기판이 서로 접속되어 하는 역방향 바이어스된 트랜지스터의 전류 경로를 차단하는 것을 특징으로 하는 전압 전송 스위치를 이용한 DRAM의고전압 발생장치.
- 제 1항에 있어서, 상기 제 1 및 제 2입력신호는 소정 시간을 지연하는 지연기를 거쳐 해당 커패시터에 공급되는 것을 특징으로 하는 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치.
- 제 1항에 있어서, 상기 제 1 및 제 2입력신호는 서로 90°의 위상차를 갖는 것을 특징으로 하는 전압 전송 스위치를 이용한 DRAM의 고전압 발생장치.
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| KR1019990065733A KR20010065790A (ko) | 1999-12-30 | 1999-12-30 | 전압 전송 스위치를 이용한 ｄｒａｍ의 고전압 발생장치 |
Publications (1)
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| KR20010065790A true KR20010065790A (ko) | 2001-07-11 |
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| KR (1) | KR20010065790A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518545B1 (ko) * | 2002-12-10 | 2005-10-04 | 삼성전자주식회사 | 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법 |
| KR101131559B1 (ko) * | 2010-05-31 | 2012-04-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
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1999
- 1999-12-30 KR KR1019990065733A patent/KR20010065790A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518545B1 (ko) * | 2002-12-10 | 2005-10-04 | 삼성전자주식회사 | 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법 |
| KR101131559B1 (ko) * | 2010-05-31 | 2012-04-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
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