JP2009230805A - デコーダ回路 - Google Patents

Abstract

【課題】デコード動作の遅延、回路面積の増大、回路設計コストの増大を招くことなく、正常に動作可能なデコーダ回路を得る。
【解決手段】高電圧回路部１内のＮＭＯＳトランジスタＱＮ１はＮＡＮＤゲートＧ１の出力とノードＮ１との間に介挿されゲート電極に入力信号ＩＮ１を受ける。高電圧回路部１内の負荷電流発生部１１は高電源電圧ＶＰ，ノードＮ１間に直列接続されたＰＭＯＳトランジスタＱＰ１及びＱＰ２より構成される。ＰＭＯＳトランジスタＱＰ２はゲート電極に制御信号ＳＣ２を受け、ＰＭＯＳトランジスタＱＰ１はゲート電極に制御信号ＳＣ１を受ける。インバータＧ２はノードＮ１より得られる信号を入力信号とし、その反転信号を出力信号ＯＵＴ１として出力する。
【選択図】図１

Description

この発明は、半導体記憶装置に用いられるデコーダ回路に関する。

図１７は、汎用メモリ製品として用いられる半導体記憶装置などで採用されている第１の従来回路であるデコーダ回路の一部構成を示す回路図である。

同図に示すように、第１の従来回路は、高電圧回路部２１及び低電圧回路部２５から構成される。低電圧回路部２５は１．５Ｖ程度の低電源電圧ＶＤ及び０Ｖ程度のＧＮＤ電圧ＶＳを“Ｈ”及び“Ｌ”とした低電圧動作を行い、高電圧回路部２１は５〜１０Ｖ程度の高電源電圧ＶＰ及び０〜負の高電圧レベルの負側電源電圧ＶＮを“Ｈ”及び“Ｌ”とした高電圧動作を行う。

低電圧回路部２５は３入力のＮＡＮＤゲートＧ２１より構成され、入力信号ＩＮ２２〜ＩＮ２４を入力し、その出力信号が高電圧回路部２１に出力される。また、入力信号ＩＮ２１はそのまま高電圧回路部２１に出力される。

高電圧回路部２１は、負荷電流発生部３１、ＮＭＯＳトランジスタＱＮ３１及びインバータＧ２２から構成される。ＮＭＯＳトランジスタＱＮ３１は一方電極にＮＡＮＤゲートＧ２１の出力を受け、他方電極がノードＮ３１に接続され、ゲート電極に入力信号ＩＮ２１を受ける。

負荷電流発生部３１はＰＭＯＳトランジスタＱＰ３１より構成される。ＰＭＯＳトランジスタＱＰ３１は一方電極に高電源電圧ＶＰを受け、ゲート電極に（負荷電流）制御信号ＳＣ２１を受け、他方電極がノードＮ３１、すなわち、ＮＭＯＳトランジスタＱＮ３１の他方電極に接続される。なお、制御信号ＳＣ２１は常に“Ｌ”（負側電源電圧ＶＮ）に固定されるため、ＰＭＯＳトランジスタＱＰ３１は常時オン状態となり、ノードＮ３１に高電源電圧ＶＰが常に付与される。

ただし、ＮＡＮＤゲートＧ２１の出力が“Ｌ”（ＧＮＤ電圧ＶＳ）の時は、ＮＡＮＤゲートＧ２１及びＮＭＯＳトランジスタＱＮ３１の（“Ｌ”レベル）駆動力がＰＭＯＳトランジスタＱＰ３１の駆動力を上回り、ノードＮ３１はＧＮＤ電圧ＶＳに強制的に設定される第１の動作条件を満足するように設計されている。例えば、ＮＡＮＤゲートＧ２１を構成するＭＯＳトランジスタ（特にＧＮＤ電圧ＶＳの設定用ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱＮ３１のゲート幅をＰＭＯＳトランジスタＱＰ３１より大きくする等により上記第１の動作条件を満足する構成が実現される。

インバータＧ２２は、互いに直列に接続され、ゲート電極を共有するＰＭＯＳトランジスタＱＰ３２及びＮＭＯＳトランジスタＱＮ３２によるＣＭＯＳ構成により実現される。すなわち、ＰＭＯＳトランジスタＱＰ３２の一方電極に高電源電圧ＶＰを受け、ＮＭＯＳトランジスタＱＮ３２の一方電極は負側電源電圧ＶＮを受け、双方のゲート電極がノードＮ３１に接続される。そして、ＰＭＯＳトランジスタＱＰ３１（ＮＭＯＳトランジスタＱＮ３１）の他方電極より得られる信号が出力信号ＯＵＴ２１として出力される。この出力信号ＯＵＴ２１によってワード線等が駆動されることになる。

図１８は第１の従来回路の動作を示す波形図である。以下、同図を参照して第１の従来回路のデコード動作を説明する。

非選択状態時は、プリデコード信号である入力信号ＩＮ２１〜ＩＮ２４の少なくとも一つが“Ｌ”になり、ＮＡＮＤゲートＧ２１の出力が“Ｈ”となるか、ＮＭＯＳトランジスタＱＮ３１がオフ状態となるため、ノードＮ３１の電位が“Ｌ”に引き抜かれることはない。このため、常時オン状態のＰＭＯＳトランジスタＱＰ３１による充電動作によってノードＮ３１の電位は高電源電圧ＶＰに設定される。

その結果、インバータＧ２２により出力信号ＯＵＴ２１として“Ｌ”（負側電源電圧ＶＮ）が出力され、出力信号ＯＵＴ２１を受けるワード線等が非選択状態となる。

一方、選択状態時は、入力信号ＩＮ２１〜ＩＮ２４が全て“Ｈ”になり、ＮＡＮＤゲートＧ２１の出力が“Ｌ”に設定され、ＮＭＯＳトランジスタＱＮ３１がオン状態となり、上記第１の動作条件を満足するため、ノードＮ３１の電位は“Ｌ”（ＧＮＤ電圧ＶＳ）に引き抜かれる。

その結果、インバータＧ２２により出力信号ＯＵＴ２１として“Ｈ”（高電源電圧ＶＰ）が出力され、出力信号ＯＵＴ２１を受けるワード線等が選択状態となる。

このような構成の第１の従来回路は、負荷電流発生部３１を構成するＰＭＯＳトランジスタＱＰ３１を常時オン状態にしてデコード動作を行っているため、選択状態では常時、高電源電圧ＶＰ〜ＧＮＤ電圧ＶＳ間に貫通電流が発生していることになる。

図１９は、汎用メモリ製品として用いられる半導体記憶装置などで採用されている第２の従来回路であるデコーダ回路の一部構成を示す回路図である。なお、図１７で示した第１の従来回路と同様な回路構成部は同一符号を付して説明を適宜省略する。

同図に示すように、第２の従来回路は、高電圧回路部２２及び低電圧回路部２６から構成される。低電圧回路部２６は低電圧回路部２５と同様な低電圧動作を行い、高電圧回路部２２は高電圧回路部２１と同様の高電圧動作を行う。

低電圧回路部２６は３入力のＮＡＮＤゲートＧ２３より構成され、ＮＡＮＤゲートＧ２３は入力信号ＩＮ２２〜ＩＮ２４を入力し、その出力信号が高電圧回路部２２に出力される。また、入力信号ＩＮ２１はそのまま高電圧回路部２２に出力される。

高電圧回路部２２は、負荷電流発生部３２、ＮＭＯＳトランジスタＱＮ３３、インバータＧ２２及びＰＭＯＳトランジスタＱＰ３４から構成される。ＮＭＯＳトランジスタＱＮ３３は一方電極にＮＡＮＤゲートＧ２３の出力を受け、他方電極がノードＮ３２に接続され、ゲート電極に入力信号ＩＮ２１を受ける。

負荷電流発生部３２はＰＭＯＳトランジスタＱＰ３２より構成される。ＰＭＯＳトランジスタＱＰ３２は一方電極に高電源電圧ＶＰを受け、ゲート電極に制御信号ＳＣ２２を受け、他方電極がノードＮ３２に接続される。なお、制御信号ＳＣ２２はデコード動作毎に開始当初の所定期間のみ“Ｌ”（負側電源電圧ＶＮ）にされ、他の期間は“Ｈ”（高電源電圧ＶＰ）に設定される。

インバータＧ２２は、ノードＮ３２を入力部とし、ＰＭＯＳトランジスタＱＰ３２（ＮＭＯＳトランジスタＱＮ３２）の他方電極であるノードＮ３３より、ノードＮ３２より得られる信号を反転した出力信号ＯＵＴ２２を出力する。

ＰＭＯＳトランジスタＱＰ３４は一方電極に高電源電圧ＶＰを受け、ゲート電極がノードＮ３３に接続され、他方電極がノードＮ３２に接続される。

図２０は第２の従来回路の動作を示す波形図である。以下、同図を参照して第２の従来回路のデコード動作を説明する。

第２の従来回路では、選択状態、非選択状態に拘わらず、デコード動作毎に、制御信号ＳＣ２２が開始当初の所定期間“Ｌ”になり、この期間オン状態となるＰＭＯＳトランジスタＱＰ３３によって、ノードＮ３２は高電源電圧ＶＰに充電される前処理が必ず実行される。

非選択状態時は、上記前処理後、プリデコード信号である入力信号ＩＮ２１〜ＩＮ２４の少なくとも一つが“Ｌ”になり、ＮＡＮＤゲートＧ２３の出力が“Ｈ”となるか、ＮＭＯＳトランジスタＱＮ３３がオフ状態となる。このため、ノードＮ３２の電位は“Ｌ”に引き抜かれることはなく、前処理におけるＰＭＯＳトランジスタＱＰ３３による充電動作によって高電源電圧ＶＰに設定される。

その結果、インバータＧ２２により出力信号ＯＵＴ２２として“Ｌ”（負側電源電圧ＶＮ）が出力され、出力信号ＯＵＴ２２を受けるワード線等が非選択状態となる。

なお、制御信号ＳＣ２２が“Ｈ”に立ち上がった後は、ＰＭＯＳトランジスタＱＰ３３はオフ状態なる。しかし、“Ｌ”の出力信号ＯＵＴ２２がＰＭＯＳトランジスタＱＰ３４のゲート電極に付与されることにより、オン状態のＰＭＯＳトランジスタＱＰ３４によってノードＮ３２の電位は高電源電圧ＶＰを維持することができる。したがって、制御信号ＳＣ２２の“Ｈ”立ち上がり後においても、出力信号ＯＵＴ２２は“Ｌ”が維持される結果、非選択状態は維持される。

このように、インバータＧ２２の出力信号ＯＵＴ２２をゲート電極に受けるＰＭＯＳトランジスタＱＰ３４がオン状態となることにより、出力信号ＯＵＴ２２の“Ｌ”をラッチすることができるため、ＰＭＯＳトランジスタＱＰ３３のオフ状態後も、非選択状態が維持される。

一方、選択状態時は、上記前処理後、入力信号ＩＮ２１〜ＩＮ２４が全て“Ｈ”になり、ＮＡＮＤゲートＧ２３の出力が“Ｌ”に設定され、ＮＭＯＳトランジスタＱＮ３３がオン状態なるため、ノードＮ３２の電位は“Ｌ”（ＧＮＤ電圧ＶＳ）に引き抜かれる。

その結果、インバータＧ２２により出力信号ＯＵＴ２２として“Ｈ”（高電源電圧ＶＰ）が出力され、出力信号ＯＵＴ２２を受けるワード線等が選択状態となる。

なお、制御信号ＳＣ２２が“Ｈ”に立ち上がった後は、“Ｈ”の出力信号ＯＵＴ２２がＰＭＯＳトランジスタＱＰ３４のゲート電極に付与されることにより、ＰＭＯＳトランジスタＱＰ３４はオフする。したがって、ノードＮ３２を高電源電圧ＶＰに充電するＰＭＯＳトランジスタＱＰ３３，ＱＰ３４は共にオフするため、選択状態時は高電源電圧ＶＰ，負側電源電圧ＶＮ間に貫通電流が流れることはない。

このように、ＰＭＯＳトランジスタＱＰ３４は“Ｌ”の出力信号ＯＵＴ２２のみをラッチするハーフラッチとして機能する。

このような構成の第２の従来回路は、負荷電流発生部３２を構成するＰＭＯＳトランジスタＱＰ３２をデコード動作の前処理時の所定期間のみオン状態にした後、デコード動作を行っているため、第１の従来回路のように貫通電流が発生することはなく低消費電力化を実現している。なお、第２の従来回路は例えば特許文献１に開示されている。

特開２００１−１０１８８１号公報

上述した第１の従来回路は、デコード動作中の選択状態時において、常時オン状態のＰＭＯＳトランジスタＱＰ３１には、ソース，ドレイン間に高電源電圧ＶＰの電圧がかかることになる。

高電源電圧ＶＰの電圧レベルをＰＭＯＳトランジスタＱＰ３１（ＱＰ３４）のオン耐圧より高く設定した場合に、ＰＭＯＳトランジスタＱＰ３１のオン耐圧違反となり信頼性の劣化を招くという問題点が生じる。このため、高電源電圧ＶＰの電圧レベルをＰＭＯＳトランジスタＱＰ３１のオン耐圧以下に設定しなければならないという制限があった。なお、オン耐圧とは、オン状態で破壊するＭＯＳトランジスタのドレイン，ソース間電圧を意味する。

また、図１７に示した第１の従来回路において、高電源電圧ＶＰの電圧レベルを高くすると、ＰＭＯＳトランジスタＱＰ３１に流れる負荷電流が増大してしまい消費電力が増大する。さらに、選択状態時においてノードＮ３１を確実に“Ｌ”に設定すべく、ＰＭＯＳトランジスタＱＰ３１による負荷電流を引き抜くという上記第１の動作条件を満足させる必要があった。

したがって、高電源電圧ＶＰの電圧レベルを高くすることは、ＮＭＯＳトランジスタＱＮ３１及びＮＡＮＤゲートＧ２１を構成するＭＯＳトランジスタのＧＮＤ電圧ＶＳの設定用ＮＭＯＳトランジスタのゲート幅等、トランジスタサイズを大きくして電流駆動能力をさらに上げてやる必要があり、その分、レイアウト面積の増大を招くという問題点があった。

また、図１７に示した第１の従来回路において、設定し低消費電力化を実現すべく、ＰＭＯＳトランジスタＱＰ３１のゲート幅Ｗを短くする、もしくはゲート長Ｌを長くすることで負荷電流供給能力を下げるという方法がある。この方法の採用により選択状態時(OUT11=VP)の貫通電流を減少させることができる。しかし、この方法を用いた場合、選択状態から非選択状態に遷移する際、図１８で示すように、負荷電流供給能力が下がったためにノードＮ３１の“Ｌ”→“Ｈ”遷移ＴＳ１１が遅れてしまい、出力信号ＯＵＴ２１の“Ｈ”→“Ｌ”への遷移ＴＳ１２が遅れることになる。すなわち、第１の従来回路において負荷電流供給能力を下げすぎると、デコード動作を遅延させてしまうという問題点があった。

一方、図１９で示した第２の従来回路において、ハーフラッチを構成するＰＭＯＳトランジスタＱＰ３４によって非選択時におけるノードＮ３２の電荷を保持するため、選択時にＰＭＯＳトランジスタＱＰ３３をオフさせることができ、第１の従来回路に比べ貫通電流の発生を効果的に抑制し低消費電力化を実現している。

しかしながら、第２の従来回路は、半導体記憶装置内のメモリセルのロウデコーダ回路最終段(例えば、ワード線ドライバ)に採用することが一般的である。この場合、ワード線駆動信号となる出力信号ＯＵＴ２２をＰＭＯＳトランジスタＱＰ３４のゲート電極にフィードバックさせるための配線が余分に必要となり、この余分な配線を設ける必要性がワード線のピッチに合わせてレイアウトを形成することを困難にしてしまう。このように、第２の従来回路は、ＰＭＯＳトランジスタＱＰ３４を設ける分、回路面積を増大させてしまうという問題点があった。

また、ノードＮ３２がノイズなどの影響で反転してしまうことも起こりえるが、ハーフラッチであるＰＭＯＳトランジスタＱＰ３４が誤動作してノードＮ３２の電位が反転してしまうと元の状態に戻らない特性を内包している。したがって、第２の従来回路は、ＰＭＯＳトランジスタＱＰ３４を設ける場合、上記特性を考慮してノイズに対する厳密な設計が必要とされる分、設計コストの増大を招くという問題点があった。

このように、第２の従来回路は、回路面積の増大や、設計コストの増大を招くという問題点があった。

この発明は上記問題点を解決するためになされたもので、デコード動作の遅延、回路面積の増大、回路設計コストの増大を招くことなく、正常に動作可能なデコーダ回路を得ることを目的とする。

この発明の一実施の形態によれば、電位設定ノードに負荷電流を供給し高電圧を付与する負荷電流発生部を有している。この負荷電流発生部は、直列接続された２つのＰＭＯＳトランジスタを介して負荷電流を電位設定ノードに供給している。そして、電位設定ノードより得られる信号を入力信号としたインバータにより出力信号が出力され、この出力信号により半導体記憶装置のワード線等の制御対象物の選択／非選択が規定される。

この実施の形態によれば、負荷電流発生部は、直列接続された２つのＰＭＯＳトランジスタを介して負荷電流を供給することにより、電位設定ノードに前記高電圧を付与する。このため、高電圧を上記２つのＰＭＯＳトランジスタそれぞれのオン耐圧以上に設定しても、上記２つＰＭＯＳトランジスタそれぞれのソース・ドレイン間電圧をオン耐圧以下に設定することができる。

したがって、信頼性の劣化を招くことなく、高電圧をＰＭＯＳトランジスタのオン耐圧以上に設定することが可能となる。

＜実施の形態１＞
図１は、フラッシュメモリ等の半導体記憶装置などで採用されているこの発明の実施の形態１であるデコーダ回路の一部構成を示す回路図である。

同図に示すように、実施の形態１のデコーダ回路は、高電圧回路部１及び低電圧回路部５（低電圧設定部）から構成される。低電圧回路部５は１．５Ｖ程度の低電源電圧ＶＤ及び０Ｖ程度のＧＮＤ電圧ＶＳを“Ｈ”及び“Ｌ”とした低電圧動作を行い、高電圧回路部１は５〜１０Ｖ程度の高電源電圧ＶＰ及び０Ｖ〜負の高電圧程度の負側電源電圧ＶＮを“Ｈ”及び“Ｌ”とした高電圧動作を行う。

低電圧回路部５は３入力のＮＡＮＤゲートＧ１より構成され、入力信号ＩＮ２〜ＩＮ４を入力し、その出力信号が高電圧回路部１に出力される。また、入力信号ＩＮ１はそのまま高電圧回路部１に出力される。

高電圧回路部１は、負荷電流発生部１１（高電圧付与部）、ＮＭＯＳトランジスタＱＮ１及びインバータＧ２（出力信号駆動部）から構成される。ＮＭＯＳトランジスタＱＮ１は、一方電極にＮＡＮＤゲートＧ１の出力を受け、他方電極がノードＮ１（電位設定ノード）に接続され、ゲート電極に入力信号ＩＮ１を受ける。

負荷電流発生部１１は直列接続されたＰＭＯＳトランジスタＱＰ１及びＱＰ２（第１及び第２のスイッチング素子）より構成される。ＰＭＯＳトランジスタＱＰ２は一方電極に高電源電圧ＶＰを受け、ゲート電極に（負荷電流）制御信号ＳＣ２を受け、他方電極が中間ノードＭ１１となる。ＰＭＯＳトランジスタＱＰ１は一方電極がＰＭＯＳトランジスタＱＰ２の他方電極（中間ノードＭ１１）に接続され、ゲート電極に（負荷電流）制御信号ＳＣ１を受け、他方電極がノードＮ１、すなわち、ＮＭＯＳトランジスタＱＮ１の他方電極に接続される。なお、制御信号ＳＣ１及びＳＣ２は原則としてＰＭＯＳトランジスタＱＰ１及びＱＰ２が常時オン状態となる電圧（ＧＮＤ電圧ＶＳ，低電源電圧ＶＤ等）に設定される。

ただし、ＮＡＮＤゲートＧ１の出力が“Ｌ”（ＧＮＤ電圧ＶＳ）の時は、ＮＡＮＤゲートＧ１及びＮＭＯＳトランジスタＱＮ１の（“Ｌ”レベル）駆動力がＰＭＯＳトランジスタＱＰ１及びＱＰ２の駆動力を上回り、ノードＮ１はＧＮＤ電圧ＶＳに強制的に設定される第１の動作条件を満足するように設計されている。例えば、ＮＡＮＤゲートＧ１を構成するＭＯＳトランジスタ（特にＧＮＤ電圧ＶＳの設定用ＭＯＳトランジスタ）及びＮＭＯＳトランジスタＱＮ１のゲート幅をＰＭＯＳトランジスタＱＰ１より大きくする等により上記第１の動作条件を満足する構成が実現される。

したがって、低電圧回路部５及びＮＭＯＳトランジスタＱＮ１は入力信号ＩＮ１〜ＩＮ４が全て“Ｈ”のとき選択状態と判定し、ＮＡＮＤゲートＧ１の出力は“Ｌ”となり、ＮＭＯＳトランジスタＱＮ１がオンする。その結果、低電圧回路部５内のＮＡＮＤゲートＧ１及びＮＭＯＳトランジスタＱＮ１は、上記第１の動作条件を満足するため、選択状態時にノードＮ１をＧＮＤ電圧ＶＳに強制的に設定することができる。

インバータＧ２は、互いに直列に接続され、ゲート電極を共有するＰＭＯＳトランジスタＱＰ２１及びＮＭＯＳトランジスタＱＮ２１によるＣＭＯＳ構成により実現される。すなわち、ＰＭＯＳトランジスタＱＰ２１の一方電極に高電源電圧ＶＰを受け、ＮＭＯＳトランジスタＱＮ２１の一方電極に負側電源電圧ＶＮを受け、双方のゲート電極がノードＮ１に接続される。そして、ＰＭＯＳトランジスタＱＰ２１（ＮＭＯＳトランジスタＱＮ２１）の他方電極より得られる信号が出力信号ＯＵＴ１として出力される。

このような構成のインバータＧ２は、ノードＮ１より得られる信号を入力信号とし、その反転信号を出力信号ＯＵＴ１として出力する。この出力信号ＯＵＴ１によって対応するワード線等が駆動されることになる。すなわち、出力信号ＯＵＴ１の電圧レベルによって半導体記憶装置におけるワード線等の制御対象物の選択／非選択が規定される。

このような構成において、実施の形態１のデコーダ回路のデコード動作について説明する。

非選択状態時は、プリデコード信号である入力信号ＩＮ１〜ＩＮ４の少なくとも一つが“Ｌ”になり、ＮＡＮＤゲートＧ１の出力が“Ｈ”となるか、ＮＭＯＳトランジスタＱＮ１がオフ状態となり、ノードＮ１の電位が“Ｌ”に引き抜かれることはない。このため、常時オン状態のＰＭＯＳトランジスタＱＰ１及びＱＰ２による充電動作によってノードＮ１の電位は高電源電圧ＶＰに設定される。

その結果、インバータＧ２により出力信号ＯＵＴ１として“Ｌ”（負側電源電圧ＶＮ）が出力され、出力信号ＯＵＴ１を受けるワード線等の制御対象物が非選択状態となる。

一方、選択状態時は、入力信号ＩＮ１〜ＩＮ４が全て“Ｈ”になり、ＮＡＮＤゲートＧ１の出力が“Ｌ”に設定され、ＮＭＯＳトランジスタＱＮ１がオン状態なり、上記第１の動作条件を満足するため、ノードＮ１の電位は“Ｌ”（ＧＮＤ電圧ＶＳ）に引き抜かれる。

その結果、インバータＧ２により出力信号ＯＵＴ１として“Ｈ”（高電源電圧ＶＰ）が出力され、出力信号ＯＵＴ１を受ける対応するワード線等の制御対象物が選択状態となる。

このような実施の形態１のデコーダ回路は、負荷電流発生部１１をＰＭＯＳトランジスタＱＰ１及びＱＰ２の直列接続により実現している。したがって、選択状態時にノードＮ１の電位が“Ｌ”に設定された場合、直列接続のＰＭＯＳトランジスタＱＰ１及びＱＰ２によって高電源電圧ＶＰは分圧されるため、中間ノードＭ１１の電位は高電源電圧ＶＰとＧＮＤ電圧ＶＳとの間の中間電位ＶＭ１１となる。すなわち、ＰＭＯＳトランジスタＱＰ１及びＱＰ２のソース・ドレイン間電圧Ｖｄｓ１及びＶｄｓ２は（ＶＰ−ＶＭ１１）及びＶＭ１１となる。

したがって、高電源電圧ＶＰとして、ＰＭＯＳトランジスタＱＰ１及びＱＰ２のオン耐圧を超える高電圧を付与した場合でも、ソース・ドレイン間電圧Ｖｄｓ１及びＶｄｓ２をそれぞれオン耐圧以下に抑えることができれば、実施の形態１のデコーダ回路の信頼性劣化を招くことはなく、正常動作が可能である。

また、制御信号ＳＣ１及びＳＣ２の電圧レベルを高電源電圧ＶＰに適合させて最適値(例えば、低電源電圧ＶＤ等)に設定することにより、負荷電流を抑えることが可能であり、低消費電力化が実現できる。その結果、負荷電流を引き抜くための上記第１の動作条件を満足するためのＮＭＯＳトランジスタサイズ(ＮＡＮＤゲートＧ１，ＮＭＯＳトランジスタＱＮ１)を必要最小限とすることが可能であり、レイアウト面積を削減することも可能となる効果を奏する。

さらに、図１９で示した第２の従来回路のように、出力信号ＯＵＴ１の“Ｌ”のハーフラッチ回路（ＰＭＯＳトランジスタＱＰ３２相当）が不要であるため、実施の形態１のデコーダ回路をロウデコーダ回路最終段(例えば、ワード線ドライバ)に採用する場合においても、ワード線のピッチにあわせてレイアウトを形成することが可能となる。また、上記ハーフラッチ回路を設けることによる設計コストの増大を招くこともない。

したがって、実施の形態１のデコーダ回路によって回路面積の増大及び設計コストの増大を招くことはない。

＜実施の形態２＞
図２は、半導体記憶装置などで採用されているこの発明の実施の形態２であるデコーダ回路の一部構成を示す回路図である。なお、図１で示した実施の形態１と同様な部分は同一符号を付して説明を適宜省略する。

同図に示すように、実施の形態２のデコーダ回路は、高電圧回路部２及び低電圧回路部５から構成される。高電圧回路部２は高電圧回路部１と同様、高電圧動作を行う。

高電圧回路部２は、負荷電流発生部１２（高電圧付与部）、ＮＭＯＳトランジスタＱＮ１及びインバータＧ２から構成される。ＮＭＯＳトランジスタＱＮ１は、一方電極にＮＡＮＤゲートＧ１の出力を受け、他方電極がノードＮ２（電位設定ノード）に接続され、ゲート電極に入力信号ＩＮ１を受ける。

負荷電流発生部１２は互いに独立して設けられるＰＭＯＳトランジスタＱＰ３及びＱＰ４（第１及び第２のスイッチング素子）より構成される。ＰＭＯＳトランジスタＱＰ３は一方電極に高電源電圧ＶＰを受け、ゲート電極に制御信号ＳＣ１を受け、他方電極がノードＮ２、すなわち、ＮＭＯＳトランジスタＱＮ１の他方電極に接続される。なお、制御信号ＳＣ１は原則としてＰＭＯＳトランジスタＱＰ３が常時オン状態となる電圧（ＧＮＤ電圧ＶＳ，低電源電圧ＶＤ等）に設定される。

ＰＭＯＳトランジスタＱＰ３と独立して設けられるＰＭＯＳトランジスタＱＰ４は一方電極に高電源電圧ＶＰを受け、ゲート電極に（負荷電流）制御信号ＳＣ３を受け、他方電極がノードＮ２に接続される。制御信号ＳＣ３は後述するように、入力信号ＩＮ１〜ＩＮ４による非選択状態設定をトリガとして、非選択状態設定当初の所定期間のみ“Ｌ”（負側電源電圧ＶＮ）となり、他の期間は“Ｈ”（高電源電圧ＶＰ）に設定される。

また、実施の形態２のデコーダ回路は、実施の形態１と同様、ＮＡＮＤゲートＧ１の出力が“Ｌ”（ＧＮＤ電圧ＶＳ）の時は、ＮＡＮＤゲートＧ１及びＮＭＯＳトランジスタＱＮ１の（“Ｌ”レベル）駆動力がＰＭＯＳトランジスタＱＰ３の駆動力を上回り、ノードＮ２はＧＮＤ電圧ＶＳに強制的に設定される上記第１の動作条件を満足するように設計されている。

インバータＧ２は、ノードＮ２より得られる信号を入力信号とし、その反転信号を出力信号ＯＵＴ２として出力する。この出力信号ＯＵＴ２によって対応するワード線等が駆動されることになる。

図３は実施の形態２のデコーダ回路の動作を示す波形図である。以下、同図を参照して実施の形態２のデコード動作を説明する。

非選択状態時は、プリデコード信号である入力信号ＩＮ１〜ＩＮ４の少なくとも一つが“Ｌ”になり、ＮＡＮＤゲートＧ１の出力が“Ｈ”となるか、ＮＭＯＳトランジスタＱＮ１がオフ状態となり、ノードＮ２の電位が“Ｌ”に引き抜かれることはない。このため、常時オン状態のＰＭＯＳトランジスタＱＰ３による充電動作によってノードＮ２の電位は高電源電圧ＶＰに設定される。

この際、非選択状態の当初の所定期間Ｔ１において、制御信号ＳＣ３が“Ｌ”となり、ＰＭＯＳトランジスタＱＰ３がオンし、上記期間Ｔ１はオン状態のＰＭＯＳトランジスタＱＰ３及びＱＰ４双方によってノードＮ２が充電される。

したがって、選択状態（Ｎ２＝“Ｌ”，ＯＵＴ２＝“Ｈ”）から非選択状態（Ｎ２＝“Ｈ”，ＯＵＴ２＝“Ｌ”）への遷移時において、図３の遷移ＴＳ１のように、ノードＮ２は高電源電圧ＶＰに向けて速やかに立ち上がる。なお、遷移ＴＳ２１（破線部分）はＰＭＯＳトランジスタＱＰ３がオフ状態の場合のノードＮ２の電位変化を仮想的に示している。

その結果、図３の遷移ＴＳ２に示すように、出力信号ＯＵＴ２は速やかに立ち下がり、インバータＧ２の出力信号ＯＵＴ２として“Ｌ”（負側電源電圧ＶＮ）が出力され、出力信号ＯＵＴ２を受けるワード線等が非選択状態となる。なお、遷移ＴＳ２２（破線部分）はＰＭＯＳトランジスタＱＰ３がオフ状態の場合の出力信号ＯＵＴ２の電位変化を仮想的に示している。

一方、選択状態時は、入力信号ＩＮ１〜ＩＮ４が全て“Ｈ”になり、ＮＡＮＤゲートＧ１の出力が“Ｌ”に設定され、ＮＭＯＳトランジスタＱＮ１がオン状態なり、上記第１の動作条件を満足するため、ノードＮ２の電位は“Ｌ”（ＧＮＤ電圧ＶＳ）に引き抜かれる。

その結果、インバータＧ２により出力信号ＯＵＴ２として“Ｈ”（高電源電圧ＶＰ）が出力され、出力信号ＯＵＴ２を受けるワード線等が選択状態となる。

このような実施の形態２のデコーダ回路において、制御信号ＳＣ１の電圧レベルを高電源電圧ＶＰに適合させて最適値(例えば、低電源電圧ＶＤ等)に設定することにより、負荷電流を抑えることが可能であり、低消費電力化が実現できる。その結果、負荷電流を引き抜くためのＮＭＯＳトランジスタサイズ(ＮＡＮＤゲートＧ１，ＮＭＯＳトランジスタＱＮ１)を必要最小限とすることが可能であり、レイアウト面積を削減することも可能となる効果を奏する。

さらに、実施の形態２のデコーダ回路は、実施の形態１と同様、出力信号ＯＵＴ２のハーフラッチ回路が不要であるため、実施の形態２のデコーダ回路によって回路面積の増大及び設計コストの増大を招くことはない。

加えて、負荷電流発生部１２は、非選択状態の開始当初の所定期間は、ＰＭＯＳトランジスタＱＰ３に加え、ＰＭＯＳトランジスタＱＰ４によってもノードＮ２に高電源電圧ＶＰで充電することができる。

したがって、選択状態から非選択状態への遷移時おける負荷電流発生部１２によるノードＮ２の駆動能力を十分高くすることができるため、デコード動作の遅延が生じることはない。加えて、高電源電圧ＶＰをＰＭＯＳトランジスタＱＰ３，ＱＰ４のオン耐圧以下に設定することにより、正常に動作可能である。

＜実施の形態３＞
図４は、半導体記憶装置などで採用されているこの発明の実施の形態３であるデコーダ回路の一部構成を示す回路図である。なお、図１で示した実施の形態１あるいは図２で示した実施の形態２と同様な部分は同一符号を付して説明を適宜省略する。

同図に示すように、実施の形態３のデコーダ回路は、高電圧回路部３及び低電圧回路部５から構成される。高電圧回路部３は高電圧回路部１及び高電圧回路部２と同様、高電圧動作を行う。

高電圧回路部３は、負荷電流発生部１３（高電圧付与部）、ＮＭＯＳトランジスタＱＮ１及びインバータＧ２から構成される。ＮＭＯＳトランジスタＱＮ１は一方電極にＮＡＮＤゲートＧ１の出力を受け、他方電極がノードＮ２に接続され、ゲート電極に入力信号ＩＮ１を受ける。

負荷電流発生部１３はＰＭＯＳトランジスタＱＰ５〜ＱＰ７（第１〜第３のスイッチング素子）より構成される。ＰＭＯＳトランジスタＱＰ６は一方電極に高電源電圧ＶＰを受け、ゲート電極に制御信号ＳＣ２を受け、他方電極が中間ノードＭ１３となる。ＰＭＯＳトランジスタＱＰ５は一方電極がＰＭＯＳトランジスタＱＰ６の他方電極（中間ノードＭ１３）に接続され、ゲート電極に制御信号ＳＣ１を受け、他方電極がノードＮ３（電位設定ノード）、すなわち、ＮＭＯＳトランジスタＱＮ１の他方電極に接続される。なお、制御信号ＳＣ１及びＳＣ２は原則としてＰＭＯＳトランジスタＱＰ５及びＱＰ６が常時オン状態となる電圧（ＧＮＤ電圧ＶＳ，低電源電圧ＶＤ等）に設定される。

ＰＭＯＳトランジスタＱＰ５及びＱＰ６とは独立して設けられるＰＭＯＳトランジスタＱＰ７は一方電極に高電源電圧ＶＰを受け、ゲート電極に制御信号ＳＣ３を受け、他方電極がノードＮ３に接続される。制御信号ＳＣ３は実施の形態２と同様、入力信号ＩＮ１〜ＩＮ４による非選択状態設定をトリガとして、非選択状態設定当初の所定期間のみ“Ｌ”となり、他の期間は“Ｈ”に設定される。

ただし、高電源電圧ＶＰの電圧レベルがＰＭＯＳトランジスタＱＰ７のオン耐圧を超える場合があるが、選択状態時には“Ｈ”（高電源電圧ＶＰ）をＰＭＯＳトランジスタＱＰ７のゲート電極に付与し、ＰＭＯＳトランジスタＱＰ７をオフ状態としているため、実施の形態３のデコーダ回路の信頼性を損なうことはない。

また、実施の形態３のデコーダ回路は、実施の形態１と同様、ＮＡＮＤゲートＧ１の出力が“Ｌ”（ＧＮＤ電圧ＶＳ）の時は、ＮＡＮＤゲートＧ１及びＮＭＯＳトランジスタＱＮ１の（“Ｌ”レベル）駆動力がＰＭＯＳトランジスタＱＰ５の駆動力を上回り、ノードＮ３はＧＮＤ電圧ＶＳに設定される第１の動作条件を満足するように設計されている。

インバータＧ２は、ノードＮ３より得られる信号を入力信号とし、その反転信号を出力信号ＯＵＴ３として出力する。この出力信号ＯＵＴ３によってワード線等が駆動されることになる。

このような構成において、実施の形態３のデコーダ回路のデコード動作について説明する。

非選択状態時は、プリデコード信号である入力信号ＩＮ１〜ＩＮ４の少なくとも一つが“Ｌ”になり、ＮＡＮＤゲートＧ１の出力が“Ｈ”となるか、ＮＭＯＳトランジスタＱＮ１がオフ状態となり、ノードＮ３の電位が“Ｌ”に引き抜かれることはない。このため、常時オン状態のＰＭＯＳトランジスタＱＰ５及びＱＰ６による充電動作によってノードＮ３の電位は高電源電圧ＶＰに設定される。

この際、非選択状態の当初の所定期間において、制御信号ＳＣ３が“Ｌ”となり、ＰＭＯＳトランジスタＱＰ５がオンし、上記当初の所定期間はオン状態のＰＭＯＳトランジスタＱＰ５及びＱＰ６に加え、オン状態のＰＭＯＳトランジスタＱＰ７によってノードＮ３が充電されるため、ノードＮ３は“Ｈ”（高電源電圧ＶＰ）に向けて速やかに立ち上がる。

その結果、インバータＧ２の出力信号ＯＵＴ２は速やかに“Ｈ”から“Ｌ”（負側電源電圧ＶＮ）に変化し、“Ｌ”の出力信号ＯＵＴ２を受ける対応するワード線等が非選択状態となる。

一方、選択状態時は、入力信号ＩＮ１〜ＩＮ４が全て“Ｈ”になり、ＮＡＮＤゲートＧ１の出力が“Ｌ”に設定され、ＮＭＯＳトランジスタＱＮ１がオン状態なり、上記第１の動作条件を満足するため、ノードＮ３の電位は“Ｌ”（ＧＮＤ電圧ＶＳ）に引き抜かれる。

その結果、インバータＧ２により出力信号ＯＵＴ３として“Ｈ”（高電源電圧ＶＰ）が出力され、出力信号ＯＵＴ３を受ける対応するワード線等が選択状態となる。

このような実施の形態３のデコーダ回路は、負荷電流発生部１３の一部をＰＭＯＳトランジスタＱＰ５及びＱＰ６の直列接続により実現している。したがって、選択状態時にノードＮ３の電位が“Ｌ”に設定された場合、中間ノードＭ１３の電位は高電源電圧ＶＰとＧＮＤ電圧ＶＳとの間の中間電位ＶＭ１３となる。ＰＭＯＳトランジスタＱＰ５及びＱＰ６のソース・ドレイン間電圧Ｖｄｓ６及びＶｄｓ７は（ＶＰ−ＶＭ１３）及びＶＭ１３となる。

したがって、高電源電圧ＶＰとして、ＰＭＯＳトランジスタＱＰ５及びＱＰ６のオン耐圧電圧を超える高電圧を付与した場合でも、ソース・ドレイン間電圧Ｖｄｓ５及びＶｄｓ６をオン耐圧電圧以下に抑えることがでれば、実施の形態１と同様、実施の形態３のデコーダ回路の信頼性劣化を招くことはない。

また、制御信号ＳＣ１及びＳＣ２の電圧レベルを高電源電圧ＶＰに適合させて最適値(例えば、低電源電圧ＶＤ等)に設定することにより、負荷電流を抑えることが可能であり、低消費電力化が実現できる。さらに、負荷電流を引き抜くためのＮＭＯＳトランジスタサイズ(ＮＡＮＤゲートＧ１，ＮＭＯＳトランジスタＱＮ１)を必要最小限とすることが可能であり、レイアウト面積を削減することも可能となる効果を奏する。

さらに、実施の形態３のデコーダ回路は、実施の形態１及び実施の形態２と同様、出力信号ＯＵＴ３のフィードバック用の回路が不要であるため実施の形態３のデコーダ回路によって回路面積の増大及び設計コストの増大を招くことはない。

さらに、実施の形態３のデコーダ回路において、負荷電流発生部１３は、非選択状態の開始当初の所定期間は、ＰＭＯＳトランジスタＱＰ５及びＱＰ６に加え、ＰＭＯＳトランジスタＱＰ７よってもノードＮ２に高電源電圧ＶＰが付与される。

したがって、選択状態から非選択状態への遷移時おける負荷電流発生部１３の高電源電圧ＶＰの駆動能力をより高くすることができるため、よりデコード動作の高速化を図ることができる。

＜第１の応用例＞
図５は実施の形態３のデコーダ回路を採用した第１の応用例であるフラッシュメモリのロウデコーダ関連部分を示したブロック図である。すなわち、図５は、アドレス信号ＡＤ及び制御信号ＳＣ９１等の入力信号からロウデコーダ９８及びメモリアレイ群９９までの回路構成を示している。

図６は図５の一部分（メモリアレイ９９ａのワード線ＷＬ０〜ＷＬ３対応部分）の詳細を示す回路図である。すなわち、図６は、４本のワード線ＷＬ０〜ＷＬ３に対応する部分ワード線駆動回路１０１ａを示す回路図である。

このような図５及び図６で示す構成は、実施の形態３のデコーダ回路を１本のワード線ＷＬに対応させてフラッシュメモリのロウデコーダ最終段に採用した構成である。

図５に示すように、ロウデコーダ９８として、制御対象物であるメモリアレイ群９９を構成する二つのメモリアレイブロック（メモリアレイ９９ａ，９９ｂ）を制御する構成を示している。メモリアレイ９９ａ，９９ｂに対応するデコーダは、図６で示す部分ワード線駆動回路１０１ａ（１０１ｂ）をワード線ＷＬの本数に対応する個数配置して構成される。

図５において、ロウデコーダ９８に入力される高電源電圧ＶＰ，ＶＰ１は、電源回路９０にて各種電圧レベルが生成される。制御回路９１は制御信号ＳＣ９１に基づき、電源選択信号ＳＶ１、負荷電流制御信号ＳＬ１、偶数アドレスワード線選択信号ＳＷｅ、及び奇数アドレスワード線選択信号ＳＷｏをロウデコーダ９８に出力する。

なお、後に詳述するが、インバータＧ１２ａ〜Ｇ１２ｄの高電圧部分は他の部分と異なる電圧設定がなされる場合があるため、他の高電源電圧ＶＰと区別すべく、高電源電圧ＶＰ１と標記している。

電源切り替え回路９４では制御回路９１による電源選択信号ＳＶ１に基づき、高電源電圧ＶＰ，ＶＰ１，ＶＮを複数の電圧レベルに切り替えながら、ロウデコーダ９８に供給する。高電源電圧ＶＰ，高電源電圧ＶＰ１以外に負側電源電圧ＶＮ等がある。

タイミング制御信号発生回路９２はクロックＣＬＫに基づきタイミング制御信号ＳＴ１を発生してロウデコーダ９８に出力する。

（アドレスバッファ＆）プリデコード回路９３はアドレス信号ＡＤをバッファリング及びプリデコードして得られるプリデコード信号ＳＰＤをロウデコーダ９８に出力する。

ロウデコーダ９８は、レベルシフタ９５ａ〜９７ａ及びワード線駆動回路１００ａと、レベルシフタ９５ｂ〜９７ｂ及びワード線駆動回路１００ｂから構成される。

レベルシフタ９５ａは、高電源電圧ＶＰを受け、偶数アドレスワード線選択信号ＳＷｅ及びプリデコード信号ＳＰＤに基づき、高電源電圧ＶＰにレベルシフトした負荷電流制御信号ＳＬ２ａｅを出力する。

レベルシフタ９６ａは、高電源電圧ＶＰを受け、奇数アドレスワード線選択信号ＳＷｏ及びプリデコード信号ＳＰＤに基づき、高電源電圧ＶＰにレベルシフトした負荷電流制御信号ＳＬ２ａｏを出力する。

レベルシフタ９７ａは、高電源電圧ＶＰを受け、タイミング制御信号ＳＴ１、及びプリデコード信号ＳＰＤに基づき、高電源電圧ＶＰにレベルシフトした負荷電流制御信号ＳＬ３ａを出力する。

ワード線駆動回路１００ａは、高電源電圧ＶＰ，ＶＰ１，ＶＮの電圧を受け、負荷電流制御信号ＳＬ２ａｅ、負荷電流制御信号ＳＬ２ａｅ、負荷電流制御信号ＳＬ３ａ及びプリデコード信号ＳＰＤに基づき、メモリアレイ９９ａのワード線ＷＬ０〜ＷＬｎのうち、選択状態のワード線を駆動する。

なお、レベルシフタ９５ｂ〜９７ｂ及びワード線駆動回路１００ｂは、レベルシフタ９５ａ〜９７ａ及びワード線駆動回路１００ａと等価な構成であるため、上述したレベルシフタ９５ａ〜９７ａ及びワード線駆動回路１００ａと同様な動作を行う。

すなわち、レベルシフタ９５ｂ，９６ｂ及び９７ｂによって、負荷電流制御信号ＳＬ２ｂｅ、負荷電流制御信号ＳＬ２ｂｏ及び負荷電流制御信号ＳＬ３ｂが得られ、これらの信号に基づき、ワード線駆動回路１００ｂよりメモリアレイ９９ｂのワード線ＷＬ０〜ＷＬｎのうち、選択状態のワード線が駆動される。

図６に示すように、ワード線ＷＬ０〜ＷＬ３に対応する部分ワード線駆動回路１０１ａは、高電圧回路部４及び低電圧回路部６から構成される。高電圧回路部４は実施の形態３の高電圧回路部３と同様、高電圧動作を行い、低電圧回路部６は実施の形態３の低電圧回路部５と同様、低電圧動作を行う。

低電圧回路部６は３入力のＮＡＮＤゲートＧ１１より構成され、プリデコード信号ＰＤ１２〜ＰＤ１４を入力し、その出力信号が高電圧回路部４に出力される。また、プリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄはそのまま高電圧回路部４に出力される。上述したプリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄ及びプリデコード信号ＰＤ１２〜ＰＤ１４が、図５で示したプリデコード信号ＳＰＤの一部に相当する。

高電圧回路部４は、負荷電流生成部１４ａ〜１４ｄ、ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄ及びインバータＧ１２ａ〜Ｇ１２ｄから構成される。これら負荷電流生成部１４ａ〜１４ｄ、ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄ及びインバータＧ１２ａ〜Ｇ１２ｄは、ワード線ＷＬ０〜ＷＬ３に対応して設けられる。

以下、ワード線ＷＬ０に対応して設けられた負荷電流生成部１４ａ、ＮＭＯＳトランジスタＱＮ１１ａ及びインバータＧ１２ａを中心に説明する。

ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄは他方電極にＮＡＮＤゲートＧ１１の出力を共通に受け、一方電極がノードＮ１０ａ〜１０ｄ（電位設定ノード）に接続され、ゲート電極にプリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄを受ける。

負荷電流生成部１４ａはＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１７ａより構成される。ＰＭＯＳトランジスタＱＰ１６ａは一方電極に高電源電圧ＶＰを受け、ゲート電極に負荷電流制御信号ＳＬ２ａｅを受け、他方電極が中間ノードＭ２３ａとなる。

ＰＭＯＳトランジスタＱＰ１５ａは一方電極がＰＭＯＳトランジスタＱＰ１６ａの他方電極（中間ノードＭ２３ａ）に接続され、ゲート電極に負荷電流制御信号ＳＬ１を受け、他方電極がノードＮ１０ａ、すなわち、ＮＭＯＳトランジスタＱＮ１１ａの他方電極に接続される。

ＰＭＯＳトランジスタＱＰ１７ａは一方電極に高電源電圧ＶＰを受け、ゲート電極に負荷電流制御信号ＳＬ３ａを受け、他方電極がノードＮ１０ａに接続される。

インバータＧ１２ａは、互いに直列に接続され、ゲート電極を共有するＰＭＯＳトランジスタＱＰ２２ａ及びＮＭＯＳトランジスタＱＮ２２ａによるＣＭＯＳ構成により実現される。すなわち、ＰＭＯＳトランジスタＱＰ２２ａの一方電極に高電源電圧ＶＰ１を受け、ＮＭＯＳトランジスタＱＮ２２ａの一方電極は負側電源電圧ＶＮを受け、双方のゲート電極がノードＮ１０ａに接続される。そして、ＰＭＯＳトランジスタＱＰ２２ａ（ＮＭＯＳトランジスタＱＮ２２ａ）の他方電極より得られる信号がワード線ＷＬ０に付与される。

実施の形態３のデコーダ回路と、ワード線ＷＬ０に対応して設けられた負荷電流生成部１４ａ、ＮＭＯＳトランジスタＱＮ１１ａ及びインバータＧ１２ａとの対応関係は以下のようになる。

ＮＡＮＤゲートＧ１にＮＡＮＤゲートＧ１１が対応し、ＮＭＯＳトランジスタＱＮ１にＮＭＯＳトランジスタＱＮ１１ａが対応し、負荷電流発生部１３に負荷電流生成部１４ａが対応し、インバータＧ２にインバータＧ１２ａが対応する。

負荷電流生成部１４内部のＰＭＯＳトランジスタＱＰ５〜ＱＰ７に負荷電流生成部１４ａ内部のＰＭＯＳトランジスタＱＰ１５ａ〜ＷＰ１７ａが対応し、インバータＧ２内部のＰＭＯＳトランジスタＱＰ２１及びＮＭＯＳトランジスタＱＮ２１にインバータＧ１２ａ内部のＰＭＯＳトランジスタＱＰ２２ａ及びＮＭＯＳトランジスタＱＮ２２ａが対応する。

さらに、入力信号ＩＮ１にプリデコード信号ＰＤ１１ａが対応し、入力信号ＩＮ２〜ＩＮ４にプリデコード信号ＰＤ１２〜ＰＤ１４が対応し、制御信号ＳＣ１に負荷電流制御信号ＳＬ１が対応し、制御信号ＳＣ２に負荷電流制御信号ＳＬ２ａｅが対応し、制御信号ＳＣ３に負荷電流制御信号ＳＬ３ａが対応する。

また、第１の応用例は、ＮＡＮＤゲートＧ１１の出力が“Ｌ”（ＧＮＤ電圧ＶＳ）の時は、ＮＡＮＤゲートＧ１１及びＮＭＯＳトランジスタＱＮ１１ａの（“Ｌ”レベル）駆動力がＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａの駆動力を上回り、ノードＮ１０ａはＧＮＤ電圧ＶＳに強制的に設定される上記第１の動作条件を満足するように設計されている。

以下、ワード線ＷＬ１〜ＷＬ３に対応して設けられた負荷電流生成部１４ｂ〜１４ｄ、ＮＭＯＳトランジスタＱＮ１１ｂ〜ＱＮ１１ｄ及びインバータＧ１２ｂ〜Ｇ１２ｄも、ワード線ＷＬ０に対応して設けられた負荷電流生成部１４ａ、ＮＭＯＳトランジスタＱＮ１１ａ及びインバータＧ１２ａと同様に構成される。

ただし、負荷電流生成部１４ｂはＰＭＯＳトランジスタＱＰ１５ｂ〜ＱＰ１７ｂより構成され、負荷電流生成部１４ｃはＰＭＯＳトランジスタＱＰ１５ｃ〜ＱＰ１７ｃより構成され、負荷電流生成部１４ｄはＰＭＯＳトランジスタＱＰ１５ｄ〜ＱＰ１７ｄより構成される。また、ノードＮ１０ａにノードＮ１０ｂ〜Ｎ１０ｄがそれぞれ対応する。

また、ＰＭＯＳトランジスタＱＰ１６ｂ及びＱＰ１６ｄはゲート電極に負荷電流制御信号ＳＬ２ａｏを受け、ＰＭＯＳトランジスタＱＰ１６ｃはゲート電極に負荷電流制御信号ＳＬ２ａｅを受ける。

さらに、インバータＧ１２ｂはＰＭＯＳトランジスタＱＰ２２ｂ及びＮＭＯＳトランジスタＱＮ２２ｂより構成され、インバータＧ１２ｃはＰＭＯＳトランジスタＱＰ２２ｃ及びＮＭＯＳトランジスタＱＮ２２ｃより構成され、インバータＧ１２ｄはＰＭＯＳトランジスタＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ｄより構成される。

このような構成の第１の応用例のデコード動作をフラッシュメモリの各種動作に対応させて説明する。

一般的なフラッシュメモリでは読み出し動作、書込み動作、消去動作の各動作が可能である。書込み動作、消去動作は更に幾つかの動作状態に細分化できる。なお、書込み動作とは、フラッシュメモリを構成するメモリトランジスタのフローティングゲートに電子を注入し閾値電圧上昇を図ることを意味し、消去動作はその逆を意味する。

図７はフラッシュメモリにおける書込み動作及び消去動作の処理手順を示すフローチャートである。同図(a) に示すように、書込み動作はステップＳ１１の書込み処理、ステップＳ１２の書込みベリファイ処理を順次行うことにより実行される。一方、消去動作は、同図(b) に示すように、ステップＳ２１で消去前書込み処理、ステップＳ２２で消去処理、ステップＳ２３で消去ベリファイ処理を順次行うことにより実行される。

図８はロウデコーダ９８の動作状態（高電源電圧ＶＰ（ＶＰ１）の電圧レベル）とフラッシュメモリ（メモリアレイ群９９）の主な動作状態（ＷＬ選択アドレス）を表形式で示す説明図である。

同図に示すように、ワード線ＷＬの選択アドレスを１アドレス選択で行うのは、書込み動作における書込み処理及び書込みベリファイ処理、読み出し動作、消去動作における消去ベリファイ処理時である。

また、ワード線ＷＬの選択アドレスを偶数アドレス、奇数アドレスに分けて選択するのはテストモード動作時である。なお、テストモード動作については本発明との直接関係はないため、説明を省略する。

そして、ワード線ＷＬの選択を全アドレス選択で行うのは、消去動作における消去前書込み処理時と消去処理時である。

そして、書込み処理、書込みベリファイ処理及び消去前書込み処理時は、ＰＭＯＳトランジスタ（ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄ，ＰＭＯＳトランジスタＱＰ１６ａ〜ＱＰ１６ｄ）のオン耐圧以上の電圧レベルに高電源電圧ＶＰが設定される。

また、読み出し動作及びテストモード動作時は、ＰＭＯＳトランジスタのオン耐圧以下で、低電源電圧ＶＤ以上の電圧レベルに高電源電圧ＶＰが設定される。

さらに、消去ベリファイ処理及び消去処理時は、低電源電圧ＶＤ以下の電圧レベルに高電源電圧ＶＰが設定される。

このようにフラッシュメモリのロウデコーダでは、複数の動作状態において選択したワード線ＷＬの電圧レベルをさまざまな電圧レベルに制御する必要がある。

図９は以下の動作説明で用いる電圧の定義を表形式で示した説明図である。同図に示すように、低電源電圧ＶＤは低電圧回路部６の動作電源として用いられる１．５Ｖ程度の電圧を意味する。ＧＮＤ電圧ＶＳは接地レベル（０Ｖ）の電圧を意味する。オン耐圧超高電圧ＶＨは上記ＰＭＯＳトランジスタのオン耐圧以上の電圧レベルを意味する。高レベル中間電圧ＶＭは、上記ＰＭＯＳトランジスタのオン耐圧以下で、かつ低電源電圧ＶＤ以上の電圧レベルを意味する。低レベル中間電圧ＶＬは低電源電圧ＶＤ以下で、かつＧＮＤ電圧ＶＳ以上の電圧レベルを意味する。負側高電圧ＶＮＨはＧＮＤ電圧ＶＳを下回る負の電圧レベル（−１０Ｖ程度）を意味する。図９で示した各電圧レベルは前述した電源切り替え回路９４によって供給される。

図１０は読み出し動作、書込み動作及び消去動作における、各種電源電圧及び制御信号の設定内容を表形式で示す説明図である。

同図に示すように、高電源電圧ＶＰは、選択状態（選択ブロック）及び非選択状態（非選択ブロック）に関係なく、読み出し時は高レベル中間電圧ＶＭ、書込み動作（書込み処理、書込みベリファイ処理）時及び消去前書込み処理時はオン耐圧超高電圧ＶＨ、消去処理及び消去ベリファイ処理時は低レベル中間電圧ＶＬにそれぞれ設定される。

一方、高電源電圧ＶＰ１は、選択状態の場合、読み出し動作時は高レベル中間電圧ＶＭ、書込み動作時及び消去前書込み処理時はオン耐圧超高電圧ＶＨ、消去処理時はＧＮＤ電圧ＶＳ、消去ベリファイ処理時が低レベル中間電圧ＶＬにそれぞれ設定される。また、高電源電圧ＶＰ１は、非選択状態の場合、読み出し時は高レベル中間電圧ＶＭ、それ以外の時はＧＮＤ電圧ＶＳにそれぞれ設定される。

また、負荷電流制御信号ＳＬ１は、選択状態及び非選択状態に関係なく、消去処理時及び消去ベリファイ処理時はＧＮＤ電圧ＶＳ、それ以外の時は低電源電圧ＶＤにそれぞれ設定される。

負荷電流制御信号ＳＬ２ｅ（ＳＬ２ａｅ，ＳＬ２ｂｅ）は、選択状態の場合、読み出し動作時は低電源電圧ＶＤ、書込み動作時は高レベル中間電圧ＶＭ、消去前書き込み時はオン耐圧超高電圧ＶＨ、消去処理時は低レベル中間電圧ＶＬ、消去ベリファイ処理時はＧＮＤ電圧ＶＳに設定される。

負荷電流制御信号ＳＬ２ｅは、非選択状態の場合、読み出し動作時は低電源電圧ＶＤ、書込み動作時は高レベル中間電圧ＶＭ、消去動作時はＧＮＤ電圧ＶＳに設定される。

負荷電流制御信号ＳＬ２ｏ（ＳＬ２ａｏ，ＳＬ２ｂｏ）も、負荷電流制御信号ＳＬ２ｅと同内容で設定される。

負荷電制御信号ＳＬ３（ＳＬ３ａ，ＳＬ３ｂ）は、選択状態の場合、読み出し動作時は高レベル中間電圧ＶＭ、書込み動作理時及び消去前書込み処理時はオン耐圧超高電圧ＶＨ、消去処理及び消去ベリファイ時は低レベル中間電圧ＶＬにそれぞれ設定される。

負荷電制御信号ＳＬ３は、非選択状態の場合、読み出し動作開始当初の所定期間のみＧＮＤ電圧ＶＳパルスを発生し、その後高レベル中間電圧ＶＭで安定する。書込み動作時及び消去前書込み処理時はオン耐圧超高電圧ＶＨ、消去処理及び消去ベリファイ時は低レベル中間電圧ＶＬにそれぞれ設定される。

負側電源電圧ＶＮは、選択状態の場合、消去処理時にのみ−１０Ｖ程度の負側高電圧ＶＮＨに設定され、それ以外の時はＧＮＤ電圧ＶＳに設定される。

負側電源電圧ＶＮは、非選択状態の場合、全ての動作時においてＧＮＤ電圧ＶＳに設定される。

以下、図５〜図１０を参照して、第１の応用例の動作を読み出し動作、書込み動作（書込み処理、書込みベリファイ処理）及び消去動作（消去前書込み処理、消去処理、消去ベリファイ処理）に分けて説明する。

（読み出し動作）
まず、ワード線ＷＬ０を選択した読み出し動作について説明する。この場合、プリデコード信号ＰＤ１１ａ、プリデコード信号ＰＤ１２〜ＰＤ１４が全て“Ｈ”（低電源電圧ＶＤ）となり、ノードＮ１０ａの電位がＧＮＤ電圧ＶＳに設定される。この際、高電源電圧ＶＰ，ＶＰ１は共に高レベル中間電圧ＶＭであるため、ワード線ＷＬ０が高レベル中間電圧ＶＭで駆動される。

また、負荷電流制御信号ＳＬ１及び負荷電流制御信号ＳＬ２ｅ（ＳＬ２ａｅ，ＳＬ２ｂｅ）が低電源電圧ＶＤに設定されているため、ＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａの駆動能力を下げ負荷電流を小さく抑えている。このため、ワード線ＷＬ０の選択時に、ＮＡＮＤゲートＧ１１のＧＮＤ電圧ＶＳ（を規定する接地レベル）にかけて流れる貫通電流を抑えることで低消費電力化を実現することができる。その結果、負荷電流を引き抜くためのＮＭＯＳサイズ(ＮＡＮＤゲートＧ１１，ＮＭＯＳトランジスタＱＮ１１ａ)を必要最小限とすることが可能であり、レイアウト面積を削減することも可能となる。

その後、プリデコード信号ＰＤ１１ａがＧＮＤ電圧ＶＳとなり、ワード線ＷＬ０が非選択に遷移する場合、ＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａによる負荷電流を小さくしたことによりノードＮ１０ａがＧＮＤ電圧ＶＳから高レベル中間電圧ＶＭに立ち上がる遷移が遅れる。

しかし、選択期間中は高レベル中間電圧ＶＭに設定されていた負荷電流制御信号ＳＬ３が、非選択期間の当初の所定期間にＧＮＤ電圧ＶＳのパルスを発生する。その結果、非選択期間の当初の所定期間において、ＰＭＯＳトランジスタＱＰ１７ａがオン状態となることにより、負荷電流生成部１４ａによるノードＮ１０ａに供給する負荷電流を一時的に大きくし所望の遷移時間に、ノードＮ１０ａを高レベル中間電圧ＶＭに設定することができる。このように、第１の応用例は、選択状態から非選択状態への切り替えを速やかに行うことにより、高速な読み出し動作を可能とする効果を奏する。

（書込み動作（書込み処理、書込みベリファイ処理））
次に、ワード線ＷＬ０を選択した書込み動作（書込み処理，書込みベリファイ処理）について説明する。すなわち、ワード線ＷＬ０により選択されるメモリアレイ９９ａ内のメモリセルに書込み処理（書込みベリファイ処理）を行う場合を説明する。

この場合、プリデコード信号ＰＤ１１ａ、プリデコード信号ＰＤ１２〜ＰＤ１４が全て“Ｈ”（低電源電圧ＶＤ）となり、ノードＮ１０ａの電位がＧＮＤ電圧ＶＳに設定される。この際、高電源電圧ＶＰ，ＶＰ１は共にオン耐圧超高電圧ＶＨであるため、ワード線ＷＬ０がオン耐圧超高電圧ＶＨで駆動される。

この際、中間ノードＭ２３ａの電位は、オン耐圧超高電圧ＶＨとノードＮ１０ａの電位の中間電位となるため、ＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ｄそれぞれのソース・ドレイン間電圧Ｖｄｓをオン耐圧電圧以下に抑えることがでれば、第１の応用例のデコーダ回路の信頼性劣化を招くことはない。

また、書込み処理時は、負荷電流制御信号ＳＬ３（ＳＬ３ａ，ＳＬ３ｂ）はオン耐圧超高電圧ＶＨに設定されているため、ＰＭＯＳトランジスタＱＰ１７ａは常時オフする。したがって、ＰＭＯＳトランジスタＱＰ１７ａのオン耐圧の問題を技術的に回避することができる。

したがって、書込み処理はワード線ＷＬ０の選択状態では、オン状態のＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａからの負荷電流によってノードＮ１０ａはオン耐圧超高電圧ＶＨに充電される。その結果、インバータＧ１２ａのＮＭＯＳトランジスタＱＮ２２ａがオンしワード線ＷＬ０がＧＮＤ電圧ＶＳで駆動される。

この際、ＰＭＯＳトランジスタＱＰ１７ａを常時オフさせているため、読み出し動作のように、選択状態から非選択状態への切り替えを速やかに行うことはできない。

しかし、一般にデコーダの動作周波数は読み出し動作より、書込み動作や消去動作の方が低速であるため、書込み処理時に選択状態から非選択状態への切り替えを速やかに行う必要性はさほどない。

また、書込み処理時において、負荷電流制御信号ＳＬ１は低電源電圧ＶＤに、負荷電流制御信号ＳＬ２ｅは高レベル中間電圧ＶＭに、負荷電流制御信号ＳＬ３はオン耐圧超高電圧ＶＨに設定される。

書込み処理時は、高電源電圧ＶＰがオン耐圧超高電圧ＶＨに設定されるため、ＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａの駆動能力が大きくなるが、負荷電流制御信号ＳＬ２ｅを高レベル中間電圧ＶＭに設定することにより、ＰＭＯＳトランジスタＱＰ１５ａ及び１６ａによる駆動能力を下げ負荷電流を小さく抑えることを可能としている。

ワード線ＷＬ０を選択している間に、負荷電流生成部１４ａからＮＡＮＤゲートＧ１１のＧＮＤ電圧ＶＳに流れる貫通電流を抑えることによる低消費電力化を実現するとともに、負荷電流を引き抜くためのＮＭＯＳサイズ(ＮＡＮＤゲートＧ１１及びＮＭＯＳトランジスタＱＮ１１ａ)を必要最小限とすることが可能であり、レイアウト面積を削減することも可能となる。

（消去動作：消去前書込み処理）
消去前書込み処理は消去ブロック単位で実施するため、着目するワード線ＷＬ０を含む選択ブロックのワード線は全て選択される。ここで、ワード線ＷＬ０〜ＷＬ３が同一選択ブロックに該当するとする。

この場合、プリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄ、プリデコード信号ＰＤ１２〜ＰＤ１４が全て“Ｈ”（低電源電圧ＶＤ）となり、ノードＮ１０ａ〜Ｎ１０ｄの電位がＧＮＤ電圧ＶＳに設定される。この際、高電源電圧ＶＰ，ＶＰ１は共にオン耐圧超高電圧ＶＨであるため、ワード線ＷＬ０〜ＷＬ３がオン耐圧超高電圧ＶＨで駆動される。

このとき、負荷電流制御信号ＳＬ１は低電源電圧ＶＤ、負荷電流制御信号ＳＬ２ｅ、負荷電流制御信号ＳＬ２ｏ及び負荷電流制御信号ＳＬ３はオン耐圧超高電圧ＶＨに設定される。

したがって、ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄ及びＰＭＯＳトランジスタＱＰ１７ａ〜ＱＰ１７ｄがオフ状態となるため、負荷電流生成部１４ａ〜１４ｄによるノードＮ１０ａ〜Ｎ１０ｄへの負荷電流供給は止められる。すなわち、ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄが例外的にオフ状態とされる。

したがって、ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄ及びＮＡＮＤゲートＧ１１は、ノードＮ１０ａ〜Ｎ１０ｄに蓄積された電荷を引き抜くだけで良く、選択状態でのオン耐圧超高電圧ＶＨ〜ＧＮＤ電圧ＶＳ間の貫通電流も発生しないため低消費電力化を実現することができる。

一方、ワード線ＷＬ０〜ＷＬ３が非選択ブロックに該当する場合、負荷電流制御信号ＳＬ１が低電源電圧ＶＤ、負荷電流制御信号ＳＬ２ｅ、負荷電流制御信号ＳＬ２ｏがＧＮＤ電圧ＶＳ、負荷電流制御信号ＳＬ３がオン耐圧超高電圧ＶＨに設定される。

したがって、非選択状態時は、ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄ及びＰＭＯＳトランジスタＱＰ１６ａ〜ＱＰ１６ｄをオン状態にして、ノードＮ１０ａ〜Ｎ１０ｄをオン耐圧超高電圧ＶＨに充電することができる。

（消去動作：消去処理）
消去処理は消去ブロック単位で実施するため、着目するワード線ＷＬ０を含む選択ブロックのワード線は全て選択される。ここで、ワード線ＷＬ０〜ＷＬ３が同一選択ブロックに該当するとする。

この場合、プリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄ、プリデコード信号ＰＤ１２〜ＰＤ１４が全て“Ｈ”（低電源電圧ＶＤ）となり、ノードＮ１０ａ〜Ｎ１０ｄの電位がＧＮＤ電圧ＶＳに設定される。この際、高電源電圧ＶＰは低レベル中間電圧ＶＬ、高電源電圧ＶＰ１はＧＮＤ電圧ＶＳに設定され、負側電源電圧ＶＮが負側高電圧ＶＮＨに設定される。

このとき、負荷電流制御信号ＳＬ１はＧＮＤ電圧ＶＳ、負荷電流制御信号ＳＬ２ｅ、負荷電流制御信号ＳＬ２ｏ及び負荷電流制御信号ＳＬ３は低レベル中間電圧ＶＬに設定される。

したがって、選択状態時は、ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄ、ＰＭＯＳトランジスタＱＰ１６ａ〜ＱＰ１６ｄ及びＰＭＯＳトランジスタＱＰ１７ａ〜ＱＰ１７ｄはオフ状態となり、負荷電流生成部１４ａ〜１４ｄからノードＮ１０ａ〜Ｎ１０ｄへの負荷電流供給は留められる。すなわち、ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄ及びＰＭＯＳトランジスタＱＰ１６ａ〜ＱＰ１６ｄは例外的にオフ状態とされる。

したがって、ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄ及びＮＡＮＤゲートＧ１１は、ノードＮ１０ａ〜Ｎ１０ｄに蓄積された電荷を引き抜くだけで良く、選択状態でのオン耐圧超高電圧ＶＨ〜ＧＮＤ電圧ＶＳ間の貫通電流も発生しないため低消費電力化を実現することができる。

その結果、インバータＧ１２ａのＮＭＯＳトランジスタＱＮ２２ａがオンしワード線ＷＬ０が負側高電圧ＶＮＨで駆動される。なお、選択されたワード線ＷＬ０に接続されるメモリトランジスタ（図示せず）のソース，ウェル領域は正の高電圧が印加される。

一方、ワード線ＷＬ０〜ＷＬ３が非選択ブロックに該当する場合、負荷電流制御信号ＳＬ１、負荷電流制御信号ＳＬ２ｅ、及び負荷電流制御信号ＳＬ２ｏがＧＮＤ電圧ＶＳに、荷電流制御信号ＳＬ３が低レベル中間電圧ＶＬに設定される。また、高電源電圧ＶＰは低レベル中間電圧ＶＬ、高電源電圧ＶＰ１はＧＮＤ電圧ＶＳに設定され、負側電源電圧ＶＮがＧＮＤ電圧ＶＳに設定される。

したがって、非選択状態時は、ＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１５ｄ及びＰＭＯＳトランジスタＱＰ１６ａ〜ＱＰ１６ｄをオン状態にして、ノードＮ１０ａ〜Ｎ１０ｄを低レベル中間電圧ＶＬに充電することができる。

その結果、インバータＧ１２ａのＮＭＯＳトランジスタＱＮ２２ａがオンしワード線ＷＬ０がＧＮＤ電圧ＶＳで駆動される。なお、非選択のワード線ＷＬ０に接続されるメモリトランジスタ（図示せず）のソース，ウェル領域はＧＮＤ電圧ＶＳが印加される。

（消去動作：消去ベリファイ処理）
ワード線ＷＬ０を選択した消去ベリファイ処理について説明する。すなわち、ワード線ＷＬ０により選択されるメモリアレイ９９ａ内のメモリセルに消去ベリファイ処理を行う場合を説明する。

この場合、プリデコード信号ＰＤ１１ａ、プリデコード信号ＰＤ１２〜ＰＤ１４が全て“Ｈ”（低電源電圧ＶＤ）となり、ノードＮ１０ａの電位がＧＮＤ電圧ＶＳに設定される。この際、高電源電圧ＶＰ，ＶＰ１は共に低レベル中間電圧ＶＬであるため、ワード線ＷＬ０が低レベル中間電圧ＶＬで駆動される。

このとき、負荷電流制御信号ＳＬ１は及び負荷電流制御信号ＳＬ２ｅはＧＮＤ電圧ＶＳに設定され、負荷電流制御信号ＳＬ３は低レベル中間電圧ＶＬに設定される。

一方、ワード線ＷＬ０が非選択の場合、高電源電圧ＶＰは低レベル中間電圧ＶＬ、高電源電圧ＶＰ１はＧＮＤ電圧ＶＳに設定され、負側電源電圧ＶＮがＧＮＤ電圧ＶＳに設定される。

したがって、高電源電圧ＶＰが低レベル中間電圧ＶＬであっても、ＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａがオンし、負荷電流生成部１４ａからノードＮ１０ａに十分な負荷電流を供給することが可能となる。その結果、ＮＭＯＳトランジスタＱＮ２２ａがオンし、ワード線ＷＬ０はＧＮＤ電圧ＶＳで駆動される。

（まとめ）
以上のように、第１の応用例は、実施の形態３のデコーダ回路を用いて、フラッシュメモリの各動作に対し最適化した負荷電流制御を実施することで、負荷電流生成部を構成するＰＭＯＳトランジスタのオン耐圧に対し十分な信頼性を確保してデコーダの安定動作を実現するとともに、低消費電力化を実現できる。特に、第１の応用例は、読み出し動作の高速処理と、書込み処理時における信頼性の高いデコード動作が可能となる効果を奏する。

＜レイアウト構成＞
図１１は第１の応用例における図６で示した回路部分を具体的に実現するためのレイアウト構成を模式的に示した説明図である。同図に示すように、低電圧部形成領域Ａ１、引き抜き用ＮＭＯＳ形成領域Ａ２、負荷電流生成部形成領域Ａ３及びワード線駆動インバータ形成領域Ａ４がそれぞれ設けられ、ワード線駆動インバータ形成領域Ａ４はＰＭＯＳ形成領域ＰＭ１、ＮＭＯＳ形成領域ＮＭ１及びＰＭＯＳ形成領域ＰＭ１から構成される。

引き抜き用ＮＭＯＳ形成領域Ａ２及び負荷電流生成部形成領域Ａ３は、図中横方向をゲート長方向Ｌ、図中縦方向をゲート幅方向ＷとしたＭＯＳトランジスタを設けている。一方、ワード線駆動インバータ形成領域Ａ４では図中横方向をゲート幅方向Ｗ、図中縦方向をゲート長方向ＬとしたＭＯＳトランジスタを設けている。そして、ワード線駆動インバータ形成領域Ａ４はワード線ＷＬと直接接続される部分であるため、ワード線ピッチ（ワード線によって規定される配線領域）によってそのレイアウト構成に制限を受ける。

図１２は図１１で示したワード線駆動インバータ形成領域Ａ４において、４本のワード線ＷＬ０〜ＷＬ３に対応する実際のレイアウト構成を示す平面図である。同図(a) はワード線駆動インバータ形成領域Ａ４のレイアウト構成を示し、同図(b) はその等価回路図となるインバータＧ１２（Ｇ１２ａ〜Ｇ１２ｄ）を示している。

ＰＭＯＳ形成領域ＰＭ１にはＰ型の活性領域５１，５２が設けられ、ＮＭＯＳ形成領域ＮＭ１にはＮ型の活性領域５３〜５６が設けられ、ＰＭＯＳ形成領域ＰＭ２にはＰ型の活性領域５７，５８が設けられる。そして、拡活性領域５１〜５８上にはそれぞれゲート配線ＬＧ（ゲート電極を兼ねる）が設けられる。

したがって、ＰＭＯＳ形成領域ＰＭ１において、ゲート配線ＬＧ及び活性領域５１によりＰＭＯＳトランジスタＱＰ２２ａが構成され、ゲート配線ＬＧ及び活性領域５２によりＰＭＯＳトランジスタＱＰ２２ｃが構成される。

同様にして、ＰＭＯＳ形成領域ＰＭ２において、ゲート配線ＬＧ及び活性領域５７によりＰＭＯＳトランジスタＱＰ２２ｄが構成され、ゲート配線ＬＧ及び活性領域５８によりＰＭＯＳトランジスタＱＰ２２ｂが構成される。

また、ＮＭＯＳ形成領域ＮＭ１において、ゲート配線ＬＧ及び活性領域５３によりＮＭＯＳトランジスタＱＮ２２ｃが構成され、ゲート配線ＬＧ及び活性領域５４によりＮＭＯＳトランジスタＱＮ２２ａが構成される。さらに、ゲート配線ＬＧ及び活性領域５５によりＮＭＯＳトランジスタＱＮ２２ｂが構成され、ゲート配線ＬＧ及び活性領域５６によりＮＭＯＳトランジスタＱＮ２２ｄが構成される。

ノードＮ１０ａ（第１配線ＬＹ１）は、活性領域５１上のゲート配線ＬＧ及び活性領域５４上のゲート配線ＬＧそれぞれとコンタクトホールＣＨＧ１を介して接続される。すなわち、ノードＮ１０ａはＰＭＯＳトランジスタＱＰ２２ａ及びＮＭＯＳトランジスタＱＮ２２ａのゲート電極に電気的に接続される。

ノードＮ１０ｂ（第２配線ＬＹ２）は、スルーホールＴＨ１２及び第１配線ＬＹ１を中継して、活性領域５５上のゲート配線ＬＧ及び活性領域５８上のゲート配線ＬＧそれぞれとコンタクトホールＣＨＧ１を介して接続される。すなわち、ノードＮ１０ｂはＰＭＯＳトランジスタＱＰ２２ｂ及びＮＭＯＳトランジスタＱＮ２２ｂのゲート電極に電気的に接続される。

ノードＮ１０ｃ（第１配線ＬＹ１）は、活性領域５２上のゲート配線ＬＧ及び活性領域５３上のゲート配線ＬＧそれぞれとコンタクトホールＣＨＧ１を介して接続される。すなわち、ノードＮ１０ｃはＰＭＯＳトランジスタＱＰ２２ｃ及びＮＭＯＳトランジスタＱＮ２２ｃのゲート電極に電気的に接続される。

ノードＮ１０ｄ（第２配線ＬＹ２）は、スルーホールＴＨ１２及び第１配線ＬＹ１を中継して、活性領域５５上のゲート配線ＬＧ及び活性領域５８上のゲート配線ＬＧとコンタクトホールＣＨＧ１を介して接続される。すなわち、ノードＮ１０ｄはＰＭＯＳトランジスタＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ｄのゲート電極に電気的に接続される。

ワード線ＷＬ０（第２配線ＬＹ２）は活性領域５４及び活性領域５１それぞれとコンタクトホールＣＨ２を介して接続される。すなわち、ワード線ＷＬ０はＰＭＯＳトランジスタＱＰ２２ａ及びＮＭＯＳトランジスタＱＮ２２ａのドレインと電気的に接続される。

ワード線ＷＬ１（第２配線ＬＹ２）は活性領域５８及び活性領域５５それぞれとコンタクトホールＣＨ２を介して接続される。すなわち、ワード線ＷＬ１はＰＭＯＳトランジスタＱＰ２２ｂ及びＮＭＯＳトランジスタＱＮ２２ｂのドレインと電気的に接続される。

ワード線ＷＬ２（第２配線ＬＹ２）はスルーホールＴＨ１２及び第１配線ＬＹ１を中継し活性領域５３及び活性領域５２それぞれとコンタクトホールＣＨ１を介して接続される。すなわち、ワード線ＷＬ２はＰＭＯＳトランジスタＱＰ２２ｃ及びＮＭＯＳトランジスタＱＮ２２ｃのドレインと電気的に接続される。

ワード線ＷＬ３（第２配線ＬＹ２）はスルーホールＴＨ１２及び第１配線ＬＹ１を中継し活性領域５７及び活性領域５６それぞれとコンタクトホールＣＨ１を介して接続される。すなわち、ワード線ＷＬ３はＰＭＯＳトランジスタＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ｄのドレインと電気的に接続される。

高電源電圧線ＬＶＰ１（第２配線ＬＹ２）は活性領域５１及び活性領域５２それぞれとコンタクトホールＣＨ２を介して接続される。すなわち、高電源電圧線ＬＶＰ１はＰＭＯＳトランジスタＱＰ２２ａ及びＰＭＯＳトランジスタＱＰ２２ｃのソースに電気的に接続される。

高電源電圧ＬＶＰ２（第２配線ＬＹ２）は活性領域５７及び活性領域５８それぞれとコンタクトホールＣＨ２を介して接続される。すなわち、高電源電圧線ＬＶＰ２はＰＭＯＳトランジスタＱＰ２２ｂ及びＰＭＯＳトランジスタＱＰ２２ｄのソースに電気的に接続される。

負側電源線ＬＶＮ（第２配線ＬＹ２）は活性領域５３〜５６それぞれとコンタクトホールＣＨ２を介して接続される。すなわち、負側電源線ＬＶＮはＮＭＯＳトランジスタＱＮ２２ａ〜ＱＮ２２ｄのソースに電気的に接続される。

なお、実際には、高電源電圧線ＬＶＰ１，ＬＶＰ２及び負側電源線ＬＶＮには図示しない第３配線が設けられることにより、この第３配線を介して高電源電圧ＶＰ１、負側電源電圧ＶＮが供給される。

このように、インバータＧ１２ａ〜Ｇ１２ｄを構成するＰＭＯＳトランジスタＱＰ２２ａ〜ＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ａ〜ＱＮ２２ｄは、４本のワード線ＷＬ０〜ＷＬ３用の配線領域ＬＡ〜ＬＡ４（４ピッチ）に収まるようにレイアウト配置することができる。

すなわち、配線領域ＬＡ１，ＬＡ３をノードＮ１０ａ〜Ｎ１０ｄの配線領域として積極的に使用し、配線領域ＬＡ２及び配線領域ＬＡ１，ＬＡ３の空き領域をワード線ＷＬ０〜ＷＬ３の配線領域として使用している。そして、配線領域ＬＡ４を高電源電圧線ＬＶＰ１，ＬＶＰ２及び負側電源線ＬＶＮの配線領域として使用している。

図１３は図１２と対比される比較用インバータ回路のレイアウト構成を示す説明図である。同図(b) に示すように、ワード線ＷＬ０（〜ＷＬ３）をゲート電極に受けるハーフラッチとなるＰＭＯＳトランジスタＱＰ２５ａ（〜２５ｄ）をさらに設けている。ＰＭＯＳトランジスタＱＰ２５ａはソースに高電源電圧ＶＰを受け、ドレインがノードＮ１０ａ（〜Ｎ１０ｄ）に接続される。すなわち、図１３(b) で示す回路は図１９で示した第２の従来回路と同様な構成を呈している。

図１３(a) に示すように、ＰＭＯＳ形成領域ＰＭ１１にはＰ型の活性領域６１，６２が設けられ、ＮＭＯＳ形成領域ＮＭ１１にはＮ型の活性領域６３〜６６が設けられ、ＰＭＯＳ形成領域ＰＭ１２にはＰ型の活性領域６７，６８が設けられる。そして、拡活性領域６１〜６８上にはそれぞれゲート配線ＬＧ（ゲート電極を兼ねる）が設けられる。

さらに、ＰＭＯＳ形成領域ＰＭ１３には活性領域７１〜７４が設けられ、活性領域７１〜７４上それぞれにゲート配線ＬＧが設けられる。

したがって、ＰＭＯＳ形成領域ＰＭ１１において、ゲート配線ＬＧ及び活性領域６１によりＰＭＯＳトランジスタＱＰ２２ａが構成され、ゲート配線ＬＧ及び活性領域６２によりＰＭＯＳトランジスタＱＰ２２ｃが構成される。

同様にして、ＰＭＯＳ形成領域ＰＭ１２において、ゲート配線ＬＧ及び活性領域６７によりＰＭＯＳトランジスタＱＰ２２ｄが構成され、ゲート配線ＬＧ及び活性領域６８によりＰＭＯＳトランジスタＱＰ２２ｂが構成される。

また、ＮＭＯＳ形成領域ＮＭ１１において、ゲート配線ＬＧ及び活性領域６３によりＮＭＯＳトランジスタＱＮ２２ｃが構成され、ゲート配線ＬＧ及び活性領域６４によりＮＭＯＳトランジスタＱＮ２２ａが構成される。さらに、ゲート配線ＬＧ及び活性領域６５によりＮＭＯＳトランジスタＱＮ２２ｂが構成され、ゲート配線ＬＧ及び活性領域６６によりＮＭＯＳトランジスタＱＮ２２ｄが構成される。

さらに、ＰＭＯＳ形成領域ＰＭ１３において、ゲート配線ＬＧ及び活性領域７１によりＰＭＯＳトランジスタＱＰ２５ａが構成され、ゲート配線ＬＧ及び活性領域７２によりＰＭＯＳトランジスタＱＰ２５ｂが構成される。さらに。ゲート配線ＬＧ及び活性領域７３によりＰＭＯＳトランジスタＱＰ２５ｃが構成され、ゲート配線ＬＧ及び活性領域７４によりＰＭＯＳトランジスタＱＰ２５ｄが構成される。

ノードＮ１０ａ〜Ｎ１０ｄあるいはワード線ＷＬ０〜ＷＬ３と、ＰＭＯＳトランジスタＱＰ２２ａ〜ＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ａ〜ＱＮ２２ｄとの電気的に接続は図１２で示した第１の応用例とほぼ同様であるため説明を省略する。

比較用インバータ回路は、図１２で示したレイアウトに加え、さらにＭＰＭＯＳトランジスタＱＰ２５ａ〜ＱＰ２５ｄをワード線ＷＬ０〜ＷＬ３及びノードＮ１０ａ〜Ｎ１０ｄに接続する必要がある。このため、ワード線ＷＬ０〜ＷＬ３はそれぞれ分岐する必要がある。以下、この点を詳述する。

例えば、ワード線ＷＬ０はＰＭＯＳトランジスタＱＰ２２ａ及びＮＭＯＳトランジスタＱＮ２２ａのドレインとの接続用と、活性領域７１上のゲート配線ＬＧとのコンタクトホールＣＨＧ２を介した接続用に分岐して形成される。そして、前者が配線領域ＬＡ２及びＬＡ３に形成され、後者が配線領域ＬＡ１に形成される。

ワード線ＷＬ１はＰＭＯＳトランジスタＱＰ２２ｂ及びＮＭＯＳトランジスタＱＮ２２ｂとの接続用と、活性領域７２上のゲート配線ＬＧとのコンタクトホールＣＨＧ１を介した接続用に分岐して形成される。そして、前者が配線領域ＬＡ３に形成され、後者が配線領域ＬＡ１に形成される。

ワード線ＷＬ２はＰＭＯＳトランジスタＱＰ２２ｃ及びＮＭＯＳトランジスタＱＮ２２ｃのドレインとの接続用と、活性領域７１３のゲート配線ＬＧとのコンタクトホールＣＨＧ２を介した接続用に分岐して形成される。そして、前者が配線領域ＬＡ３及びＬＡ４に形成され、後者が配線領域ＬＡ５に形成される。

ワード線ＷＬ４はＰＭＯＳトランジスタＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ｄとの接続用と、活性領域７４上のゲート配線ＬＧとのコンタクトホールＣＨＧ１を介した接続用に分岐して形成される。そして、前者が配線領域ＬＡ３、ＬＡ４及びＬＡ６に形成され、後者が配線領域ＬＡ５に形成される。

このように、比較用インバータ回路の場合、ワード線ＷＬ０〜ＷＬ３をそれぞれ分岐形成する必要が生じるため、４本のワード線ＷＬ０〜ＷＬ３の形成部分を６本のワード線用の形成幅（６ピッチ）で形成することになり、レイアウトの縦方向のサイズを図１２のように抑えることができず、回路構成を増大させてしまう。

すなわち、配線領域ＬＡ２，ＬＡ４をノードＮ１０ａ〜Ｎ１０ｄの配線領域として積極的に使用し、主として配線領域ＬＡ３及び配線領域ＬＡ２，ＬＡ４の空き領域をワード線ＷＬのＰＭＯＳトランジスタＱＰ２２ａ〜ＱＰ２２ｄ及びＮＭＯＳトランジスタＱＮ２２ａ〜ＱＮ２２ｄとの接続用配線領域として使用している。

さらに、配線領域ＬＡ１，ＬＡ５をワード線ＷＬのＰＭＯＳトランジスタＱＰ２５ａ〜ＱＰ２５ｄとの接続用配線領域として使用している。そして、配線領域ＬＡ６を高電源電圧線ＬＶＰ１，ＬＶＰ２及び負側電源線ＬＶＮの配線領域として使用している。

一方、実施の形態３のデコーダ回路を第１の応用例ではレイアウトの縦方向サイズをワード線相当分（配線領域ＬＡ１〜ＬＡ４）に抑えることができるため、回路構成を増大させてしまうことはない。

このように、図１２と図１３との比較から明らかなように、実施の形態３のデコーダ回路を用いた第１の応用例は、ハーフラッチ回路（ＰＭＯＳトランジスタＱＰ２５ａ〜ＱＰ２５ｄ相当）を設ける必要がないため、ワード線のピッチ（配線領域）にあわせてレイアウトを形成することが可能となる効果を奏する。また、上記ハーフラッチ回路を設けることによる設計コストの増大を招くこともない。

＜第２の応用例＞
図１４は実施の形態３のデコーダ回路を用いた第２の応用例であるフラッシュメモリのロウデコーダ関連部分を示したブロック図である。すなわち、図１４は、アドレス信号ＳＡＤ及び制御信号ＳＣ９１等の入力信号からロウデコーダ８８及びメモリアレイ群９９までの回路構成を示している。

図１５は図１４の一部分（メモリアレイ９９ａのワード線ＷＬ０〜ＷＬ３対応部分）の詳細を示す回路図である。すなわち、図１５は、４本のワード線ＷＬ０〜ＷＬ３に対応する部分ワード線駆動回路１０１ａを示す回路図である。

このような図１４及び図１５で示す構成は、実施の形態３のデコーダ回路をフラッシュメモリのロウデコーダ最終段に採用した構成である。

図１４に示すように、ロウデコーダ８８として二つのメモリアレイブロック（メモリアレイ９９ａ，９９ｂ）を制御する構成を示している。メモリアレイ９９ａ，９９ｂに対応するデコーダは、図１０で示す部分ワード線駆動回路１０１ａ（１０１ｂ）をワード線ＷＬの本数に対応する個数配置して構成される。

以下、図５及び図６で示した第１の応用例と同様な部分は同一符号を付して説明を適宜省略する。

制御回路８１は制御信号ＳＣ９１に基づき、電源選択信号ＳＶ１、負荷電流制御信号ＳＬ１及びＳＬ２をロウデコーダ８８に出力する。

ロウデコーダ８８は、レベルシフタ８５ａ，９７ａ及びワード線駆動回路１００ａと、レベルシフタ８５ｂ，９７ｂ及びワード線駆動回路１００ｂから構成される。

レベルシフタ８５ａは、高電源電圧ＶＰ，ＶＰ１を受け、負荷電流制御信号ＳＬ２及びプリデコード信号ＳＰＤに基づき、高電源電圧ＶＰ（ＶＰ１）にレベルシフトした負荷電流制御信号ＳＬ２ａを出力する。

ワード線駆動回路１００ａは、高電源電圧ＶＰ，ＶＰ１等の種々の電圧を受け、負荷電流制御信号ＳＬ２ａ、負荷電流制御信号ＳＬ２ａ、負荷電流制御信号ＳＬ３ａ及びプリデコード信号ＳＰＤに基づき、メモリアレイ９９ａのワード線ＷＬ０〜ＷＬｎのうち、選択状態のワード線を駆動する。

なお、レベルシフタ８５ｂ及びワード線駆動回路１００ｂは、レベルシフタ８５ａ及びワード線駆動回路１００ａと等価な構成であるため、上述したレベルシフタ８５ａ及びワード線駆動回路１００ａと同様な動作を行う。

すなわち、レベルシフタ８５ｂ及び９７ｂによって、負荷電流制御信号ＳＬ２ｂ及び負荷電流制御信号ＳＬ３ｂが得られ、これらの信号に基づき、ワード線駆動回路１００ｂよりメモリアレイ９９ｂのワード線ＷＬ０〜ＷＬｎのうち、選択状態のワード線が駆動される。

図１５に示すように、ワード線ＷＬ０〜ＷＬ３に対応する部分ワード線駆動回路１０１ａは、高電圧回路部７及び低電圧回路部６から構成される。高電圧回路部７は高電圧回路部３と同様、高電圧動作を行い、低電圧回路部６は低電圧回路部５と同様、低電圧動作を行う。

低電圧回路部６は３入力のＮＡＮＤゲートＧ１１より構成され、プリデコード信号ＰＤ１２〜ＰＤ１４を入力し、その出力信号が高電圧回路部７に出力される。また、プリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄはそのまま高電圧回路部７に出力される。上述したプリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄ及びプリデコード信号ＰＤ１２〜ＰＤ１４が、図１４で示したプリデコード信号ＳＰＤの一部に相当する。

高電圧回路部７は、負荷電流生成部１４ａ〜１４ｄ、ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄ及びインバータＧ１２ａ〜Ｇ１２ｄから構成される。これら負荷電流生成部１４ａ〜１４ｄ、ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄ及びインバータＧ１２ａ〜Ｇ１２ｄは、ワード線ＷＬ０〜ＷＬ３に対応して設けられる。

以下、ワード線ＷＬ０に対応して設けられた負荷電流生成部１４ａ、ＮＭＯＳトランジスタＱＮ１１ａ及びインバータＧ１２ａを中心に説明する。

ＮＭＯＳトランジスタＱＮ１１ａ〜ＱＮ１１ｄは一方電極にＮＡＮＤゲートＧ１１の出力を共通に受け、他方電極がノードＮ１０ａ〜１０ｄに接続され、ゲート電極にプリデコード信号ＰＤ１１ａ〜ＰＤ１１ｄを受ける。

負荷電流生成部１４ａはＰＭＯＳトランジスタＱＰ１５ａ〜ＱＰ１７ａより構成される。ＰＭＯＳトランジスタＱＰ１６ａは一方電極に高電源電圧ＶＰを受け、ゲート電極に負荷電流制御信号ＳＬ２ａを受け、他方電極が中間ノードＭ２３ａとなる。

ＰＭＯＳトランジスタＱＰ１５ａは一方電極がＰＭＯＳトランジスタＱＰ１６ａの他方電極（中間ノードＭ２３ａ）に接続され、ゲート電極に負荷電流制御信号ＳＬ１を受け、他方電極がノードＮ１０ａ、すなわち、ＮＭＯＳトランジスタＱＮ１１ａの一方電極に接続される。

ＰＭＯＳトランジスタＱＰ１７ａは一方電極に高電源電圧ＶＰを受け、ゲート電極に負荷電流制御信号ＳＬ３ａを受け、他方電極がノードＮ１０ａに接続される。なお、負荷電流生成部１４ｂ〜１４ｄも負荷電流生成部１４ａと同様に構成される。

また、第２の応用例においても、ＮＡＮＤゲートＧ１１の出力が“Ｌ”（ＧＮＤ電圧ＶＳ）の時は、ＮＡＮＤゲートＧ１１及びＮＭＯＳトランジスタＱＮ１１ａの（“Ｌ”レベル）駆動力がＰＭＯＳトランジスタＱＰ１５ａ及びＱＰ１６ａの駆動力を上回り、ノードＮ１０ａはＧＮＤ電圧ＶＳに強制的に設定される第１の動作条件を満足するように設計されている。

ワード線ＷＬ１〜ＷＬ３に対応して設けられた負荷電流生成部１４ｂ〜１４ｄ、ＮＭＯＳトランジスタＱＮ１１ｂ〜ＱＮ１１ｄ及びインバータＧ１２ｂ〜Ｇ１２ｄも、ワード線ＷＬ０に対応して設けられた負荷電流生成部１４ａ、ＮＭＯＳトランジスタＱＮ１１ａ及びインバータＧ１２ａと同様に構成される。

図１６は読み出し動作、書込み動作及び消去動作における、各種電源電圧及び制御信号の設定内容を表形式で示す説明図である。

同図に示すように、負荷電流制御信号ＳＬ２（ＳＬ２ａ，ＳＬ２ｂ）は、選択状態の場合、読み出し動作時は低電源電圧ＶＤ、書込み動作時は高レベル中間電圧ＶＭ、消去前書き込み処理時はオン耐圧超高電圧ＶＨ、消去処理時は低レベル中間電圧ＶＬ、消去ベリファイ処理時はＧＮＤ電圧ＶＳにそれぞれ設定される。

負荷電流制御信号ＳＬ２は、非選択状態の場合、読み出し動作時は低電源電圧ＶＤ、書込み動作時は高レベル中間電圧ＶＭ、消去動作時はＧＮＤ電圧ＶＳにそれぞれ設定される。

なお、高電源電圧ＶＰ、高電源電圧ＶＰ１、負荷電流制御信号ＳＬ１、負荷電流制御信号ＳＬ２及び負側電源電圧ＶＮの設定内容は、図１０で示した第１の応用例の場合と同様である。

したがって、第２の応用例においても、読み出し動作、書込み動作（書込み処理、書込みベリファイ処理）及び消去動作（消去前書込み処理、消去処理、消去ベリファイ処理）は第１の応用例と実質同内容で行われる。

なお、第１及び第２の応用例として、実施の形態３のデコーダ回路を用いた構成を示したが、同様にして実施の形態１あるいは実施の形態２のデコーダ回路を用いて構成することも勿論可能である。実施の形態２のデコーダ回路を用いた場合、例えば、読み出し動作の高速処理が可能であり、実施の形態１のデコーダ回路を用いた場合、例えば、書込み処理時における信頼性の高いデコード動作が可能となる効果を奏する。

本発明は高電源電圧ＶＰ（ＶＰ１）の電圧レベルの制約を緩和し、負荷電流生成部のＰＭＯＳトランジスタのオン耐圧以上に高くすることが可能であるため、半導体記憶装置の中でも高電圧レベルをメモリセル制御に使用するフラッシュメモリなどのデコーダ回路として適用することが可能である。また、負荷電流を制御し低消費電力化を実施しながら、非選択遷移時間を低減することで動作速度を確保しており、低消費電力化と動作速度の確保の両立が求められる半導体記憶装置や、デコーダ回路のレイアウト縮小が求められるマイコン混載用メモリモジュールに適用が可能である。

この発明の実施の形態１であるデコーダ回路の一部構成を示す回路図である。 この発明の実施の形態２であるデコーダ回路の一部構成を示す回路図である。 実施の形態２のデコーダ回路の動作を示す波形図である。 実施の形態３であるデコーダ回路の一部構成を示す回路図である。 実施の形態３のデコーダ回路を用いた第１の応用例であるフラッシュメモリのロウデコーダ関連部分を示したブロック図である。 図５の一部分の詳細を示す回路図である。 フラッシュメモリにおける書込み動作及び消去動作を示すフローチャートとである。 図５及び図６で示したロウデコーダの動作状態とフラッシュメモリの主な動作状態を表形式で示す説明図である。 第１の応用例で用いる電圧の定義を表形式で示した説明図である。 第１の応用例における読み出し動作、書込み動作及び消去動作における、各種電源電圧及び制御信号の設定内容を表形式で示す説明図である。 第１の応用例の回路を実現するためのレイアウト構成を模式的に示した説明図である。 図１１で示したワード線駆動インバータ形成領域において、４本のワード線に対応する実際のレイアウト構成等を示す説明図である。 図１２との比較用のレイアウト構成を示す説明図である。 実施の形態３のデコーダ回路を用いた第２の応用例であるフラッシュメモリのロウデコーダ関連部分を示したブロック図である。 図１４の一部分の詳細を示す回路図である。 第２の応用例における読み出し動作、書込み動作及び消去動作における、各種電源電圧及び制御信号の設定内容を表形式で示す説明図である。 第１の従来回路であるデコーダ回路の一部構成を示す回路図である。 第１の従来回路の動作を示す波形図である。 第２の従来回路であるデコーダ回路の一部構成を示す回路図である。 第２の従来回路の動作を示す波形図である。

符号の説明

１〜４，７ 高電圧回路部、５，６ 低電圧回路部、１１〜１３，１４ａ〜１４ｄ 負荷電流発生部、８８，９８ ロウデコーダ、１００ａ，１００ｂ ワード線駆動回路、Ａ４ ワード線駆動インバータ形成領域。

Claims (4)

1. 出力信号によって制御対象物の選択／非選択を規定するデコーダ回路であって、
   電位設定ノードに高電圧を付与する高電圧付与部と、
   入力信号に基づき選択状態の有無を判定し、選択状態時に、前記電位設定ノードを前記高電圧より低い低電圧に強制的に設定する低電圧設定部と、
   前記電位設定ノードより得られる電圧に基づき、前記高電圧及び前記低電圧を含む電圧レベルの前記出力信号を出力する出力信号駆動部とをさらに備え、
   前記高電圧付与部は、直列接続された第１及び第２のスイッチング素子を介して前記高電圧を付与することを特徴とする、
   デコーダ回路。
2. 出力信号によって制御対象物の選択／非選択を規定するデコーダ回路であって、
   電位設定ノードに高電圧を付与する高電圧付与部と、
   入力信号に基づき選択状態の有無を判定し、選択状態時に、前記電位設定ノードの電圧を前記高電圧より低い低電圧に強制的に設定する低電圧設定部と、
   前記電位設定ノードより得られる電圧に基づき、前記高電圧及び前記低電圧を含む電圧レベルの前記出力信号を出力する出力信号駆動部とをさらに備え、
   前記高電圧付与部は、
   常時オン状態に設定されて前記電位設定ノードに前記高電圧を付与する第１のスイッチング素子と、
   前記第１のスイッチング素子と独立して設けられ、非選択状態の開始当初の所定期間にオン状態に設定されて前記電位設定ノードに前記高電圧を付与する第２のスイッチング素子とを含む、
   デコーダ回路。
3. 請求項１記載のデコーダ回路であって、
   前記高電圧付与部は、
   前記第１及び第２のスイッチング素子とは独立して設けられ、非選択状態の開始当初の所定期間にオン状態に設定され、前記電位設定ノードに前記高電圧を付与する第３のスイッチング素子をさらに備える、
   デコーダ回路。
4. 請求項１あるいは請求項３記載のデコーダ回路であって、
   前記高電圧は前記第１及び第２のスイッチング素子のオン耐圧以上のオン耐圧超高電圧を含む、
   デコーダ回路。

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