CN112102870A - 半导体装置及编程方法 - Google Patents

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Abstract

本发明提供一种能够削减编程动作时的峰值电流的半导体装置及编程方法。本发明的闪存的编程方法包括如下步骤：在时刻t0～t1期间，利用弱驱动的虚拟电压对选择位线及非选位线进行充电，在时刻t1～t2期间，利用强驱动的虚拟电压进行充电，当在时刻t2将连接于选择存储单元的选择位线向GND电平开始放电时，至少在时刻t2～t3期间，至少将非选位线切换为使用弱驱动的虚拟电压进行充电，然后，对选择字线施加编程电压。

Description

半导体装置及编程方法
技术领域
本发明涉及一种闪速存储器等半导体存储装置，尤其涉及半导体装置及编程方法。
背景技术
在与非(NAND)型闪存的读出动作中，交替地读出包含偶数位线的页面或包含奇数位线的页面。在正进行偶数页面的读出的期间，将奇数页面从读出放大器中切离并供给屏蔽电位，在正进行奇数页面的读出的期间，将偶数页面从读出放大器中切离并供给屏蔽电位，由此降低由邻接的位线间的电容耦合所产生的噪声(例如，日本专利特开平11-176177号公报)。
发明内容
在NAND型闪存中，读出动作或编程动作以页面为单位进行，但当因页面数量的增加，位线的配线成为窄间距时，无法忽视邻接的位线间的电容耦合的影响。因此，将一个页面分为包含偶数位线的偶数页面及包含奇数位线的奇数页面的1/2页面，使偶数页面与奇数页面的动作在时间上不同，由此在外观上，使位线间的配线间距为2倍，抑制由位线间的电容耦合产生的影响。
图1是表示选择偶数位线或奇数位线的位线选择电路的图。图中例示了由一个偶数位线与一个奇数位线共有的页面缓冲器/读出电路10以及与其连接的位线选择电路。
位线选择电路包含：用于选择偶数位线GBLe的晶体管BLSe、用于选择奇数位线GBLo的晶体管BLSo、用于将虚拟电压VIRPWR连接于偶数位线GBLe的晶体管YBLe、用于将虚拟电压VIRPWR连接于奇数位线GBLo的晶体管YBLo。另外，在偶数位线GBLe与源极线SL之间连接有NAND串，在奇数位线GBLo与源极线SL之间连接有NAND串。
图2表示偶数位线GBLe被选择，奇数位线GBLo未被选择时的情况。偶数位线GBLe及奇数位线GBLo以跨越多个块的方式从页面缓冲器/读出电路10配线，并且这些配线间距微小。因此，邻接的偶数位线GBLe与奇数位线GBLo之间的电容变大。
在NAND闪存中主要有三个动作(读出、编程、擦除)，当进行这些动作时，会产生峰值电流。例如，为了生成高电压，设立电荷泵，或者当对位线施加电压时，会消耗较大的电流，从而产生峰值电流。
图3表示在编程动作时向位线施加电压的方法。参照图1及图3，在时刻t0～t1的期间，从虚拟电压VIRPWR及源极线SL同时对选择位线及非选位线进行充电。此时，位线选择电路的晶体管YBLe及YBLo导通，从虚拟电压VIRPWR对选择位线及非选位线供给电压，并且，也从源极线SL供给电压。
图4表示虚拟电压的驱动电路VIRPWR_DRV。驱动电路VIRPWR_DRV使用从外部供给的外部电源电压EXVDD(例如3.3V)及内部电源电压INTVDD(例如1.8V)生成虚拟电压VIRPWR，以提供至位线选择电路对位线进行充电。驱动电路VIRPWR_DRV包括反相器IN1～IN3、上拉晶体管P1～P2及下拉晶体管N1。上拉晶体管P1连接于外部电源电压EXVDD与输出节点Q之间，上拉晶体管P2连接于内部电源电压INTVDD与输出节点Q之间，下拉晶体管N1连接于输出节点Q与接地端之间，在输出节点Q与输出端之间连接有高耐压的晶体管HVNE。
此处，将上拉晶体管P2的驱动能力构成得比上拉晶体管P1的强驱动。例如，可将上拉晶体管P2的宽度/长度(Width/Length，W/L)比构成得比上拉晶体管P1的W/L比大，因此上拉晶体管P2导通时流动的漏极电流大于上拉晶体管P1导通时流动的漏极电流。
参照图3及图4，在时刻t0～t1的期间，利用未图标的驱动控制电路使上拉晶体管P1及晶体管HVNE导通，使上拉晶体管P2及下拉晶体管N1关断。外部电源电压EXVDD通过弱驱动的上拉晶体管P1被提供至输出端作为虚拟电压VIRPWR，故此时虚拟电压VIRPWR为弱驱动。位线选择电路接着藉由弱驱动的虚拟电压VIRPWR对选择位线及非选位线充电，由于位线的电容大，对其充电需消耗大的电流，因此会产生峰值电流。为了降低峰值电流，可通过限制上拉晶体管P1的驱动电流来降低峰值电流(Imax_H至Imax_L)。图中，Imax_H是不限制上拉晶体管P1的驱动电流时的例子。
接着在时刻t1，切换驱动电路VIRPWR_DRV的驱动能力。使上拉晶体管P1关断，使上拉晶体管P2导通，内部电源电压INTVDD通过强驱动的上拉晶体管P2被提供至输出端作为虚拟电压VIRPWR，位线选择电路在时刻t1～t2的期间以强驱动的虚拟电压VIRPWR对选择位线及非选位线进行充电。此处须注意的是，由于对位线进行充电的目标电压是内部电源电压INTVDD电平(1.8V)，为避免外部电源电压EXVDD充电时超过目标电压，因此切换驱动能力的时刻t1须设定在利用外部电源电压EXVDD充电的位线的电压达到内部电源电压INTVDD之前。
在时刻t2～t3的期间，将连接于要编程的选择存储单元的选择位线放电至GND电平。另外，将连接于禁止编程的非选存储单元的选择位线，保持在充电的电压。在页面缓冲器/读出电路10的内部设置有锁存电路，所述锁存电路保持在编程动作时从外部输入的数据，且根据锁存电路所保持的数据“0”、“1”的状态，页面缓冲器/读出电路的输出节点BLS在时刻t2之前成为GND电平或内部电源电压INTVDD电平。在时刻t2～t3的期间，晶体管BLSe导通，晶体管YBLe关断，由此连接于选择存储单元的选择位线GBLe经由页面缓冲器/读出电路10被放电至GND电平，连接于非选存储单元的选择位线GBLe保持由页面缓冲器/读出电路10充电的电压。另一方面，非选位线直接连接虚拟电压VIRPWR保持充电的电压。另外，由于NAND串内的未图示的源极线侧选择晶体管关断，因此源极线SL不会对NAND串内的存储单元/选择位线GBLe/非选位线GBLo产生影响。例如图2中，存储单元MC1是应编程的选择存储单元，当存储单元MC2是禁止编程的选择存储单元时，连接于存储单元MC1的选择位线GBLe被放电至GND电平，连接于存储单元MC2的选择位线GBLe及非选位线GBLo的充电电压保持原样。
当连接于存储单元MC1的选择位线GBLe被放电至GND电平时，邻接的非选位线GBLo通过电容耦合Cp同时电压下降(图3的箭头Vdp)。接着，非选位线GBLo由虚拟电压VIRPWR(此时由强驱动的内部电源电压INTVDD提供)再充电而恢复。然而当电容耦合比大时，非选位线GBLo的电压下降大，因此峰值电流Ip也变大。当峰值电流Ip变大时，会导致内部电源电压INTVDD的电压下降过大，而由于内部电源电压INTVDD被同时用于逻辑等其他内部电路，使得其他内部电路的动作变得不稳定。另外，由于内部电源电压INTVDD是经由外部电源电压EXVDD而生成，因此当峰值电流Ip变大时，也可能会造成外部电源电压EXVDD的电压下降，进一步导致其他的内部电源电压及内部电路的动作会变得不稳定。
本发明的目的在于解决这种现有问题，提供一种能够降低编程动作时的峰值电流的编程方法以及半导体装置。
本发明的NAND型闪存的编程方法包括：第一步骤，在利用弱驱动的虚拟电压对选择位线及非选位线进行充电后，利用强驱动的虚拟电压进行充电；第二步骤，当将连接于选择存储单元的选择位线放电至GND电平时，至少将非选位线切换为使用弱驱动的虚拟电压进行充电；以及对选择字线施加编程电压的步骤。
本发明的半导体装置包括：存储单元数组，包含多个存储单元；编程部件，根据输入的数据及地址信息在存储单元数组的选择页面进行编程；以及电压生成电路，由编程部件控制，具有选择性地生成弱驱动的虚拟电压及强驱动的虚拟电压的功能。编程部件在第一期间利用弱驱动的虚拟电压对选择位线及非选位线进行充电；在第二期间利用强驱动的虚拟电压对选择位线及非选位线进行充电；接着，当将连接于选择存储单元的选择位线放电至GND电平时，至少切换为利用弱驱动的虚拟电压在第三期间对非选位线进行充电。
根据本发明，当将连接于选择存储单元的选择位线放电至基准电压电平时，至少将非选位线切换为使用弱驱动的电压的充电，因此，可以降低对与选择位线电容耦合的非选位线进行再充电时的峰值电流。
附图说明
图1是表示闪存的位线选择电路的构成的图；
图2是示意性地表示选择位线及非选位线的例子的图；
图3是说明现有的闪存的编程动作的图；
图4是表示现有的虚拟电压的驱动电路的一例的图；
图5是说明本发明实施例的编程动作的图；
图6是表示本发明实施例的虚拟电压的驱动电路的一例的图；
图7是表示本发明实施例的内部电源电压生成电路的一例的图；
图8(A)及图8(B)是表示本发明实施例的生成内部电源电压的调节器的一例的图；
图9是表示本发明第二实施例的虚拟电压的驱动电路的构成的图。
[符号的说明]
10:页面缓冲器/读出电路
100:生成电路
110:驱动控制电路
200:电压生成电路
210:INTVDD生成电路
212、222:调节器
220:VDD_VIR生成电路
230、VIRPWR_DRV、VIRPWR_DRV1:驱动电路
BLS、Q、Q1:输出节点
BLSe、BLSo、HVNE、YBLe、YBLo:晶体管
Cp:电容耦合
EXVDD:外部电源电压
GBLe:偶数位线(选择位线)
GBLo:奇数位线(非选位线)
Imax_H、Imax_L、Ip、Ip_reduce:峰值电流
IN1～IN4:反相器
INTVDD、VDD_VIR:内部电源电压
Lg:栅极长度
LS:电平转换器
MC1、MC2:存储单元
N1:下拉晶体管
Opamp:运算放大器(差动放大器)
P1、P3:弱驱动的上拉晶体管
P2:强驱动的上拉晶体管
P4:PMOS晶体管
Q2:节点
S1～S5:驱动信号
SL:源极线
t0～t3:时刻
Vdp:电压下降
VIRPWR:虚拟电压
Vref:基准电压
PGM:编程
GND:电平
具体实施方式
接着，对本发明的实施方式进行说明。在本发明的实施方式中，在NAND型闪存的编程动作(例如编程预设序列)中降低峰值电流。峰值电流可以在因邻接的位线的电容耦合的影响而产生位线的电压下降时产生。因此，在本实施方式中，在产生位线的电压下降时调整驱动位线的电路的驱动能力，在无大的补偿的情况下削减位线的电压下降中的峰值电流。本发明的峰值电流的削减是在邻接的位线电容耦合的期间实施，在所述期间中，将驱动位线的电路(例如虚拟电压的驱动电路)的驱动能力从强驱动切换为弱驱动。
接着，参照附图对本发明的实施例进行详细说明。NAND型闪存从外部接收到编程命令后，控制器根据编程命令开始编程动作。控制器根据输入的数据“0”、“1”及列地址，将选择位线设定为用于编程的编程电压或编程禁止电压，然后，根据行地址，对选择字线施加编程电压，以对选择存储单元进行编程。另外，如图1及图2所示，利用位线选择电路选择偶数位线或奇数位线，对所选择的偶数页面或奇数页面进行编程动作。
图5是在本发明实施例的编程动作时说明的图，表示对位线默认用于编程的编程电压/编程禁止电压时的序列。与图3所示序列的不同点在于，本实施例中，在时刻t2～t3的期间，当将连接于选择存储单元的选择位线放电至GND电平时，将虚拟电压的驱动电路的驱动能力从强驱动切换为弱驱动，从而削减将电压下降后的非选位线进行再充电时的峰值电流。
在时刻t0～t1的期间，选择位线及非选位线的所有位线由从虚拟电压的驱动电路供给的弱驱动的虚拟电压VIRPWR充电。由于位线的电容大，对其充电需要大的电流，而产生峰值电流。为了降低峰值电流，此处利用弱驱动的虚拟电压VIRPWR对选择位线及非选位线进行充电，因此与利用强驱动的虚拟电压VIRPWR进行充电的情况相比，可将峰值电流从Imax_H降低为Imax_L。
接着在时刻t1，将虚拟电压的驱动电路从弱驱动切换为强驱动。此处须注意的是，由于对位线进行充电的目标电压是内部电源电压INTVDD电平(例如1.8V)，切换后的虚拟电压VIRPWR电平需低于目标电压。此外，若在时刻t0～t1的期间是使用高于目标电压的虚拟电压VIRPWR对位线进行充电时，切换驱动能力的时刻t1须设定在被充电的位线的电压达到内部电源电压INTVDD之前。
在时刻t1～t2的期间，选择位线及非选位线由强驱动的虚拟电压VIRPWR进行充电，这些位线接着被充电至目标电压(例如1.8V)。此时由于选择位线及非选位线在时刻t0～t1的期间已先由弱驱动的虚拟电压VIRPWR进行充电，因此不会产生大的峰值电流。另外，在优选的例子中，选择位线及非选位线也可以从源极线侧同时进行充电。在此情况下，源极线被驱动为内部电源电压INTVDD电平(例如1.8V)，选择位线及非选位线连接于源极线。
在时刻t2，对选择存储单元(要编程的存储单元)进行编程，连接于选择存储单元的选择位线经由位线选择电路而连接于页面缓冲器/读出电路10，选择位线开始放电至GND电平。其中在时刻t2之前，页面缓冲器/读出电路10的输出节点BLS被驱动为GND电平。在时刻t2前后，将虚拟电压的驱动电路的驱动能力从强驱动切换为弱驱动。切换的时刻是设定在选择位线及非选位线达到目标电压后，并且在选择位线被放电至GND电平之前。此外，切换的时刻也可以设定成与选择位线经由位线选择电路而连接于页面缓冲器/读出电路10的时刻同步。
在时刻t2～t3的期间，当连接于选择位线被放电至GND电平时，与选择位线邻接的非选位线的电压下降(参照图5的Vdp)。此时，非选位线的电压由弱驱动的虚拟电压VIRPWR再充电而恢复。由于再充电是利用弱驱动的虚拟电压VIRPWR进行，因此，与利用强驱动的虚拟电压VIRPWR进行再充电的情况相比，非选位线没有被快速充电，进而，峰值电流被抑制为Ip_reduce。另外，在一实施例中，在时刻t2～t3的期间，可利用低于目标电压的进行再充电，以确保对非选位线的再充电不会超过目标电压。图中，Ip是表示当在强驱动下非选位线被快速充电时的峰值电流大小。
本实施例中，通过抑制峰值电流为Ip_reduce，可抑制峰值电流造成的内部电源电压INTVDD及外部电源电压EXVDD的电压下降。由此，可降低对利用内部电源电压INTVDD的逻辑等其他内部电路的影响。另外，也可降低对经由外部电源电压EXVDD生成的其他内部电源电压及内部电路的影响。
图6表示根据本发明一实施例的虚拟电压的驱动电路VIRPWR_DRV1的构成。相较于图4，本实施例的驱动电路VIRPWR_DRV1增加了生成电路100。
生成电路100包括连接于内部电源电压INTVDD与输出节点Q之间的P型的上拉晶体管P3及驱动上拉晶体管P3的反相器IN4。上拉晶体管P3的栅极长度(0.3μm)与上拉晶体管P2相同，但上拉晶体管P3的W/L比小于上拉晶体管P2的W/L比。即，上拉晶体管P3导通时流动的漏极电流小于上拉晶体管P2导通时流动的漏极电流。因此，上拉晶体管的驱动能力P3小于上拉晶体管P2的驱动能力。另外，上拉晶体管P3的W/L比也可以与连接于外部电源电压EXVDD的上拉晶体管P1的W/L比相同。
上拉晶体管P2～P3、下拉晶体管N1及构成反相器IN2～IN4的PMOS/NMOS晶体管可由低电压(1.8V)驱动，由于晶体管的耐压小也没问题，因此栅极长度Lg为0.3μm。另一方面，上拉晶体管P1及反相器IN1可由外部电源电压EXVDD的高电压(3.3V)驱动，因此它们的栅极长度为0.5μm，进而，在反相器IN1连接有电平转换器LS。晶体管HVNE例如可由电荷泵生成的高电压(例如5.4V)驱动，因此可以使用高耐压用的晶体管。
驱动控制电路110在读出动作、编程动作、擦除动作时由未图示的控制器或状态机输出驱动信号S1～S5至电平转换器LS、反相器IN2～IN4及晶体管HVNE，以控制在输出端生成的虚拟电压VIRPWR。反相器IN1～IN4根据H电平或L电平的驱动信号S1～S4，驱动上拉晶体管P1～P3及下拉晶体管N1。当晶体管HVNE通过驱动信号S5导通时，驱动电路VIRPWR_DRV1从输出端输出虚拟电压VIRPWR，虚拟电压VIRPWR被提供至位线选择电路以对位线进行充电。当晶体管HVNE通过驱动信号S5关断时，驱动电路VIRPWR_DRV1则与位线选择电路阻断，对位线的充电中断。
接着，对本实施例的闪存的编程动作进行说明。驱动控制电路110在图5所示的时刻t0～t1的期间，输出H电平的驱动信号S1及S4～S5，输出L电平的驱动信号S2～S3。由此，上拉晶体管P1及晶体管HVNE导通，上拉晶体管P2～P3及下拉晶体管N1关断，外部电源电压EXVDD通过弱驱动的上拉晶体管P1被提供至输出端作为虚拟电压VIRPWR。
在时刻t1～t2的期间，驱动控制电路110输出L电平的驱动信号S1、H电平的驱动信号S2～S5。由此，上拉晶体管P1及下拉晶体管N1关断，上拉晶体管P2～P3及晶体管HVNE导通，内部电源电压INTVDD同时通过强驱动的上拉晶体管P2及弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，故此时虚拟电压VIRPWR为强驱动。
在时刻t2，开始对选择存储单元进行编程，选择位线开始放电至GND电平。在时刻t2前后，切换虚拟电压VIRPWR的驱动能力为弱驱动。具体而言，驱动控制电路110使驱动信号S3从H电平变化为L电平，由此，强驱动的上拉晶体管P2关断。此时，内部电源电压INTVDD仅通过弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，故此时虚拟电压VIRPWR为弱驱动。切换虚拟电压VIRPWR驱动能力的时刻是设定在选择位线及非选位线达到目标电压后，并且在选择位线被放电至GND电平之前。此外，切换的时刻也可以设定成与选择位线经由位线选择电路而连接于页面缓冲器/读出电路10的时刻同步。
在此说明的是，在时刻t2，由于选择位线被放电至GND电平，而与选择位线电容耦合的非选位线的电压下降，此时由于驱动电路VIRPWR_DRV1中，内部电源电压INTVDD仅通过弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，因此非选位线的电压可缓和地再充电。进而，峰值电流可降低为Ip_reduce。
当选择位线的放电结束(即，在对选择位线默认编程数据后)，驱动控制电路110使驱动信号S3从L电平变化为H电平，使上拉晶体管P2再次导通。由此，内部电源电压INTVDD同时通过强驱动的上拉晶体管P2及弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，故此时虚拟电压VIRPWR为强驱动。然后，字线选择/驱动电路(未示出)根据输入的行地址，对选择字线施加编程电压，由此进行选择存储单元的编程。
根据本实施例，在将连接于选择存储单元的选择位线放电至GND电平时(即，时刻t2)，限制对与选择位线电容耦合的非选位线再次充电时的虚拟电压VIRPWR的驱动能力(即，内部电源电压INTVDD仅通过弱驱动的上拉晶体管P3被提供至输出端，进而使驱动电流受限)，由此可以削减峰值电流。
接着，对本发明的另一实施例进行说明。图7是表示搭载于本实施例的闪存的电压生成电路200的构成的图。本实施例的电压生成电路200生成读出动作、编程动作、擦除动作等所需的各种电压。
电压生成电路200包括：INTVDD生成电路210，使用从外部供给的外部电源电压EXVDD生成内部电源电压INTVDD；VDD_VIR生成电路220，使用外部电源电压EXVDD生成内部电源电压VDD_VIR；以及虚拟电压的驱动电路230，使用内部电源电压VDD_VIR生成不同驱动能力的虚拟电压VIRPWR。外部电源电压EXVDD例如为3.3V，内部电源电压INTVDD及内部电源电压VDD_VIR例如为1.8V。
INTVDD生成电路210包括如图8(A)所示的调节器212。调节器212包括：PMOS晶体管P4，连接于外部电源电压EXVDD与输出节点Q1之间；电阻分压器，连接于输出节点Q1与接地端之间；以及运算放大器(差动放大器)Opamp，对由电阻分压器进行了分压的节点Q2的电压与基准电压Vref进行比较，并根据其比较结果来控制晶体管P4，从输出节点Q1输出使外部电源电压EXVDD降压的内部电源电压INTVDD。此内部电源电压INTVDD用于逻辑等内部电路。
VDD_VIR生成电路220包括如图8(B)所示的调节器222而构成。调节器222与调节器212同样地构成，从所述输出节点Q1输出使外部电源电压EXVDD降压的1.8V的内部电源电压VDD_VIR。特别注意的是，内部电源电压VDD_VIR专用于虚拟电压的驱动电路230，而不供给至逻辑等其他内部电路。
图9表示本实施例的虚拟电压的驱动电路230的构成。相较于图6所示的驱动电路VIRPWR_DRV1，本实施例的驱动电路230不使用外部电源电压EXVDD来提供电压VDD，因此不需要上拉晶体管P1、反相器IN1以及电平转换器LS等用以将外部电源电压EXVDD提供至输出端的电路。此外，驱动电路230仅使用专用于虚拟电压的驱动电路230的内部电源电压VDD_VIR来生成不同驱动能力的虚拟电压VIRPWR。
当进行编程动作时，驱动控制电路110通过不同的驱动信号S2～S5控制驱动电路210提供不同驱动能力的虚拟电压VIRPWR，以提供至位线选择电路对位线进行充电。参照图5及图9，在时刻t0～t1期间，驱动控制电路110输出H电平的驱动信号S2及S4～S5、L电平的驱动信号S3，使上拉晶体管P3及晶体管HVNE导通，使上拉晶体管P2及下拉晶体管N1关断。由此，内部电源电压VDD_VIR仅通过弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，此时虚拟电压VIRPWR为弱驱动。
接着，在时刻t1～t2的期间，驱动控制电路110使驱动信号S3切换为H电平，使上拉晶体管P2导通。由此，内部电源电压VDD_VIR同时通过强驱动的上拉晶体管P2及弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，故此时虚拟电压VIRPWR为强驱动。
在时刻t2，开始对选择存储单元进行编程，选择位线开始放电至GND电平。在时刻t2前后，切换虚拟电压VIRPWR的驱动能力为弱驱动。具体而言，驱动控制电路110使驱动信号S3从H电平变化为L电平，使强驱动的上拉晶体管P2关断。由此，内部电源电压VDDVIR仅通过弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，故此时虚拟电压VIRPWR为弱驱动。切换虚拟电压VIRPWR驱动能力的时刻是设定在选择位线及非选位线达到目标电压后，并且在选择位线被放电至GND电平之前。此外，切换的时刻也可以设定成与选择位线经由位线选择电路而连接于页面缓冲器/读出电路10的时刻同步。
在此说明的是，在时刻t2，由于选择位线被放电至GND电平，而与选择位线电容耦合的非选位线的电压下降。此时，通过使上拉晶体管P2关断，使内部电源电压VDD_VIR仅通过弱驱动的上拉晶体管P3被提供至输出端作为虚拟电压VIRPWR，因此非选位线的电压可缓和地再充电。进而，峰值电流可降低为Ip_reduce。
根据本实施例，由于虚拟电压驱动电路230不使用高于目标电压(例如1.8V)的外部电源电压EXVDD(例如1.8V)生成虚拟电压VIRPWR，可确保对位线的充电不会超过目标电压，因此切换虚拟电压VIRPWR驱动能力的时刻t1可不受限制，峰值电流亦可进一步降低，同时可削减提供外部电源电压作为虚拟电压的电路面积。此外，由于驱动电路230使用专用的内部电源电压VDD_VIR生成虚拟电压VIRPWR，可使得峰值电流对内部电源电压INTVDD的影响降低，确保其他使用内部电源电压INTVDD充电的例如逻辑等电路正常运作。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种编程方法，是与非型闪存的编程方法，包括：
第一步骤，在利用弱驱动的电压对选择位线及非选位线进行充电后，利用强驱动的虚拟电压进行充电；
第二步骤，当将连接于选择存储单元的所述选择位线放电至GND电平时，至少将所述非选位线切换为使用弱驱动的所述虚拟电压进行充电；以及
对选择字线施加编程电压的步骤。
2.根据权利要求1所述的编程方法，其中
第一步骤中，从位线侧及源极线侧对所述选择位线及所述非选位线进行充电，
第二步骤中，使用页面缓冲器/读出电路从所述位线侧对连接于所述选择存储单元的所述选择位线进行放电，使用虚拟电压从所述位线侧对所述非选位线进行充电。
3.根据权利要求1所述的编程方法，其中
第二步骤中，将所述非选位线切换为使用弱驱动的所述虚拟电压充电是在对连接于所述选择存储单元的所述选择位线进行放电之前实施。
4.根据权利要求1所述的编程方法，其中
第二步骤中，将所述非选位线切换为使用弱驱动的所述虚拟电压充电是与对连接于所述选择存储单元的所述选择位线进行放电的时刻同步地实施。
5.根据权利要求1所述的编程方法，其中
第一步骤的弱驱动的所述虚拟电压由外部电源电压生成，第二步骤的弱驱动的虚拟电压由低于所述外部电源电压的内部电源电压生成。
6.一种半导体装置，包括：
存储单元数组，包含多个存储单元；
编程部件，根据输入的数据及地址信息在所述存储单元数组的选择页面进行编程；以及
驱动电路，由所述编程部件控制，具有选择性地生成弱驱动的虚拟电压及强驱动的所述虚拟电压的功能；
其中所述编程部件在第一期间利用弱驱动的所述虚拟电压对选择位线及非选位线进行充电；在第二期间利用强驱动的所述虚拟电压对所述选择位线及所述非选位线进行充电；接着，当将连接于选择存储单元的所述选择位线放电至GND电平时，至少切换为利用弱驱动的所述虚拟电压在第三期间对所述非选位线进行充电。
7.根据权利要求6所述的半导体装置，其中
所述驱动电路包括：第一晶体管，提供弱驱动的第一电压；第二晶体管，提供强驱动的第二电压；以及控制电路，控制所述第一晶体管及所述第二晶体管提供所述第一电压及所述第二电压的动作，所述第一晶体管的宽度/长度比小于所述第二晶体管的宽度/长度比。
8.根据权利要求7所述的半导体装置，其中
所述第一晶体管从内部电源电压提供弱驱动的所述第一电压，所述第二晶体管从内部电源电压提供强驱动的所述第二电压。
9.根据权利要求7或8所述的半导体装置，其中
所述驱动电路还包括从外部电源电压提供弱驱动的第三电压的第三晶体管；所述编程部件在所述第一期间利用由所述第三晶体管提供的弱驱动的第三电压作为所述弱驱动的虚拟电压，所述编程部件在所述第三期间利用由所述第一晶体管提供的弱驱动的第一电压作为所述弱驱动的虚拟电压。
10.根据权利要求6所述的半导体装置，其中
所述编程部件使用页面缓冲器/读出电路从位线侧对连接于所述选择存储单元的所述选择位线进行放电，使用虚拟电压从所述位线侧对所述非选位线进行充电。
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